JPH05109748A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05109748A JPH05109748A JP27276791A JP27276791A JPH05109748A JP H05109748 A JPH05109748 A JP H05109748A JP 27276791 A JP27276791 A JP 27276791A JP 27276791 A JP27276791 A JP 27276791A JP H05109748 A JPH05109748 A JP H05109748A
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Abstract
(57)【要約】
【目的】 エミッターベース接合間に逆方向に電圧を印
加した際のホットキャリヤ効果を抑制し、特性劣化を回
避した、高信頼性を有する微細なバイポーラトランジス
タを提供する。 【構成】 バイポーラトランジスタのエミッタ拡散領域
を、Ｎ+型エミッタ電極６からの不純物拡散により形成
されたＮ+型エミッタ拡散領域７と、酸化膜１０内のエ
ミッタ開孔領域１１の側壁に設けた、多結晶シリコン膜
からなるサイドウオール・スペーサ８を介した前記Ｎ+
型エミッタ電極６からの不純物拡散により、前記Ｎ+型
エミッタ拡散領域７の表面近傍に接続し、前記Ｎ+型エ
ミッタ拡散領域７より不純物濃度が低く形成されたＮ-
型拡散領域９から構成する。
加した際のホットキャリヤ効果を抑制し、特性劣化を回
避した、高信頼性を有する微細なバイポーラトランジス
タを提供する。 【構成】 バイポーラトランジスタのエミッタ拡散領域
を、Ｎ+型エミッタ電極６からの不純物拡散により形成
されたＮ+型エミッタ拡散領域７と、酸化膜１０内のエ
ミッタ開孔領域１１の側壁に設けた、多結晶シリコン膜
からなるサイドウオール・スペーサ８を介した前記Ｎ+
型エミッタ電極６からの不純物拡散により、前記Ｎ+型
エミッタ拡散領域７の表面近傍に接続し、前記Ｎ+型エ
ミッタ拡散領域７より不純物濃度が低く形成されたＮ-
型拡散領域９から構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に係り、より詳しくはバイポーラトランジスタの
構造およびその製造方法に関する。
造方法に係り、より詳しくはバイポーラトランジスタの
構造およびその製造方法に関する。
【０００２】
【従来の技術】最近の半導体集積回路の高速化、高集積
化に伴い、バイポーラトランジスタにおいては、エミッ
タ電極として多結晶シリコン層が多く採用されている。
化に伴い、バイポーラトランジスタにおいては、エミッ
タ電極として多結晶シリコン層が多く採用されている。
【０００３】この種の半導体装置の構造例を図２に示
す。
す。
【０００４】図２において、バイポーラトランジスタ
は、縦型ＮＰＮバイポーラトランジスタでウオシュト・
エミッタ構造をなし、Ｐ型シリコン基板１の主表面にＮ
+型埋め込み層２を介して形成されたコレクタ領域をな
すＮ型エピタキシャル成長シリコン層３と、その中に形
成されたＰ型ベース拡散領域５と、このＰ型ベース拡散
領域５上に形成された層間絶縁膜をなす酸化膜１０内の
エミッタ開孔領域１１に形成されたＮ+型多結晶シリコ
ン層からなるＮ+型エミッタ電極６と、このＮ+型エミッ
タ電極６からの不純物拡散により形成されたＮ+型エミ
ッタ拡散領域７から構成されている。なお、図中、４は
フィールド酸化膜である。また、コレクタおよびべース
電極引出し領域は省略してある。
は、縦型ＮＰＮバイポーラトランジスタでウオシュト・
エミッタ構造をなし、Ｐ型シリコン基板１の主表面にＮ
+型埋め込み層２を介して形成されたコレクタ領域をな
すＮ型エピタキシャル成長シリコン層３と、その中に形
成されたＰ型ベース拡散領域５と、このＰ型ベース拡散
領域５上に形成された層間絶縁膜をなす酸化膜１０内の
エミッタ開孔領域１１に形成されたＮ+型多結晶シリコ
ン層からなるＮ+型エミッタ電極６と、このＮ+型エミッ
タ電極６からの不純物拡散により形成されたＮ+型エミ
ッタ拡散領域７から構成されている。なお、図中、４は
フィールド酸化膜である。また、コレクタおよびべース
電極引出し領域は省略してある。
【０００５】
【発明が解決しようとする課題】しかしながら、前述の
ような従来の半導体装置においては、Ｎ+型多結晶シリ
コン層からなるＮ+型エミッタ電極６がＰ型ベース拡散
領域５上に形成された酸化膜１０にオーバーラップして
いるため、文献１；Applied Physics Letters 13,26419
68 "Excesscurrent generation due to reverse bias P
-N junction stress" および文献２； Proceedings IE
EE 1989 Bipolar Circuits and Technology Meetin
g,140 1989 "Temperature dependence of emitter-base
reverse stress degradation and its mechanism anal
yzed by MOS structures "に開示されているように、エ
ミッターベース接合間に逆方向に電圧を印加した際のホ
ットキャリヤ効果に起因した以下のような問題点があ
る。
ような従来の半導体装置においては、Ｎ+型多結晶シリ
コン層からなるＮ+型エミッタ電極６がＰ型ベース拡散
領域５上に形成された酸化膜１０にオーバーラップして
いるため、文献１；Applied Physics Letters 13,26419
68 "Excesscurrent generation due to reverse bias P
-N junction stress" および文献２； Proceedings IE
EE 1989 Bipolar Circuits and Technology Meetin
g,140 1989 "Temperature dependence of emitter-base
reverse stress degradation and its mechanism anal
yzed by MOS structures "に開示されているように、エ
ミッターベース接合間に逆方向に電圧を印加した際のホ
ットキャリヤ効果に起因した以下のような問題点があ
る。
【０００６】すなわち、エミッターベース接合間に逆方
向に電圧を印加すると、エミッターベース接合近傍の逆
方向電界によりキャリヤである電子が加速され、そのキ
ャリヤの一部は界面準位をつくったり、エミッターベー
ス接合近傍の酸化膜中にトラップされる。その結果、そ
れらの界面準位やトラップされた電子により、順方向ベ
ース再結合電流が流れ、バイポーラトランジスタの電流
増幅率ｈFEの劣化等が起る。
向に電圧を印加すると、エミッターベース接合近傍の逆
方向電界によりキャリヤである電子が加速され、そのキ
ャリヤの一部は界面準位をつくったり、エミッターベー
ス接合近傍の酸化膜中にトラップされる。その結果、そ
れらの界面準位やトラップされた電子により、順方向ベ
ース再結合電流が流れ、バイポーラトランジスタの電流
増幅率ｈFEの劣化等が起る。
【０００７】特に、近年のバイポーラトランジスタにお
ける電源電圧を一定にしてのスケーリングにより、ベー
ス領域は高濃度され、上記の現象はより大きな問題とな
っている。
ける電源電圧を一定にしてのスケーリングにより、ベー
ス領域は高濃度され、上記の現象はより大きな問題とな
っている。
【０００８】さらに、この劣化現象は、回路的にエミッ
ターベース接合間に逆方向電圧印加の起るＢｉ−ＣＭＯ
Ｓ回路において顕著である。
ターベース接合間に逆方向電圧印加の起るＢｉ−ＣＭＯ
Ｓ回路において顕著である。
【０００９】そこで、本発明はこのような問題点を解決
するものであり、その目的とするところは、エミッター
ベース接合間に逆方向に電圧を印加した際のホットキャ
リヤ効果を抑制し、特性劣化を回避した、高信頼性を有
する微細なバイポーラトランジスタおよびその製造方法
を提供するところにある。
するものであり、その目的とするところは、エミッター
ベース接合間に逆方向に電圧を印加した際のホットキャ
リヤ効果を抑制し、特性劣化を回避した、高信頼性を有
する微細なバイポーラトランジスタおよびその製造方法
を提供するところにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に、少なくともバイポーラトランジスタを
具備する半導体装置において、前記バイポーラトランジ
スタの第一導電型ベース拡散領域上に形成された層間絶
縁膜内に設けられたエミッタ開孔領域と、前記エミッタ
開孔領域の側壁に配設された、多結晶シリコン膜からな
るサイドウオール・スペーサと、前記エミッタ開孔領域
から前記サイドウオール・スペーサおよび前記層間絶縁
膜に亘って形成された多結晶シリコン層からなる第二導
電型エミッタ電極と、前記第二導電型エミッタ電極から
の不純物拡散により形成された第二導電型の第一拡散領
域と、前記サイドウオール・スペーサを介した前記第二
導電型エミッタ電極からの不純物拡散により、前記第一
拡散領域の表面近傍に接続し、前記第一拡散領域より不
純物濃度が低く形成された第二導電型の第二拡散領域か
ら構成されてなるエミッタ拡散領域を具備することを特
徴とする。
半導体基板上に、少なくともバイポーラトランジスタを
具備する半導体装置において、前記バイポーラトランジ
スタの第一導電型ベース拡散領域上に形成された層間絶
縁膜内に設けられたエミッタ開孔領域と、前記エミッタ
開孔領域の側壁に配設された、多結晶シリコン膜からな
るサイドウオール・スペーサと、前記エミッタ開孔領域
から前記サイドウオール・スペーサおよび前記層間絶縁
膜に亘って形成された多結晶シリコン層からなる第二導
電型エミッタ電極と、前記第二導電型エミッタ電極から
の不純物拡散により形成された第二導電型の第一拡散領
域と、前記サイドウオール・スペーサを介した前記第二
導電型エミッタ電極からの不純物拡散により、前記第一
拡散領域の表面近傍に接続し、前記第一拡散領域より不
純物濃度が低く形成された第二導電型の第二拡散領域か
ら構成されてなるエミッタ拡散領域を具備することを特
徴とする。
【００１１】また、本発明の半導体装置の製造方法は、
半導体基板上に、少なくともバイポーラトランジスタを
具備する半導体装置の製造方法において、半導体基板の
一主面上に第一導電型ベース拡散領域を形成し、前記ベ
ース拡散領域上に層間絶縁膜を形成する工程と、前記層
間絶縁膜のエミッタ形成領域にエミッタ開孔領域を形成
する工程と、前記エミッタ開孔領域の側壁に多結晶シリ
コン層からなるサイドウオール・スペーサを形成する工
程と、前記エミッタ開孔領域から前記サイドウオール・
スペーサおよび前記層間絶縁膜に亘って多結晶シリコン
層からなる第二導電型エミッタ電極を形成する工程と、
前記第二導電型エミッタ電極からの不純物拡散および前
記サイドウオール・スペーサを介した前記第二導電型エ
ミッタ電極からの不純物拡散により、第二導電型の第一
拡散領域と、前記第一拡散領域の表面近傍に接続し、前
記第一拡散領域より不純物濃度が低く設定された第二導
電型の第二拡散領域から構成されてなるエミッタ拡散領
域を形成する工程とを具備することを特徴とする。
半導体基板上に、少なくともバイポーラトランジスタを
具備する半導体装置の製造方法において、半導体基板の
一主面上に第一導電型ベース拡散領域を形成し、前記ベ
ース拡散領域上に層間絶縁膜を形成する工程と、前記層
間絶縁膜のエミッタ形成領域にエミッタ開孔領域を形成
する工程と、前記エミッタ開孔領域の側壁に多結晶シリ
コン層からなるサイドウオール・スペーサを形成する工
程と、前記エミッタ開孔領域から前記サイドウオール・
スペーサおよび前記層間絶縁膜に亘って多結晶シリコン
層からなる第二導電型エミッタ電極を形成する工程と、
前記第二導電型エミッタ電極からの不純物拡散および前
記サイドウオール・スペーサを介した前記第二導電型エ
ミッタ電極からの不純物拡散により、第二導電型の第一
拡散領域と、前記第一拡散領域の表面近傍に接続し、前
記第一拡散領域より不純物濃度が低く設定された第二導
電型の第二拡散領域から構成されてなるエミッタ拡散領
域を形成する工程とを具備することを特徴とする。
【００１２】
【作用】このように、本発明によれば、バイポーラトラ
ンジスタのエミッタ拡散領域が、エミッタ電極からの不
純物拡散により形成された第一拡散領域と、層間絶縁膜
内のエミッタ開孔領域の側壁に配設された、多結晶シリ
コン層からなるサイドウオール・スペーサを介した前記
エミッタ電極からの不純物拡散により、前記第一拡散領
域の表面近傍に接続し、前記第一拡散領域より不純物濃
度が低く形成された第二拡散領域から構成されてなるこ
とから、エミッターベース接合間の電界ピークを緩和
し、逆方向電圧印加の際のエミッターベース接合間の逆
方向電圧印加に起因したホットキャリヤ効果を抑制する
ことができる。
ンジスタのエミッタ拡散領域が、エミッタ電極からの不
純物拡散により形成された第一拡散領域と、層間絶縁膜
内のエミッタ開孔領域の側壁に配設された、多結晶シリ
コン層からなるサイドウオール・スペーサを介した前記
エミッタ電極からの不純物拡散により、前記第一拡散領
域の表面近傍に接続し、前記第一拡散領域より不純物濃
度が低く形成された第二拡散領域から構成されてなるこ
とから、エミッターベース接合間の電界ピークを緩和
し、逆方向電圧印加の際のエミッターベース接合間の逆
方向電圧印加に起因したホットキャリヤ効果を抑制する
ことができる。
【００１３】さらに、基板上に形成された層間絶縁膜内
のエミッタ開孔領域の側壁には、サイドウオール・スペ
ーサが設けられているため、エミッタ電極及び上層配線
層の被覆性が向上し、断線やショート等のない配線の信
頼性の高いバイポーラトランジスタを実現せしめること
ができる。
のエミッタ開孔領域の側壁には、サイドウオール・スペ
ーサが設けられているため、エミッタ電極及び上層配線
層の被覆性が向上し、断線やショート等のない配線の信
頼性の高いバイポーラトランジスタを実現せしめること
ができる。
【００１４】これにより、本発明によれば、微細で、高
性能な信頼性の高い半導体素子が得られる。
性能な信頼性の高い半導体素子が得られる。
【００１５】
【実施例】以下、本発明の代表的な実施例を図面を用い
て具体的に説明する。
て具体的に説明する。
【００１６】図１は、本発明の一実施例を示す半導体装
置の断面図である。なお、図中、１〜７、１０は上記図
２の従来の半導体装置と全く同一のものである。
置の断面図である。なお、図中、１〜７、１０は上記図
２の従来の半導体装置と全く同一のものである。
【００１７】図１において、バイポーラトランジスタ
は、縦型ＮＰＮバイポーラトランジスタでウオシュト・
エミッタ構造をなし、Ｐ型シリコン基板１の主表面にＮ
+型埋め込み層２を介して形成されたコレクタ領域をな
すＮ型エピタキシャル成長シリコン層３と、その中に形
成されたＰ型ベース拡散領域５と、このＰ型ベース拡散
領域５上に形成された層間絶縁膜をなす酸化膜１０とを
有する。前記酸化膜１０内のエミッタ開孔領域１１の側
壁には、多結晶シリコン層からなるサイドウオール・ス
ペーサ８が設けられている。さらに、Ｎ+型多結晶シリ
コン層からなるエミッタ電極６が、前記エミッタ開孔領
域１１から前記サイドウオール・スペーサ８および酸化
膜１０にオーバーラップして形成されている。また、エ
ミッタ拡散領域は、前記Ｎ+型エミッタ電極６からの不
純物拡散により形成されたＮ+型エミッタ拡散領域７
と、前記サイドウオール・スペーサ８を介した前記Ｎ+
型エミッタ電極６からの不純物拡散により、前記Ｎ+型
エミッタ拡散領域７の表面近傍に接続し、前記Ｎ+型エ
ミッタ拡散領域７より不純物濃度が低く形成されたＮ-
型拡散領域９から構成されている。なお、コレクタおよ
びべース電極引出し領域は省略してある。
は、縦型ＮＰＮバイポーラトランジスタでウオシュト・
エミッタ構造をなし、Ｐ型シリコン基板１の主表面にＮ
+型埋め込み層２を介して形成されたコレクタ領域をな
すＮ型エピタキシャル成長シリコン層３と、その中に形
成されたＰ型ベース拡散領域５と、このＰ型ベース拡散
領域５上に形成された層間絶縁膜をなす酸化膜１０とを
有する。前記酸化膜１０内のエミッタ開孔領域１１の側
壁には、多結晶シリコン層からなるサイドウオール・ス
ペーサ８が設けられている。さらに、Ｎ+型多結晶シリ
コン層からなるエミッタ電極６が、前記エミッタ開孔領
域１１から前記サイドウオール・スペーサ８および酸化
膜１０にオーバーラップして形成されている。また、エ
ミッタ拡散領域は、前記Ｎ+型エミッタ電極６からの不
純物拡散により形成されたＮ+型エミッタ拡散領域７
と、前記サイドウオール・スペーサ８を介した前記Ｎ+
型エミッタ電極６からの不純物拡散により、前記Ｎ+型
エミッタ拡散領域７の表面近傍に接続し、前記Ｎ+型エ
ミッタ拡散領域７より不純物濃度が低く形成されたＮ-
型拡散領域９から構成されている。なお、コレクタおよ
びべース電極引出し領域は省略してある。
【００１８】ここで、Ｎ+型エミッタ拡散領域７と、Ｎ-
型拡散領域９の不純物濃度および接合深さは、それぞれ
０．１〜０．２μｍ、１Ｘ１０21〜１Ｘ１０22ｃｍ-3程
度および０．０５〜０．１５μｍ、１Ｘ１０17〜５Ｘ１
０18ｃｍ-3程度に設定される。
型拡散領域９の不純物濃度および接合深さは、それぞれ
０．１〜０．２μｍ、１Ｘ１０21〜１Ｘ１０22ｃｍ-3程
度および０．０５〜０．１５μｍ、１Ｘ１０17〜５Ｘ１
０18ｃｍ-3程度に設定される。
【００１９】上記実施例の構造によれば、バイポーラト
ランジスタのＮ+型エミッタ領域７の表面近傍に接続
し、前記酸化膜１０内のエミッタ開孔領域１１の側壁に
設けられた、多結晶シリコン層からなるサイドウオール
・スペーサ８を介したＮ+型エミッタ電極６からの不純
物拡散により形成された低濃度のＮー型拡散領域９が配
設されているため、逆方向電圧印加の際のエミッターベ
ース接合間の電界ピークを緩和し、エミッターベース接
合間の逆方向電圧印加に起因したホットキャリヤ効果を
抑制することができる。その結果、微細化に伴う、バイ
ポーラトランジスタのホットキャリヤ効果の問題は回避
することができ、微細で、高性能なバイポーラトランジ
スタを実現せしめることができる。
ランジスタのＮ+型エミッタ領域７の表面近傍に接続
し、前記酸化膜１０内のエミッタ開孔領域１１の側壁に
設けられた、多結晶シリコン層からなるサイドウオール
・スペーサ８を介したＮ+型エミッタ電極６からの不純
物拡散により形成された低濃度のＮー型拡散領域９が配
設されているため、逆方向電圧印加の際のエミッターベ
ース接合間の電界ピークを緩和し、エミッターベース接
合間の逆方向電圧印加に起因したホットキャリヤ効果を
抑制することができる。その結果、微細化に伴う、バイ
ポーラトランジスタのホットキャリヤ効果の問題は回避
することができ、微細で、高性能なバイポーラトランジ
スタを実現せしめることができる。
【００２０】さらに、基板上に形成された層間絶縁膜を
なす酸化膜１０内のエミッタ開孔領域１１の側壁には、
サイドウオール・スペーサ８が設けられているため、前
記Ｎ+型エミッタ電極６及び上層配線層の被覆性が向上
し、断線やショート等のない配線の信頼性の高い半導体
素子が得られる。
なす酸化膜１０内のエミッタ開孔領域１１の側壁には、
サイドウオール・スペーサ８が設けられているため、前
記Ｎ+型エミッタ電極６及び上層配線層の被覆性が向上
し、断線やショート等のない配線の信頼性の高い半導体
素子が得られる。
【００２１】次に、図１に示す半導体装置の製造方法を
図３（ａ）〜図３（ｄ）について順次説明する。なお、
図において図１の実施例と同一あるいは相当部分は同一
符号を用いている。
図３（ａ）〜図３（ｄ）について順次説明する。なお、
図において図１の実施例と同一あるいは相当部分は同一
符号を用いている。
【００２２】（１）図３（ａ）は、本発明による半導体
装置を製造するために予備加工された半導体基板の一部
を示す。図において、Ｐ型シリコン基板１上にＮ+型埋
め込み層２が形成され、その上にＮ型エピタキシャル成
長シリコン層３が形成されている。さらに、Ｎ型エピタ
キシャル成長シリコン層３内にはフィールド酸化膜４及
びＰ型ベース拡散領域５がそれぞれ形成され、基板上に
化学気相成長（ＣＶＤ）法により膜厚が２０００〜６０
００Å程度に酸化膜１０が形成され、さらに、この酸化
膜１０にはフォトエッチング法によりエミッタ開孔領域
１１が形成されている。
装置を製造するために予備加工された半導体基板の一部
を示す。図において、Ｐ型シリコン基板１上にＮ+型埋
め込み層２が形成され、その上にＮ型エピタキシャル成
長シリコン層３が形成されている。さらに、Ｎ型エピタ
キシャル成長シリコン層３内にはフィールド酸化膜４及
びＰ型ベース拡散領域５がそれぞれ形成され、基板上に
化学気相成長（ＣＶＤ）法により膜厚が２０００〜６０
００Å程度に酸化膜１０が形成され、さらに、この酸化
膜１０にはフォトエッチング法によりエミッタ開孔領域
１１が形成されている。
【００２３】（２）図３（ｂ）は、基板上にＣＶＤ法に
より多結晶シリコン層を５０００〜１００００Å程度堆
積後、反応性イオンエッチング（ＲＩＥ）法により、前
記酸化膜１０のエミッタ開孔領域１１の側壁に多結晶シ
リコン層からなるサイドウオール・スペーサ８を形成し
た状態を示す。ここで、サイドウオール・スペーサの幅
は０．１５〜０．３μｍ程度に設定される。
より多結晶シリコン層を５０００〜１００００Å程度堆
積後、反応性イオンエッチング（ＲＩＥ）法により、前
記酸化膜１０のエミッタ開孔領域１１の側壁に多結晶シ
リコン層からなるサイドウオール・スペーサ８を形成し
た状態を示す。ここで、サイドウオール・スペーサの幅
は０．１５〜０．３μｍ程度に設定される。
【００２４】（３）図３（ｃ）は、さらに、ＣＶＤ法に
より多結晶シリコン層を堆積後、砒素もしくはリンの６
０〜１００ｋｅＶ、５Ｘ１０15〜５Ｘ１０16ｃｍ-3程度
のイオン注入法を行い、その後、フォトエッチング法で
Ｎ+型エミッタ電極６を形成した状態を示す。ここで、
多結晶シリコン層への不純物のドーピング法としては、
上述のイオン注入法に変えて、プレデポジショオン法も
しくは、多結晶シリコン層の堆積時に同時にドーピング
する方法を用いても良い。
より多結晶シリコン層を堆積後、砒素もしくはリンの６
０〜１００ｋｅＶ、５Ｘ１０15〜５Ｘ１０16ｃｍ-3程度
のイオン注入法を行い、その後、フォトエッチング法で
Ｎ+型エミッタ電極６を形成した状態を示す。ここで、
多結晶シリコン層への不純物のドーピング法としては、
上述のイオン注入法に変えて、プレデポジショオン法も
しくは、多結晶シリコン層の堆積時に同時にドーピング
する方法を用いても良い。
【００２５】（４）図３（ｄ）は、窒素雰囲気で、９０
０〜１０００℃、２０〜６０分間程度のアニール処理を
行うことにより、Ｎ+型エミッタ電極６およびサイドウ
オール・スペーサ８を介したＮ+型エミッタ電極６から
の砒素の不純物拡散により、それぞれＮ+型エミッタ拡
散領域７と、このＮ+型エミッタ領域７の表面近傍に接
続したＮ-型拡散領域９を形成した状態を示す。なお、
この熱処理を調整することにより、所望の不純物濃度及
び接合深さのＮ+型エミッタ拡散領域７とＮ-型拡散領域
９を設定できる。
０〜１０００℃、２０〜６０分間程度のアニール処理を
行うことにより、Ｎ+型エミッタ電極６およびサイドウ
オール・スペーサ８を介したＮ+型エミッタ電極６から
の砒素の不純物拡散により、それぞれＮ+型エミッタ拡
散領域７と、このＮ+型エミッタ領域７の表面近傍に接
続したＮ-型拡散領域９を形成した状態を示す。なお、
この熱処理を調整することにより、所望の不純物濃度及
び接合深さのＮ+型エミッタ拡散領域７とＮ-型拡散領域
９を設定できる。
【００２６】以下、従来法により、配線電極の形成等が
なされ、前述の効果を奏する図１に示すようなバイポー
ラトランジスタが得られる。
なされ、前述の効果を奏する図１に示すようなバイポー
ラトランジスタが得られる。
【００２７】上記実施例によれば、Ｎ+型エミッタ領域
７の表面近傍に接続したＮ-型拡散領域９の形成におい
ては、フォトリゾグラフィ工程、すなわちマスク等の位
置合わせが不要であり、自己整合的に形成することがで
きる。
７の表面近傍に接続したＮ-型拡散領域９の形成におい
ては、フォトリゾグラフィ工程、すなわちマスク等の位
置合わせが不要であり、自己整合的に形成することがで
きる。
【００２８】なお、上記実施例は、ＮＰＮ型バイポーラ
トランジスタの場合について述べたが、本発明はＰＮＰ
型バイポーラトランジスタの場合についても有効であ
る。
トランジスタの場合について述べたが、本発明はＰＮＰ
型バイポーラトランジスタの場合についても有効であ
る。
【００２９】さらに、本発明は、バイポーラトランジス
タとＭＯＳＦＥＴとを同一基板上に具備するＢｉ−ＭＯ
Ｓ半導体装置の場合においても有効である。
タとＭＯＳＦＥＴとを同一基板上に具備するＢｉ−ＭＯ
Ｓ半導体装置の場合においても有効である。
【００３０】以上、本発明を実施例に基いて説明した
が、本発明は上記実施例に限定されることなく、その要
旨を逸しない範囲で種々変更が可能であることは言うま
でもない。
が、本発明は上記実施例に限定されることなく、その要
旨を逸しない範囲で種々変更が可能であることは言うま
でもない。
【００３１】
【発明の効果】以上述べたように、本発明の半導体装置
によれば、バイポーラトランジスタのエミッタ拡散領域
が、エミッタ電極からの不純物拡散により形成された第
一拡散領域と、層間絶縁膜内のエミッタ開孔領域の側壁
に配設された、多結晶シリコン層からなるサイドウオー
ル・スペーサを介した前記エミッタ電極からの不純物拡
散により、前記第一拡散領域の表面近傍に接続し、前記
第一拡散領域より不純物濃度が低く形成された第二拡散
領域から構成されてなることから、エミッターベース接
合間の電界ピークを緩和し、逆方向電圧印加の際のエミ
ッターベース接合間の逆方向電圧印加に起因したホット
キャリヤ効果を抑制することができる。その結果、微細
化に伴うなう、バイポーラトランジスタのホットキャリ
ヤ効果の問題は回避することができ、微細で、高性能な
バイポーラトランジスタを実現せしめることができる。
によれば、バイポーラトランジスタのエミッタ拡散領域
が、エミッタ電極からの不純物拡散により形成された第
一拡散領域と、層間絶縁膜内のエミッタ開孔領域の側壁
に配設された、多結晶シリコン層からなるサイドウオー
ル・スペーサを介した前記エミッタ電極からの不純物拡
散により、前記第一拡散領域の表面近傍に接続し、前記
第一拡散領域より不純物濃度が低く形成された第二拡散
領域から構成されてなることから、エミッターベース接
合間の電界ピークを緩和し、逆方向電圧印加の際のエミ
ッターベース接合間の逆方向電圧印加に起因したホット
キャリヤ効果を抑制することができる。その結果、微細
化に伴うなう、バイポーラトランジスタのホットキャリ
ヤ効果の問題は回避することができ、微細で、高性能な
バイポーラトランジスタを実現せしめることができる。
【００３２】さらに、基板上に形成された層間絶縁膜内
のエミッタ開孔領域の側壁には、サイドウオール・スペ
ーサが設けられているため、エミッタ電極及び上層配線
層の被覆性が向上し、断線やショート等のない配線の信
頼性の高い半導体素子が得られる効果がある。
のエミッタ開孔領域の側壁には、サイドウオール・スペ
ーサが設けられているため、エミッタ電極及び上層配線
層の被覆性が向上し、断線やショート等のない配線の信
頼性の高い半導体素子が得られる効果がある。
【図１】 本発明の半導体装置の一実施例を示す断面図
である。
である。
【図２】 従来の半導体装置示す断面図である。
【図３】 図１に示す半導体装置の製造工程別断面図で
ある。
ある。
１ Ｐ型シリコン基板 ２ Ｎ+型埋め込み層 ３ Ｎ型エピタキシャル成長シリコン層 ４ フィールド酸化膜 ５ Ｐ型ベース拡散領域 ６ Ｎ+型エミッタ電極 ７ Ｎ+型エミッタ拡散領域 ８ サイドウオール・スペーサ ９ Ｎ-型拡散領域 １０ 酸化膜 １１ エミッタ開孔領域
Claims (2)
- 【請求項１】 半導体基板上に、少なくともバイポーラ
トランジスタを具備する半導体装置において、 前記バイポーラトランジスタの第一導電型ベース拡散領
域上に形成された層間絶縁膜内に設けられたエミッタ開
孔領域と、 前記エミッタ開孔領域の側壁に配設された、多結晶シリ
コン膜からなるサイドウオール・スペーサと、 前記エミッタ開孔領域から前記サイドウオール・スペー
サおよび前記層間絶縁膜に亘って形成された多結晶シリ
コン層からなる第二導電型エミッタ電極と、 前記第二導電型エミッタ電極からの不純物拡散により形
成された第二導電型の第一拡散領域と、前記サイドウオ
ール・スペーサを介した前記第二導電型エミッタ電極か
らの不純物拡散により、前記第一拡散領域の表面近傍に
接続し、前記第一拡散領域より不純物濃度が低く形成さ
れた第二導電型の第二拡散領域から構成されてなるエミ
ッタ拡散領域を具備することを特徴とする半導体装置。 - 【請求項２】 半導体基板上に、少なくともバイポーラ
トランジスタを具備する半導体装置の製造方法におい
て、 半導体基板の一主面上に第一導電型ベース拡散領域を形
成し、前記ベース拡散領域上に層間絶縁膜を形成する工
程と、 前記層間絶縁膜のエミッタ形成領域にエミッタ開孔領域
を形成する工程と、 前記エミッタ開孔領域の側壁に多結晶シリコン層からな
るサイドウオール・スペーサを形成する工程と、 前記エミッタ開孔領域から前記サイドウオール・スペー
サおよび前記層間絶縁膜に亘って多結晶シリコン層から
なる第二導電型エミッタ電極を形成する工程と、 前記第二導電型エミッタ電極からの不純物拡散および前
記サイドウオール・スペーサを介した前記第二導電型エ
ミッタ電極からの不純物拡散により、第二導電型の第一
拡散領域と、前記第一拡散領域の表面近傍に接続し、前
記第一拡散領域より不純物濃度が低く設定された第二導
電型の第二拡散領域から構成されてなるエミッタ拡散領
域を形成する工程とを具備することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27276791A JPH05109748A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27276791A JPH05109748A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109748A true JPH05109748A (ja) | 1993-04-30 |
Family
ID=17518459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27276791A Pending JPH05109748A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05109748A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5605849A (en) * | 1994-10-07 | 1997-02-25 | National Semiconductor Corporation | Use of oblique implantation in forming base of bipolar transistor |
| US5726069A (en) * | 1994-12-02 | 1998-03-10 | National Semiconductor Corporation | Use of oblique implantation in forming emitter of bipolar transistor |
-
1991
- 1991-10-21 JP JP27276791A patent/JPH05109748A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5605849A (en) * | 1994-10-07 | 1997-02-25 | National Semiconductor Corporation | Use of oblique implantation in forming base of bipolar transistor |
| US5899723A (en) * | 1994-10-07 | 1999-05-04 | National Semiconductor Corporation | Oblique implantation in forming base of bipolar transistor |
| US5726069A (en) * | 1994-12-02 | 1998-03-10 | National Semiconductor Corporation | Use of oblique implantation in forming emitter of bipolar transistor |
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