JPH0897223A - バイポーラトランジスタ及びその製造方法 - Google Patents
バイポーラトランジスタ及びその製造方法Info
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- JPH0897223A JPH0897223A JP6229612A JP22961294A JPH0897223A JP H0897223 A JPH0897223 A JP H0897223A JP 6229612 A JP6229612 A JP 6229612A JP 22961294 A JP22961294 A JP 22961294A JP H0897223 A JPH0897223 A JP H0897223A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
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Abstract
(57)【要約】 （修正有）
【目的】エミッタ−ベース間の耐圧を向上させた高性
能、高信頼性のバイポーラトランジスタ及びその製造方
法を提供する。 【構成】半導体基板１に形成された第１不純物拡散層３
ａと、第１拡散層３ａに接続された第１導電膜３と、第
１導電膜３に配された開口部１０と、開口部１０に露出
した半導体基板１に形成され第１拡散層３ａと接続した
第２不純物拡散層１１と、第２拡散層１１を内部に含む
ように形成された第３不純物拡散層１２と、開口部１０
側壁に形成されたサイドウォール７ａと、サイドウォー
ル７ａで挟まれた開口部の第３拡散層１２内に第４不純
物拡散層９を設ける。
能、高信頼性のバイポーラトランジスタ及びその製造方
法を提供する。 【構成】半導体基板１に形成された第１不純物拡散層３
ａと、第１拡散層３ａに接続された第１導電膜３と、第
１導電膜３に配された開口部１０と、開口部１０に露出
した半導体基板１に形成され第１拡散層３ａと接続した
第２不純物拡散層１１と、第２拡散層１１を内部に含む
ように形成された第３不純物拡散層１２と、開口部１０
側壁に形成されたサイドウォール７ａと、サイドウォー
ル７ａで挟まれた開口部の第３拡散層１２内に第４不純
物拡散層９を設ける。
Description
【０００１】
【産業上の利用分野】この発明は、バイポーラトランジ
スタ及びその製造方法に関するものである。
スタ及びその製造方法に関するものである。
【０００２】
【従来の技術】近年、ＬＳＩ等の半導体装置の中で、バ
イポーラトランジスタ（Ｂipolar Ｔr）の更なる高性能
化が要求されている。このバイポーラトランジスタの高
性能化は、ベース幅の縮小化によるベース走行時間の短
縮と、ベース抵抗の削減、及びベースコレクタ間容量に
代表される寄生容量の削減等により達成される。
イポーラトランジスタ（Ｂipolar Ｔr）の更なる高性能
化が要求されている。このバイポーラトランジスタの高
性能化は、ベース幅の縮小化によるベース走行時間の短
縮と、ベース抵抗の削減、及びベースコレクタ間容量に
代表される寄生容量の削減等により達成される。
【０００３】図４及び図５は従来の高速バイポーラトラ
ンジスタ（ＮＰＮ）の製造方法を説明するための要部工
程断面図（Ｉ）及び（II）である。
ンジスタ（ＮＰＮ）の製造方法を説明するための要部工
程断面図（Ｉ）及び（II）である。
【０００４】図４及び図５で示すバイポーラトランジス
タの構造は、エミッタ、ベース電極をそれぞれｐｏｌｙ
−Ｓｉ膜８、Ｐ型ｐｏｌｙ−Ｓｉ膜３の２層で形成した
ダブルポリシリコン構造を採用しており、各電極間を絶
縁膜のサイドウォール７ａで分離することで、ベースコ
レクタ間容量を大幅に削減している。又、ベース走行時
間の短縮を図るために、低エネルギーイオン注入技術に
よりベースの浅接合を図り、ベース幅の縮小化を実現し
ている。
タの構造は、エミッタ、ベース電極をそれぞれｐｏｌｙ
−Ｓｉ膜８、Ｐ型ｐｏｌｙ−Ｓｉ膜３の２層で形成した
ダブルポリシリコン構造を採用しており、各電極間を絶
縁膜のサイドウォール７ａで分離することで、ベースコ
レクタ間容量を大幅に削減している。又、ベース走行時
間の短縮を図るために、低エネルギーイオン注入技術に
よりベースの浅接合を図り、ベース幅の縮小化を実現し
ている。
【０００５】上述した構造の従来のバイポーラトランジ
スタの構造は、まず図４（ａ）に示すようにＣＶＤ（化
学的気相成長）法によりシリコン基板１上全面に１００
〜２００ｎｍの厚さのＳｉＯ2からなる絶縁膜（ＳｉＯ2
膜）２を形成する。
スタの構造は、まず図４（ａ）に示すようにＣＶＤ（化
学的気相成長）法によりシリコン基板１上全面に１００
〜２００ｎｍの厚さのＳｉＯ2からなる絶縁膜（ＳｉＯ2
膜）２を形成する。
【０００６】次に、図４（ｂ）に示すように、バイポー
ラトランジスタのベース電極形成部を開口する。２ａは
開口側壁である。次に、ＣＶＤ法により全面に１００〜
２００ｎｍの厚さのＰ型ポリシリコン（ｐｏｌｙ−Ｓ
ｉ）膜３を形成する。このＰ型ｐｏｌｙ−Ｓｉ膜３はベ
ース電極として機能する。なお、ｐｏｌｙ−ＳｉへのＰ
型不純物のドーピングはイオン注入によって行なうこと
もできる。
ラトランジスタのベース電極形成部を開口する。２ａは
開口側壁である。次に、ＣＶＤ法により全面に１００〜
２００ｎｍの厚さのＰ型ポリシリコン（ｐｏｌｙ−Ｓ
ｉ）膜３を形成する。このＰ型ｐｏｌｙ−Ｓｉ膜３はベ
ース電極として機能する。なお、ｐｏｌｙ−ＳｉへのＰ
型不純物のドーピングはイオン注入によって行なうこと
もできる。
【０００７】次に、図４（ｃ）に示すように、ＣＶＤ法
によりウェハー全面に３００〜４００ｎｍの厚さのＳｉ
Ｏ2からなる絶縁膜（ＳｉＯ2膜）４を形成し、その後、
エミッタ、ベース形成部の上記ＳｉＯ2膜４及びＰ型ｐ
ｏｌｙ−Ｓｉ膜３の積層膜をＲＩＥ等のドライエッチン
グで除去して開口１０を形成する。その後、ＣＶＤ法に
より全面に１０〜２０ｎｍの厚さのＳｉＯ2からなる絶
縁膜（ＳｉＯ2膜）５を形成し、ＳｉＯ2膜５を通してイ
オン注入によりＰ型不純物拡散層であるベース６を形成
する。イオン注入条件としては、例えばＢＦ2イオンを
２０〜３０ＫｅＶの注入エネルギーで、１×１０13〜１
×１０14ｃｍ-2程度のドーズ量で注入するとよい。Ｐ型
不純物拡散層６はベースとして機能し、１０〜２０ｎｍ
膜厚のＳｉＯ2膜５はベース形成時、イオン注入時のチ
ャネリングテイルを防止するためのバッファ層の役割を
果たす。その後、９００℃の温度で１０〜２０分間程度
の熱処理（アニール）を行い、Ｐ型ｐｏｌｙ−Ｓｉ膜３
からシリコン基板１中にＰ +コンタクト層（ベースコン
タクト）３ａを形成する。
によりウェハー全面に３００〜４００ｎｍの厚さのＳｉ
Ｏ2からなる絶縁膜（ＳｉＯ2膜）４を形成し、その後、
エミッタ、ベース形成部の上記ＳｉＯ2膜４及びＰ型ｐ
ｏｌｙ−Ｓｉ膜３の積層膜をＲＩＥ等のドライエッチン
グで除去して開口１０を形成する。その後、ＣＶＤ法に
より全面に１０〜２０ｎｍの厚さのＳｉＯ2からなる絶
縁膜（ＳｉＯ2膜）５を形成し、ＳｉＯ2膜５を通してイ
オン注入によりＰ型不純物拡散層であるベース６を形成
する。イオン注入条件としては、例えばＢＦ2イオンを
２０〜３０ＫｅＶの注入エネルギーで、１×１０13〜１
×１０14ｃｍ-2程度のドーズ量で注入するとよい。Ｐ型
不純物拡散層６はベースとして機能し、１０〜２０ｎｍ
膜厚のＳｉＯ2膜５はベース形成時、イオン注入時のチ
ャネリングテイルを防止するためのバッファ層の役割を
果たす。その後、９００℃の温度で１０〜２０分間程度
の熱処理（アニール）を行い、Ｐ型ｐｏｌｙ−Ｓｉ膜３
からシリコン基板１中にＰ +コンタクト層（ベースコン
タクト）３ａを形成する。
【０００８】次に、図５（ａ）に示すように、ＣＶＤ法
により全面に４００〜６００ｎｍの厚さのＳｉＯ2から
なるサイドウォール形成用絶縁膜（ＳｉＯ膜2）７を形
成する。その後、ＲＩＥ等の異方性エッチングによりＳ
ｉＯ2膜７を全面エッチングして一部のＳｉＯ2膜からな
るサイドウォール７ａをエミッタ、ベース形成開口部に
形成する（図５（ｂ））。このサイドウォール７ａは、
Ｐ型ｐｏｌｙ−Ｓｉ膜３のベース電極と後に形成するエ
ミッタ電極を分離する機能を有する。
により全面に４００〜６００ｎｍの厚さのＳｉＯ2から
なるサイドウォール形成用絶縁膜（ＳｉＯ膜2）７を形
成する。その後、ＲＩＥ等の異方性エッチングによりＳ
ｉＯ2膜７を全面エッチングして一部のＳｉＯ2膜からな
るサイドウォール７ａをエミッタ、ベース形成開口部に
形成する（図５（ｂ））。このサイドウォール７ａは、
Ｐ型ｐｏｌｙ−Ｓｉ膜３のベース電極と後に形成するエ
ミッタ電極を分離する機能を有する。
【０００９】次に、図５（ｃ）に示すように、ＣＶＤ法
により全面に１００〜２００ｎｍの厚さのｐｏｌｙ−Ｓ
ｉ膜８を形成しパターニングする。このパターニングさ
れたｐｏｌｙ−Ｓｉ膜８はエミッタ電極として機能す
る。次に、このｐｏｌｙ−Ｓｉ膜８にＮ型（Ｎ+）イオ
ン注入を行い、熱処理を施すことによりＮ型不純物拡散
層であるエミッタ９を形成する。このイオン注入工程で
は、例えばＡｓイオンを３０〜７０ＫｅＶのエネルギー
で且つ５×１０15〜２×１０16ｃｍ-2程度のドーズ量で
注入し、その後、９００℃の温度で１０〜２０分間程度
の熱処理（アニール）を行なう。この熱処理によりエミ
ッタ拡散及びベース拡散がなされる。
により全面に１００〜２００ｎｍの厚さのｐｏｌｙ−Ｓ
ｉ膜８を形成しパターニングする。このパターニングさ
れたｐｏｌｙ−Ｓｉ膜８はエミッタ電極として機能す
る。次に、このｐｏｌｙ−Ｓｉ膜８にＮ型（Ｎ+）イオ
ン注入を行い、熱処理を施すことによりＮ型不純物拡散
層であるエミッタ９を形成する。このイオン注入工程で
は、例えばＡｓイオンを３０〜７０ＫｅＶのエネルギー
で且つ５×１０15〜２×１０16ｃｍ-2程度のドーズ量で
注入し、その後、９００℃の温度で１０〜２０分間程度
の熱処理（アニール）を行なう。この熱処理によりエミ
ッタ拡散及びベース拡散がなされる。
【００１０】この後、図示はしないが通常の配線技術を
用いてベース電極、エミッタ電極等の各電極の配線を形
成する。
用いてベース電極、エミッタ電極等の各電極の配線を形
成する。
【００１１】
【発明が解決しようとする課題】ところで、上述したよ
うなベースエミッタを有するバイポーラトランジスタで
は、エミッタ９直下のベース６の濃度が高く、この部分
でエミッタ−ベース間耐圧が決定され、２〜４Ｖ程度の
耐圧しか得られない。
うなベースエミッタを有するバイポーラトランジスタで
は、エミッタ９直下のベース６の濃度が高く、この部分
でエミッタ−ベース間耐圧が決定され、２〜４Ｖ程度の
耐圧しか得られない。
【００１２】このようなバイポーラトランジスタをＴＴ
ＬＩ／Ｏ（トランジスタ・トランジスタ論理回路入出
力）等に適用するためには、エミッタ−ベース間耐圧と
して、３．５Ｖ程度以上の耐圧が要求される。そのた
め、通常は、図４（ｃ）で説明したベース６形成時に、
イオン注入エネルギーを高くしてエミッタ・ベース接合
部でのベース不純物濃度を低下させることによりエミッ
タ−ベース間耐圧を確保する必要がある。
ＬＩ／Ｏ（トランジスタ・トランジスタ論理回路入出
力）等に適用するためには、エミッタ−ベース間耐圧と
して、３．５Ｖ程度以上の耐圧が要求される。そのた
め、通常は、図４（ｃ）で説明したベース６形成時に、
イオン注入エネルギーを高くしてエミッタ・ベース接合
部でのベース不純物濃度を低下させることによりエミッ
タ−ベース間耐圧を確保する必要がある。
【００１３】しかしながら、その耐圧を向上させる方法
でも、 （１）エミッタ９−ベース６分離用のサイドウォール７
ａ直下でベース６の濃度が低下し、この部位でコレクタ
電流あるいはベース再結合電流の変動を招き、特性バラ
ツキの増大や信頼性低下の原因となる。
でも、 （１）エミッタ９−ベース６分離用のサイドウォール７
ａ直下でベース６の濃度が低下し、この部位でコレクタ
電流あるいはベース再結合電流の変動を招き、特性バラ
ツキの増大や信頼性低下の原因となる。
【００１４】（２）ベース６へのイオン注入を高エネル
ギーで行なうためベース６の幅が拡大し、その結果ベー
ス走行時間が増加しスピード低下を招く。
ギーで行なうためベース６の幅が拡大し、その結果ベー
ス走行時間が増加しスピード低下を招く。
【００１５】そこでこの発明は、上述の課題を解決し
て、エミッタ−ベース間の耐圧を向上させた高性能、高
信頼性のバイポーラトランジスタ及びその製造方法を提
供することを目的とする。
て、エミッタ−ベース間の耐圧を向上させた高性能、高
信頼性のバイポーラトランジスタ及びその製造方法を提
供することを目的とする。
【００１６】
【課題を解決するための手段】上述の課題を解決するた
め、本発明の請求項１において、半導体基板に形成され
た第１導電型の第１不純物拡散層と、第１不純物拡散層
に接続された第１導電膜と、第１導電膜に形成された開
口部と、開口部に露出した半導体基板の少なくとも一部
に形成され且つ第１不純物拡散層と接続された第１導電
型の第２不純物拡散層と、第２不純物拡散層を内部に含
むように形成された第１導電型の第３不純物拡散層と、
開口部側壁に形成された絶縁膜からなるサイドウォール
と、サイドウォールで挟まれた開口部に露出した半導体
基板の少なくとも一部に形成され、第３不純物拡散層内
に形成された第２導電型の第４不純物拡散層を有し、第
２不純物拡散層が第４不純物拡散層と略同等もしくはそ
れ以下の接合深さを有し、しかも第２不純物拡散層の表
面不純物濃度が第３不純物拡散層の表面不純物濃度と同
等以上の濃度であることを特徴とするものである。
め、本発明の請求項１において、半導体基板に形成され
た第１導電型の第１不純物拡散層と、第１不純物拡散層
に接続された第１導電膜と、第１導電膜に形成された開
口部と、開口部に露出した半導体基板の少なくとも一部
に形成され且つ第１不純物拡散層と接続された第１導電
型の第２不純物拡散層と、第２不純物拡散層を内部に含
むように形成された第１導電型の第３不純物拡散層と、
開口部側壁に形成された絶縁膜からなるサイドウォール
と、サイドウォールで挟まれた開口部に露出した半導体
基板の少なくとも一部に形成され、第３不純物拡散層内
に形成された第２導電型の第４不純物拡散層を有し、第
２不純物拡散層が第４不純物拡散層と略同等もしくはそ
れ以下の接合深さを有し、しかも第２不純物拡散層の表
面不純物濃度が第３不純物拡散層の表面不純物濃度と同
等以上の濃度であることを特徴とするものである。
【００１７】また、本発明の請求項２によれば、請求項
１において第１不純物拡散層をベースコンタクト、第３
不純物拡散層をベース、第２不純物拡散層をベースコン
タクトとベースとの接続層、第４不純物拡散層をエミッ
タとしたことを特徴とするものである。
１において第１不純物拡散層をベースコンタクト、第３
不純物拡散層をベース、第２不純物拡散層をベースコン
タクトとベースとの接続層、第４不純物拡散層をエミッ
タとしたことを特徴とするものである。
【００１８】また、本発明の請求項３において、半導体
基板に形成された第１導電型の第１不純物拡散層と、第
１不純物拡散層に接続された第１導電膜と、第１導電膜
に形成された開口部と、開口部に露出した半導体基板の
少なくとも一部に形成され且つ第１不純物拡散層と接続
された第１導電型の第２不純物拡散層と、第２不純物拡
散層を内部に含むように形成された第１導電型の第３不
純物拡散層と、開口部側壁に形成された絶縁膜からなる
サイドウォールと、サイドウォールで挟まれた開口部に
露出した半導体基板の少なくとも一部に形成され、第３
不純物拡散層内に形成された第２導電型の第４不純物拡
散層と、第２不純物拡散層直下に形成された第２導電型
の第５不純物拡散層を有し、第５不純物拡散層の最大濃
度の基板表面からの拡散深さが第３不純物拡散層の最大
濃度の拡散深さより大きいことを特徴とするものであ
る。
基板に形成された第１導電型の第１不純物拡散層と、第
１不純物拡散層に接続された第１導電膜と、第１導電膜
に形成された開口部と、開口部に露出した半導体基板の
少なくとも一部に形成され且つ第１不純物拡散層と接続
された第１導電型の第２不純物拡散層と、第２不純物拡
散層を内部に含むように形成された第１導電型の第３不
純物拡散層と、開口部側壁に形成された絶縁膜からなる
サイドウォールと、サイドウォールで挟まれた開口部に
露出した半導体基板の少なくとも一部に形成され、第３
不純物拡散層内に形成された第２導電型の第４不純物拡
散層と、第２不純物拡散層直下に形成された第２導電型
の第５不純物拡散層を有し、第５不純物拡散層の最大濃
度の基板表面からの拡散深さが第３不純物拡散層の最大
濃度の拡散深さより大きいことを特徴とするものであ
る。
【００１９】更にまた、本発明の請求項４において、半
導体基板に形成された第１導電型の第１不純物拡散層
と、第１不純物拡散層に接続された第１導電膜と、第１
導電膜に形成された開口部と、開口部に露出した半導体
基板の少なくとも一部に形成され且つ第１不純物拡散層
と接続された第１導電型の第２不純物拡散層と、第２不
純物拡散層を内部に含むように形成された第１導電型の
第３不純物拡散層と、開口部側壁に形成された絶縁膜か
らなるサイドウォールと、サイドウォールで挟まれた開
口部に露出した半導体基板の少なくとも一部に形成さ
れ、第３不純物拡散層内に形成された第２導電型の第４
不純物拡散層と、第２不純物拡散層直下に形成された第
２導電型の第５不純物拡散層を有し、第２不純物拡散層
が、第４不純物拡散層と略同等もしくはそれ以下の接合
深さを有し、第２不純物拡散層の表面濃度が第３不純物
拡散層と同等以上の濃度であり、第５不純物拡散層の最
大濃度の基板表面からの拡散深さが第３不純物拡散層の
最大濃度の拡散深さより大きいことを特徴とするもので
ある。
導体基板に形成された第１導電型の第１不純物拡散層
と、第１不純物拡散層に接続された第１導電膜と、第１
導電膜に形成された開口部と、開口部に露出した半導体
基板の少なくとも一部に形成され且つ第１不純物拡散層
と接続された第１導電型の第２不純物拡散層と、第２不
純物拡散層を内部に含むように形成された第１導電型の
第３不純物拡散層と、開口部側壁に形成された絶縁膜か
らなるサイドウォールと、サイドウォールで挟まれた開
口部に露出した半導体基板の少なくとも一部に形成さ
れ、第３不純物拡散層内に形成された第２導電型の第４
不純物拡散層と、第２不純物拡散層直下に形成された第
２導電型の第５不純物拡散層を有し、第２不純物拡散層
が、第４不純物拡散層と略同等もしくはそれ以下の接合
深さを有し、第２不純物拡散層の表面濃度が第３不純物
拡散層と同等以上の濃度であり、第５不純物拡散層の最
大濃度の基板表面からの拡散深さが第３不純物拡散層の
最大濃度の拡散深さより大きいことを特徴とするもので
ある。
【００２０】また、本発明の請求項５によれば、請求項
３又は請求項４において、第１不純物拡散層をベースコ
ンタクト、第３不純物拡散層をベース、第２不純物拡散
層をベースコンタクトとベースとの接続層、第４不純物
拡散層をエミッタ、及び第５不純物拡散層をベース底部
濃度減少層及び／又はコレクタ層の一部としたことを特
徴とするものである。
３又は請求項４において、第１不純物拡散層をベースコ
ンタクト、第３不純物拡散層をベース、第２不純物拡散
層をベースコンタクトとベースとの接続層、第４不純物
拡散層をエミッタ、及び第５不純物拡散層をベース底部
濃度減少層及び／又はコレクタ層の一部としたことを特
徴とするものである。
【００２１】また、上述の課題を解決するため、本発明
の請求項６において、半導体基板上に第１絶縁膜を形成
した後、該第１絶縁膜の一部に第１開口部を形成する工
程、全面に第１導電膜及び第１絶縁膜を順次形成した
後、第１開口部内の第１絶縁膜及び第１導電膜のそれぞ
れ一部を除去して第１開口部を形成する工程、第１エネ
ルギーによるイオン注入によって第１導電型の第２不純
物拡散層を形成する工程、次に、第２エネルギーによる
イオン注入によって第１導電型の第３不純物拡散層を形
成する工程、第１導電膜に接続された半導体基板内に第
１導電型の第１不純物拡散層を形成する工程、全面に第
２絶縁膜を形成した後、異方性エッチングにより第２絶
縁膜を除去することにより第１開口部側壁に第２絶縁膜
からなるサイドウォールを形成する工程、全面に第２導
電膜を形成した後パターニングし、イオン注入すること
により該第２導電膜を介して第３不純物拡散層内に第２
導電型の第４不純物拡散層を形成する工程を有すること
を特徴とするものである。
の請求項６において、半導体基板上に第１絶縁膜を形成
した後、該第１絶縁膜の一部に第１開口部を形成する工
程、全面に第１導電膜及び第１絶縁膜を順次形成した
後、第１開口部内の第１絶縁膜及び第１導電膜のそれぞ
れ一部を除去して第１開口部を形成する工程、第１エネ
ルギーによるイオン注入によって第１導電型の第２不純
物拡散層を形成する工程、次に、第２エネルギーによる
イオン注入によって第１導電型の第３不純物拡散層を形
成する工程、第１導電膜に接続された半導体基板内に第
１導電型の第１不純物拡散層を形成する工程、全面に第
２絶縁膜を形成した後、異方性エッチングにより第２絶
縁膜を除去することにより第１開口部側壁に第２絶縁膜
からなるサイドウォールを形成する工程、全面に第２導
電膜を形成した後パターニングし、イオン注入すること
により該第２導電膜を介して第３不純物拡散層内に第２
導電型の第４不純物拡散層を形成する工程を有すること
を特徴とするものである。
【００２２】また、本発明の請求項７によれば、第２エ
ネルギーによるイオン注入によって第３不純物拡散層を
形成した後、更に第３エネルギーによるイオン注入によ
って第２不純物拡散層直下に第５不純物拡散層を形成す
ることを特徴とするものである。
ネルギーによるイオン注入によって第３不純物拡散層を
形成した後、更に第３エネルギーによるイオン注入によ
って第２不純物拡散層直下に第５不純物拡散層を形成す
ることを特徴とするものである。
【００２３】更にまた、本発明の請求項８によれば、請
求項６において、第１エネルギーが第２エネルギーより
低いことを特徴とするものである。
求項６において、第１エネルギーが第２エネルギーより
低いことを特徴とするものである。
【００２４】
【作用】本発明の請求項１，２及び請求項６，８によれ
ば、低エネルギーイオン注入等の方法でベース接続層１
１を形成している。そのため、エミッタ直下のベース濃
度を増大させずにエミッタ−ベース分離用サイドウォー
ル７ａ直下のベース１２（ベース接続層１１も含む）の
濃度を増大させることができる。
ば、低エネルギーイオン注入等の方法でベース接続層１
１を形成している。そのため、エミッタ直下のベース濃
度を増大させずにエミッタ−ベース分離用サイドウォー
ル７ａ直下のベース１２（ベース接続層１１も含む）の
濃度を増大させることができる。
【００２５】また、本発明の請求項３〜５、及び請求項
７によれば、ベース（拡散層）１２直下のコレクタ濃度
を選択的に増加させている。そのため、実効的なベース
幅が減少してベース走行時間を抑制することができる。
７によれば、ベース（拡散層）１２直下のコレクタ濃度
を選択的に増加させている。そのため、実効的なベース
幅が減少してベース走行時間を抑制することができる。
【００２６】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１及び図２は本発明に係るバイポーラト
ランジスタの製造方法を説明するための要部工程断面図
である。これらの図はＮＰＮトランジスタのエミッタ、
ベース部の基板上部断面図である。
に説明する。図１及び図２は本発明に係るバイポーラト
ランジスタの製造方法を説明するための要部工程断面図
である。これらの図はＮＰＮトランジスタのエミッタ、
ベース部の基板上部断面図である。
【００２７】まず、本実施例は図４（ａ）及び図４
（ｂ）で示した従来法と同様にして半導体基板としての
シリコン基板上に開口側壁２ａを有する厚さ１００〜２
００ｎｍのＳｉＯ2膜２、厚さ１００〜２００ｎｍのＰ
型ｐｏｌｙ−Ｓｉ膜３をそれぞれ形成した後、図１
（ａ）に示すように、ｐｏｌｙ−Ｓｉ膜３上にＣＶＤ法
により厚さ３００〜４００ｎｍのＳｉＯ2膜４を形成
し、続いてエミッタ、ベース形成部分のＳｉＯ2膜４、
ｐｏｌｙ−Ｓｉ膜３をＲＩＥ法でエッチング除去して開
口１０を形成する。その後、ＣＶＤ法により全面に１０
〜２０ｎｍの厚さのＳｉＯ 2膜５を形成し、更に、本発
明特有の条件によるイオン注入を行なってＰ型不純物拡
散層１１を形成する。このＰ型不純物拡散層１１はベー
ス接続層（Ｌink Ｂase）として機能する。なお、薄い
ＳｉＯ2膜５はベース接続層形成時、イオン注入時のチ
ャネリングテイルを防止するためのバッファ層の役割を
果たす。
（ｂ）で示した従来法と同様にして半導体基板としての
シリコン基板上に開口側壁２ａを有する厚さ１００〜２
００ｎｍのＳｉＯ2膜２、厚さ１００〜２００ｎｍのＰ
型ｐｏｌｙ−Ｓｉ膜３をそれぞれ形成した後、図１
（ａ）に示すように、ｐｏｌｙ−Ｓｉ膜３上にＣＶＤ法
により厚さ３００〜４００ｎｍのＳｉＯ2膜４を形成
し、続いてエミッタ、ベース形成部分のＳｉＯ2膜４、
ｐｏｌｙ−Ｓｉ膜３をＲＩＥ法でエッチング除去して開
口１０を形成する。その後、ＣＶＤ法により全面に１０
〜２０ｎｍの厚さのＳｉＯ 2膜５を形成し、更に、本発
明特有の条件によるイオン注入を行なってＰ型不純物拡
散層１１を形成する。このＰ型不純物拡散層１１はベー
ス接続層（Ｌink Ｂase）として機能する。なお、薄い
ＳｉＯ2膜５はベース接続層形成時、イオン注入時のチ
ャネリングテイルを防止するためのバッファ層の役割を
果たす。
【００２８】Ｐ型拡散層（ベース接続層）１１を形成す
る際のイオン注入条件は以下の通りとした。
る際のイオン注入条件は以下の通りとした。
【００２９】 注入イオン ＢＦ2 エネルギー ５〜２０ＫｅＶ ドーズ量 １×１０12〜１×１０14ｃｍ-2 ベース接続層の拡散深さ ３０〜５０ｎｍ 上述のＢＦ2の５〜２０ＫｅＶの低エネルギーによるイ
オン注入はＢ（ボロン）による１〜５ＫｅＶの低エネル
ギー注入に相当する。
オン注入はＢ（ボロン）による１〜５ＫｅＶの低エネル
ギー注入に相当する。
【００３０】ベース接続層の拡散深さ３０〜５０ｎｍは
浅接合であり、エミッタ拡散深さと同等か、もしくは浅
く形成することができる。従って、ベース接続層がエミ
ッタ直下のベース不純物濃度の増大を起こさない。
浅接合であり、エミッタ拡散深さと同等か、もしくは浅
く形成することができる。従って、ベース接続層がエミ
ッタ直下のベース不純物濃度の増大を起こさない。
【００３１】ＢＦ2のイオン注入によりベース接続層１
１を形成した後、図１（ｂ）に示すように、引き続きＰ
型不純物例えばＢ（ボロン）を１０〜１００ＫｅＶのエ
ネルギーで且つ１×１０12〜１×１０14ｃｍ-2程度のド
ーズ量でイオン注入を行なうことによりＰ型不純物拡散
層であるベース１２を形成する。
１を形成した後、図１（ｂ）に示すように、引き続きＰ
型不純物例えばＢ（ボロン）を１０〜１００ＫｅＶのエ
ネルギーで且つ１×１０12〜１×１０14ｃｍ-2程度のド
ーズ量でイオン注入を行なうことによりＰ型不純物拡散
層であるベース１２を形成する。
【００３２】更に、Ｎ型不純物例えばＰ（リン）を１０
０〜４００ＫｅＶのエネルギーで且つ１×１０11〜１×
１０13ｃｍ-2程度のドーズ量でイオン注入を行なうこと
により、Ｎ型不純物拡散層である選択コレクタ１４を形
成して主にベース１２直下のコレクタ濃度を選択的に増
加させ、実効的なベース幅を減少させる。
０〜４００ＫｅＶのエネルギーで且つ１×１０11〜１×
１０13ｃｍ-2程度のドーズ量でイオン注入を行なうこと
により、Ｎ型不純物拡散層である選択コレクタ１４を形
成して主にベース１２直下のコレクタ濃度を選択的に増
加させ、実効的なベース幅を減少させる。
【００３３】これら一連の工程により、 （１）エミッタ直下のベース濃度を増大することなし
に、エミッタ−ベース分離用のサイドウォール７ａ直下
のベース１２（ベース接続層１１も含む）の濃度を増大
し、この部位でのコレクタ電流、ベース再結合電流変動
による特性変動、信頼性低下を防止する。 （２）ベース１２の幅の増大が抑制される。
に、エミッタ−ベース分離用のサイドウォール７ａ直下
のベース１２（ベース接続層１１も含む）の濃度を増大
し、この部位でのコレクタ電流、ベース再結合電流変動
による特性変動、信頼性低下を防止する。 （２）ベース１２の幅の増大が抑制される。
【００３４】この後、図２（ａ）に示すように、９００
℃の温度で１０〜２０分間程度熱処理（アニール）を行
い、Ｐ型ｐｏｌｙ−Ｓｉ膜３からＳｉ基板中にＰ型不純
物を拡散させ、Ｐ+コンタクト層３ａを形成する。この
Ｐ+コンタクト層３ａはベースコンタクト（Ｇraft Ｂas
e）として機能する。なお、本熱処理は後に行うエミッ
タ拡散の熱処理と同時に兼用して行うことが可能であ
る。これにより、ベース接続層、ベースの浅接合化が可
能となる。以下従来と同様に図１（ｂ）に示すように、
全面に厚さ４００〜６００ｎｍのサイドウォール形成用
ＳｉＯ2膜を形成する。その後、ＲＩＥ等の異方性エッ
チングによりＳｉＯ2膜を全面エッチングして、一部の
ＳｉＯ2膜からなるサイドウォール７ａを形成する。こ
のサイドウォール７ａはベース電極と後に形成するエミ
ッタ電極を分離する機能を有する。
℃の温度で１０〜２０分間程度熱処理（アニール）を行
い、Ｐ型ｐｏｌｙ−Ｓｉ膜３からＳｉ基板中にＰ型不純
物を拡散させ、Ｐ+コンタクト層３ａを形成する。この
Ｐ+コンタクト層３ａはベースコンタクト（Ｇraft Ｂas
e）として機能する。なお、本熱処理は後に行うエミッ
タ拡散の熱処理と同時に兼用して行うことが可能であ
る。これにより、ベース接続層、ベースの浅接合化が可
能となる。以下従来と同様に図１（ｂ）に示すように、
全面に厚さ４００〜６００ｎｍのサイドウォール形成用
ＳｉＯ2膜を形成する。その後、ＲＩＥ等の異方性エッ
チングによりＳｉＯ2膜を全面エッチングして、一部の
ＳｉＯ2膜からなるサイドウォール７ａを形成する。こ
のサイドウォール７ａはベース電極と後に形成するエミ
ッタ電極を分離する機能を有する。
【００３５】以下、従来と同様に、厚さ１００〜２００
ｎｍのｐｏｌｙ−Ｓｉ膜を形成し、パターニングされた
ｐｏｌｙ−Ｓｉ膜８を形成する。このｐｏｌｙ−Ｓｉ膜
８はエミッタ電極として機能する。次に、このｐｏｌｙ
−Ｓｉ膜８にＮ型（Ｎ+）イオン注入を行い、熱処理を
施してエミッタ（Ｎ型不純物拡散層）９を形成する。
ｎｍのｐｏｌｙ−Ｓｉ膜を形成し、パターニングされた
ｐｏｌｙ−Ｓｉ膜８を形成する。このｐｏｌｙ−Ｓｉ膜
８はエミッタ電極として機能する。次に、このｐｏｌｙ
−Ｓｉ膜８にＮ型（Ｎ+）イオン注入を行い、熱処理を
施してエミッタ（Ｎ型不純物拡散層）９を形成する。
【００３６】このイオン注入工程も従来と同様の条件で
行なう。例えば、Ａｓイオンを３０〜７０ＫｅＶのエネ
ルギーで且つ５×１０15〜２×１０16ｃｍ-2程度のドー
ズ量で注入し、その後、９００℃の温度で１０〜２０分
間程度のエミッタ拡散用の熱処理（アニール）を行な
う。
行なう。例えば、Ａｓイオンを３０〜７０ＫｅＶのエネ
ルギーで且つ５×１０15〜２×１０16ｃｍ-2程度のドー
ズ量で注入し、その後、９００℃の温度で１０〜２０分
間程度のエミッタ拡散用の熱処理（アニール）を行な
う。
【００３７】例えば、ベース１２やベース直下の高濃度
の選択コレクタ１４の形成は、本実施例ではこの熱処理
でエミッタ拡散の他にベース接続層１１、ベース１２、
選択コレクタ１４が実質的に拡散形成されることにな
る。この後、通常の配線技術を用いてベース電極、エミ
ッタ電極等の各電極を形成する。
の選択コレクタ１４の形成は、本実施例ではこの熱処理
でエミッタ拡散の他にベース接続層１１、ベース１２、
選択コレクタ１４が実質的に拡散形成されることにな
る。この後、通常の配線技術を用いてベース電極、エミ
ッタ電極等の各電極を形成する。
【００３８】なお、図３に上述した本実施例のバイポー
ラトランジスタに配された各拡散層の不純物プロファイ
ルのイメージ概略図を示す。
ラトランジスタに配された各拡散層の不純物プロファイ
ルのイメージ概略図を示す。
【００３９】同図に示すように、ベース接続層１１の接
合深さは、エミッタ９と略同等もしくはそれ以下であ
り、しかもベース接続層１１の表面濃度がベース１２の
表面濃度と同等以上になっている。
合深さは、エミッタ９と略同等もしくはそれ以下であ
り、しかもベース接続層１１の表面濃度がベース１２の
表面濃度と同等以上になっている。
【００４０】また、ベース接続層１１直下に形成される
選択コレクタ１４のピーク（最大）濃度の基板表面から
の拡散深さがベース１２の最大濃度の拡散深さより大き
くなっている。
選択コレクタ１４のピーク（最大）濃度の基板表面から
の拡散深さがベース１２の最大濃度の拡散深さより大き
くなっている。
【００４１】上記実施例では、ベース接続層１１、ベー
ス１２、ベース直下の高濃度の選択コレクタ１４の形成
を同一開口部からのイオン注入により形成したが、本発
明の範囲内で各種変更が可能である。ベース−エミッタ
分離用サイドウォール７ａの形成の後に行なうことがで
きる。また、各拡散層の形成は、プラズマドーピング等
の方法で行なってもよい。更に、またエミッタ−ベース
コレクタプロファイルは、トランジスタにより作り分け
ることが可能であり、ベース接続層やベース直下の高濃
度コレクタ層プロファイルはトランジスタにより最適化
が可能である。
ス１２、ベース直下の高濃度の選択コレクタ１４の形成
を同一開口部からのイオン注入により形成したが、本発
明の範囲内で各種変更が可能である。ベース−エミッタ
分離用サイドウォール７ａの形成の後に行なうことがで
きる。また、各拡散層の形成は、プラズマドーピング等
の方法で行なってもよい。更に、またエミッタ−ベース
コレクタプロファイルは、トランジスタにより作り分け
ることが可能であり、ベース接続層やベース直下の高濃
度コレクタ層プロファイルはトランジスタにより最適化
が可能である。
【００４２】
【発明の効果】以上説明したように、本発明によれば、
エミッタ直下のベース濃度を増大させることなくエミッ
タ−ベース分離用サイドウォール直下のベース（接続
層）濃度を増大させることにより、このサイドウォール
直下でのコレクタ電流、ベース再結合電流変動による特
性変動、信頼性低下を防止することができる。
エミッタ直下のベース濃度を増大させることなくエミッ
タ−ベース分離用サイドウォール直下のベース（接続
層）濃度を増大させることにより、このサイドウォール
直下でのコレクタ電流、ベース再結合電流変動による特
性変動、信頼性低下を防止することができる。
【００４３】更に、本発明によれば、ベース拡散層直下
のコレクタ濃度を選択的に増加させることによりベース
幅を減少させてベース走行時間を抑制することができ
る。
のコレクタ濃度を選択的に増加させることによりベース
幅を減少させてベース走行時間を抑制することができ
る。
【図１】本発明に係るバイポーラトランジスタの製造方
法の一実施例を示す要部工程断面図（Ｉ）である。
法の一実施例を示す要部工程断面図（Ｉ）である。
【図２】本発明に係るバイポーラトランジスタの製造方
法の一実施例を示す要部工程断面図（II）である。
法の一実施例を示す要部工程断面図（II）である。
【図３】本発明に係る各拡散層の不純物プロファイルの
イメージ概略図である。
イメージ概略図である。
【図４】従来のバイポーラトランジスタの製造方法を説
明するための要部工程断面図（Ｉ）である。
明するための要部工程断面図（Ｉ）である。
【図５】従来のバイポーラトランジスタの製造方法を説
明するための要部工程断面図（II）である。
明するための要部工程断面図（II）である。
１ シリコン基板 ２，４，５ ＳｉＯ2膜 ３ Ｐ型ｐｏｌｙ−Ｓｉ膜 ３ａ Ｐ+コンタクト層（ベースコンタクト） ６ ベース（Ｐ型不純物拡散層） ７ サイドウォール形成用ＳｉＯ2膜 ７ａ サイドウォール ８ ｐｏｌｙ−Ｓｉ膜（エミッタ電極） ９ エミッタ（Ｎ型不純物拡散層） １０ 開口 １１ ベース接続層（Ｐ型不純物拡散層） １２ ベース（Ｐ型不純物拡散層） １４ 選択コレクタ（Ｎ型不純物拡散層）
Claims (8)
- 【請求項１】 半導体基板に形成された第１導電型の第
１不純物拡散層と、上記第１不純物拡散層に接続された
第１導電膜と、上記第１導電膜に形成された開口部と、
上記開口部に露出した上記半導体基板の少なくとも一部
に形成され且つ上記第１不純物拡散層と接続された第１
導電型の第２不純物拡散層と、上記第２不純物拡散層を
内部に含むように形成された第１導電型の第３不純物拡
散層と、上記開口部側壁に形成された絶縁膜からなるサ
イドウォールと、上記サイドウォールで挟まれた開口部
に露出した上記半導体基板の少なくとも一部に形成さ
れ、上記第３不純物拡散層内に形成された第２導電型の
第４不純物拡散層を有し、 上記第２不純物拡散層が上記第４不純物拡散層と略同等
もしくはそれ以下の接合深さを有し、しかも上記第２不
純物拡散層の表面不純物濃度が上記第３不純物拡散層の
表面不純物濃度と同等以上の濃度であることを特徴とす
るバイポーラトランジスタ。 - 【請求項２】 上記第１不純物拡散層をベースコンタク
ト、上記第３不純物拡散層をベース、上記第２不純物拡
散層を上記ベースコンタクトとベースとの接続層、上記
第４不純物拡散層をエミッタとしたことを特徴とする請
求項１記載のバイポーラトランジスタ。 - 【請求項３】 半導体基板に形成された第１導電型の第
１不純物拡散層と、上記第１不純物拡散層に接続された
第１導電膜と、上記第１導電膜に形成された開口部と、
上記開口部に露出した上記半導体基板の少なくとも一部
に形成され且つ上記第１不純物拡散層と接続された第１
導電型の第２不純物拡散層と、上記第２不純物拡散層を
内部に含むように形成された第１導電型の第３不純物拡
散層と、上記開口部側壁に形成された絶縁膜からなるサ
イドウォールと、上記サイドウォールで挟まれた開口部
に露出した上記半導体基板の少なくとも一部に形成さ
れ、上記第３不純物拡散層内に形成された第２導電型の
第４不純物拡散層と、上記第２不純物拡散層直下に形成
された第２導電型の第５不純物拡散層を有し、 上記第５不純物拡散層の最大濃度の基板表面からの拡散
深さが上記第３不純物拡散層の最大濃度の拡散深さより
大きいことを特徴とするバイポーラトランジスタ。 - 【請求項４】 半導体基板に形成された第１導電型の第
１不純物拡散層と、上記第１不純物拡散層に接続された
第１導電膜と、上記第１導電膜に形成された開口部と、
上記開口部に露出した上記半導体基板の少なくとも一部
に形成され且つ上記第１不純物拡散層と接続された第１
導電型の第２不純物拡散層と、上記第２不純物拡散層を
内部に含むように形成された第１導電型の第３不純物拡
散層と、上記開口部側壁に形成された絶縁膜からなるサ
イドウォールと、上記サイドウォールで挟まれた開口部
に露出した上記半導体基板の少なくとも一部に形成さ
れ、上記第３不純物拡散層内に形成された第２導電型の
第４不純物拡散層と、上記第２不純物拡散層直下に形成
された第２導電型の第５不純物拡散層を有し、 上記第２不純物拡散層が、上記第４不純物拡散層と略同
等もしくはそれ以下の接合深さを有し、上記第２不純物
拡散層の表面濃度が第３不純物拡散層と同等以上の濃度
であり、上記第５不純物拡散層の最大濃度の基板表面か
らの拡散深さが第３不純物拡散層の最大濃度の拡散深さ
より大きいことを特徴とするバイポーラトランジスタ。 - 【請求項５】 上記第１不純物拡散層をベースコンタク
ト、上記第３不純物拡散層をベース、上記第２不純物拡
散層を上記ベースコンタクトとベースとの接続層、上記
第４不純物拡散層をエミッタ、及び上記第５不純物拡散
層をベース底部濃度減少層及び／又はコレクタ層の一部
としたことを特徴とする請求項４又は５記載のバイポー
ラトランジスタ。 - 【請求項６】 半導体基板上に第１絶縁膜を形成した
後、該第１絶縁膜の一部に第１開口部を形成する工程、 全面に第１導電膜及び第１絶縁膜を順次形成した後、上
記第１開口部内の上記第１絶縁膜及び第１導電膜のそれ
ぞれ一部を除去して第１開口部を形成する工程、 第１エネルギーによるイオン注入によって第１導電型の
第２不純物拡散層を形成する工程、 次に、第２エネルギーによるイオン注入によって第１導
電型の第３不純物拡散層を形成する工程、 上記第１導電膜に接続された上記半導体基板内に第１導
電型の第１不純物拡散層を形成する工程、 全面に第２絶縁膜を形成した後、異方性エッチングによ
り上記第２絶縁膜を除去することにより上記第１開口部
側壁に第２絶縁膜からなるサイドウォールを形成する工
程、 全面に第２導電膜を形成した後パターニングし、イオン
注入することにより該第２導電膜を介して上記第３不純
物拡散層内に第２導電型の第４不純物拡散層を形成する
工程を有することを特徴とするバイポーラトランジスタ
の製造方法。 - 【請求項７】 上記第２エネルギーによるイオン注入に
よって第３不純物拡散層を形成した後、更に第３エネル
ギーによるイオン注入によって上記第２不純物拡散層直
下に第５不純物拡散層を形成することを特徴とする請求
項６記載のバイポーラトランジスタの製造方法。 - 【請求項８】 上記第１エネルギーが上記第２エネルギ
ーより低いことを特徴とする請求項６記載のバイポーラ
トランジスタの製造方法。
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