JP2565159B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2565159B2 JP2565159B2 JP62075096A JP7509687A JP2565159B2 JP 2565159 B2 JP2565159 B2 JP 2565159B2 JP 62075096 A JP62075096 A JP 62075096A JP 7509687 A JP7509687 A JP 7509687A JP 2565159 B2 JP2565159 B2 JP 2565159B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体上の同一の不純物導入マスクにより
ベース領域と該ベース領域内のエミッタ領域とが形成さ
れて成る半導体装置及びその製造方法に関する。
ベース領域と該ベース領域内のエミッタ領域とが形成さ
れて成る半導体装置及びその製造方法に関する。
本発明は、コレクタとなる半導体領域にベース活性領
域及びベース取り出し領域を形成し、ベース活性領域内
にエミッタ領域を形成した半導体装置において、同一の
不純物導入マスクにより自己整合的に、ベース活性領域
及びエミッタ領域を形成するとともに、ベース取り出し
電極下のベース取り出し領域とベース活性領域との間の
表面部に、ベース接続用の不純物領域を形成することに
より、ベース接合を浅く（シャロー化）でき、しかもベ
ース活性領域とベース取り出し領域との間を確実に接続
可能とするものである。
域及びベース取り出し領域を形成し、ベース活性領域内
にエミッタ領域を形成した半導体装置において、同一の
不純物導入マスクにより自己整合的に、ベース活性領域
及びエミッタ領域を形成するとともに、ベース取り出し
電極下のベース取り出し領域とベース活性領域との間の
表面部に、ベース接続用の不純物領域を形成することに
より、ベース接合を浅く（シャロー化）でき、しかもベ
ース活性領域とベース取り出し領域との間を確実に接続
可能とするものである。
高速かつ低消費電力のバイポーラトランジスタとし
て、例えば第７図に示すような構造のものが知られてい
る。この第７図において、例えばｐ型の半導体基板１上
にｎ型半導体層が例えばエピタキシャル成長により設け
られ、このｎ型半導体層は酸化シリコン等の素子分離領
域２により幾つかの島状領域、例えば領域３等に分離さ
れている。この島状領域３のｎ型半導体層の表面に臨ん
で、ｐ型のベース領域４が形成され、このベース領域４
内にn+型のエミッタ領域５が形成されている。このベー
ス領域４は、略々中央部の本来のベースの機能を果たす
ベース活性領域4iと、ベース電極取り出しのための高濃
度の所謂グラフトベース領域4gとから成っている。クラ
フトベース領域4gはp+型多結晶シリコン層のベース取り
出し電極６からのｐ型不純物拡散により、またベース活
性領域4iは上記ベース取り出し電極６をマスクとするｐ
型不純物注入により、それぞれ形成される。エミッタ領
域５は、上記ベース取り出し電極６の少なくとも側壁に
形成された絶縁層８をマスクとし、この絶縁層８上に形
成されたエミッタ取り出し用のn+型多結晶シリコン層７
からのｎ型不純物導入により形成される。さらに、ベー
ス取り出し電極６はA1等のベース電極9Bが、またn+型多
結晶シリコン層７にはエミッタ電極9Eがそれぞれ接続さ
れている。なお、この第７図の例では、コレクタ領域と
なるｎ型エピタキシャル層の島状領域３に対して、n+型
の埋め込み層11及びn+型の電極取り出し領域12を介して
コレクタ電極9Cを電気的に接続している。
て、例えば第７図に示すような構造のものが知られてい
る。この第７図において、例えばｐ型の半導体基板１上
にｎ型半導体層が例えばエピタキシャル成長により設け
られ、このｎ型半導体層は酸化シリコン等の素子分離領
域２により幾つかの島状領域、例えば領域３等に分離さ
れている。この島状領域３のｎ型半導体層の表面に臨ん
で、ｐ型のベース領域４が形成され、このベース領域４
内にn+型のエミッタ領域５が形成されている。このベー
ス領域４は、略々中央部の本来のベースの機能を果たす
ベース活性領域4iと、ベース電極取り出しのための高濃
度の所謂グラフトベース領域4gとから成っている。クラ
フトベース領域4gはp+型多結晶シリコン層のベース取り
出し電極６からのｐ型不純物拡散により、またベース活
性領域4iは上記ベース取り出し電極６をマスクとするｐ
型不純物注入により、それぞれ形成される。エミッタ領
域５は、上記ベース取り出し電極６の少なくとも側壁に
形成された絶縁層８をマスクとし、この絶縁層８上に形
成されたエミッタ取り出し用のn+型多結晶シリコン層７
からのｎ型不純物導入により形成される。さらに、ベー
ス取り出し電極６はA1等のベース電極9Bが、またn+型多
結晶シリコン層７にはエミッタ電極9Eがそれぞれ接続さ
れている。なお、この第７図の例では、コレクタ領域と
なるｎ型エピタキシャル層の島状領域３に対して、n+型
の埋め込み層11及びn+型の電極取り出し領域12を介して
コレクタ電極9Cを電気的に接続している。
このような構造の所謂ダブルポリシリコンE/Bセルフ
アライン型のバイポーラトランジスタによれば、エミッ
タ、ベースの自己整合化による工程の簡略化、寄生容量
の低減化が図れ、エミッタ幅の微細化が図れる。
アライン型のバイポーラトランジスタによれば、エミッ
タ、ベースの自己整合化による工程の簡略化、寄生容量
の低減化が図れ、エミッタ幅の微細化が図れる。
しかしながら、バイポーラトランジスタをより高速
化、低消費電力化、高集積化するためには、さらに縦方
向（基板厚み方向）の縮小、所謂シャロージャンクショ
ン化が求められており、特に、ベース深さのシャロー化
が求められている。
化、低消費電力化、高集積化するためには、さらに縦方
向（基板厚み方向）の縮小、所謂シャロージャンクショ
ン化が求められており、特に、ベース深さのシャロー化
が求められている。
ところで、ベース接合深さをより浅くしベース幅をよ
り狭くするための技術として従来より、 バッファ酸化膜を介して低エネルギーでベース用不純
物をイオン注入し、低温度でアニール処理する。
り狭くするための技術として従来より、 バッファ酸化膜を介して低エネルギーでベース用不純
物をイオン注入し、低温度でアニール処理する。
多結晶シリコン中にベース用不純物を導入し、低温で
拡散させる。
拡散させる。
の２つの技術が知られているが、イオン注入によるダメ
ージを起因する所謂増速拡散やチャネリングテイル等の
防止のため、上記の技術が有効となってきている。
ージを起因する所謂増速拡散やチャネリングテイル等の
防止のため、上記の技術が有効となってきている。
しかしながら、上記の技術を上記所謂ダブルポリシ
リコンE/Bセルフアライン型のバイポーラトランジスタ
に適用しようとした場合には、ベース活性領域とグラフ
トベース領域との間の接続に関して、第８図や第９図に
示すような不都合が生ずる虞れがある。
リコンE/Bセルフアライン型のバイポーラトランジスタ
に適用しようとした場合には、ベース活性領域とグラフ
トベース領域との間の接続に関して、第８図や第９図に
示すような不都合が生ずる虞れがある。
すなわち、ベース取り出し領域であるグラフトベース
領域4gはベース取り出し電極となるp+型多結晶シリコン
６からの拡散により形成され、またベース活性領域4iは
エミッタ取り出し用多結晶シリコン７からの拡散により
形成されるが、これらの拡散源の間（あるいはベース取
り出し電極の側壁）には、エミッタベース分離用の絶縁
酸化膜８が例えば約0.3μｍの厚みで存在しているた
め、上記拡散が不足の場合には、第８図のように、ベー
ス活性領域4iとグラフトベース領域4gとの間に間隔が生
じ有効に接続されないことがある。また、上記拡散を充
分に行い過ぎると、ベース幅が約0.1μｍあるいはそれ
以下と狭いため、第９図に示すように、グラフトベース
領域4gのp+不純物とエミッタ領域５のn+不純物とが衝突
してしまい、エミッタ−ベース接合の耐圧劣化、ベース
−エミッタ電圧VBEのマッチング特性の劣化及び動作周
波数（あるいはカットオフ周波数fT）の低下等の悪影響
が生じてしまう。
領域4gはベース取り出し電極となるp+型多結晶シリコン
６からの拡散により形成され、またベース活性領域4iは
エミッタ取り出し用多結晶シリコン７からの拡散により
形成されるが、これらの拡散源の間（あるいはベース取
り出し電極の側壁）には、エミッタベース分離用の絶縁
酸化膜８が例えば約0.3μｍの厚みで存在しているた
め、上記拡散が不足の場合には、第８図のように、ベー
ス活性領域4iとグラフトベース領域4gとの間に間隔が生
じ有効に接続されないことがある。また、上記拡散を充
分に行い過ぎると、ベース幅が約0.1μｍあるいはそれ
以下と狭いため、第９図に示すように、グラフトベース
領域4gのp+不純物とエミッタ領域５のn+不純物とが衝突
してしまい、エミッタ−ベース接合の耐圧劣化、ベース
−エミッタ電圧VBEのマッチング特性の劣化及び動作周
波数（あるいはカットオフ周波数fT）の低下等の悪影響
が生じてしまう。
本発明は、上述の問題点を解決すべくなされたもので
あり、ベース接合の深さを浅く（シャロージャンクショ
ン化）しながら、ベース活性領域とベース取り出し領域
（グラフトベース領域）との間の接続を確実に行うこと
ができるような半導体装置及びその製造方法の提供を目
的とする。
あり、ベース接合の深さを浅く（シャロージャンクショ
ン化）しながら、ベース活性領域とベース取り出し領域
（グラフトベース領域）との間の接続を確実に行うこと
ができるような半導体装置及びその製造方法の提供を目
的とする。
本発明に係る半導体装置は、上述の問題点を解決する
ために、第一導電型の半導体領域に、同一の不純物導入
マスクにより自己整合的に、第二導電型のベース活性領
域が形成されるとともに該ベース活性領域内に第一導電
型のエミッタ領域が形成される半導体装置であって、ベ
ース取り出し電極下のベース取り出し領域と上記ベース
活性領域との間の表面部に上記ベース活性領域よりも濃
度の低い第二導電型の不純物のベース接続領域が形成さ
れて成ることを特徴としている。
ために、第一導電型の半導体領域に、同一の不純物導入
マスクにより自己整合的に、第二導電型のベース活性領
域が形成されるとともに該ベース活性領域内に第一導電
型のエミッタ領域が形成される半導体装置であって、ベ
ース取り出し電極下のベース取り出し領域と上記ベース
活性領域との間の表面部に上記ベース活性領域よりも濃
度の低い第二導電型の不純物のベース接続領域が形成さ
れて成ることを特徴としている。
ここで、上記第二導電型の不純物のベース接続領域
は、深さが上記ベース活性領域とも上記ベース取り出し
領域とも異なることが挙げられる。
は、深さが上記ベース活性領域とも上記ベース取り出し
領域とも異なることが挙げられる。
また、本発明に係る半導体装置の製造方法によれば、
第一導電型の半導体領域上に形成されたベース取り出し
用電極マスクとして上記半導体領域表面にベース接続領
域となる第二導電型の不純物領域を形成する工程と、少
なくとも上記ベース取り出し電極側壁に絶縁層を形成す
る工程と、該絶縁層をマスクとして、該絶縁層上に形成
した不純物拡散源より上記半導体領域に第二導電型の不
純物を導入し、上記ベース接続領域よりも高濃度のベー
ス活性領域を形成する工程と、上記絶縁層をマスクとし
て、該絶縁層上に形成した不純物拡散源より上記半導体
領域の上記ベース活性領域内に第一導電型の不純物を導
入、エミッタ領域を形成する工程とからなり、上記ベー
ス取り出し電極が含む不純物を拡散してベース取り出し
領域を形成することにより、上述の問題点を解決する。
第一導電型の半導体領域上に形成されたベース取り出し
用電極マスクとして上記半導体領域表面にベース接続領
域となる第二導電型の不純物領域を形成する工程と、少
なくとも上記ベース取り出し電極側壁に絶縁層を形成す
る工程と、該絶縁層をマスクとして、該絶縁層上に形成
した不純物拡散源より上記半導体領域に第二導電型の不
純物を導入し、上記ベース接続領域よりも高濃度のベー
ス活性領域を形成する工程と、上記絶縁層をマスクとし
て、該絶縁層上に形成した不純物拡散源より上記半導体
領域の上記ベース活性領域内に第一導電型の不純物を導
入、エミッタ領域を形成する工程とからなり、上記ベー
ス取り出し電極が含む不純物を拡散してベース取り出し
領域を形成することにより、上述の問題点を解決する。
ここで、上記第二導電型の不純物領域は、上記ベース
取り出し領域と上記ベース活性領域との間を接続する機
能を有するものである。
取り出し領域と上記ベース活性領域との間を接続する機
能を有するものである。
ベース活性領域も拡散形成でき、シャロー化が容易に
達成できるとともに、このベース活性領域とベース取り
出し領域との間の接続は、上記第二導電型の不純物領域
により確実に行える。
達成できるとともに、このベース活性領域とベース取り
出し領域との間の接続は、上記第二導電型の不純物領域
により確実に行える。
第１図は、本発明の一実施例となる半導体装置の要部
を取り出して示す概略断面図である。
を取り出して示す概略断面図である。
この第１図において、例えばｐ型半導体基板上にエピ
タキシャル成長により設けられたｎ型半導体層が素子分
離領域22により島状領域23に分離されている。このｎ型
半導体の島状領域23に対して、絶縁層20を共通の不純物
導入マスクとして、ｐ型のベース活性領域24i及びn+型
のエミッタ領域25を、それぞれ拡散により自己整合的に
形成しており、エミッタ領域25をベース活性領域24i内
に形成している。この場合の不純物拡散源としては、エ
ミッタ取り出し用の多結晶シリコン27にそれぞれ（ｐ型
及びｎ型）の不純物をイオン注入等により導入したもの
を用いればよい。また、ｎ型半導体の島状領域23内にお
いて、ベース取り出し電極26下のベース取り出し領域24
gと上記ベース活性領域24iとの間の表面部には、ベース
活性領域24iよりも濃度の低いｐ型の不純物領域24jが形
成されている。この不純物領域24jは、例えば後述する
ように、ベース取り出し電極26をマスクとしてｐ型不純
物をイオン注入することにより形成する。
タキシャル成長により設けられたｎ型半導体層が素子分
離領域22により島状領域23に分離されている。このｎ型
半導体の島状領域23に対して、絶縁層20を共通の不純物
導入マスクとして、ｐ型のベース活性領域24i及びn+型
のエミッタ領域25を、それぞれ拡散により自己整合的に
形成しており、エミッタ領域25をベース活性領域24i内
に形成している。この場合の不純物拡散源としては、エ
ミッタ取り出し用の多結晶シリコン27にそれぞれ（ｐ型
及びｎ型）の不純物をイオン注入等により導入したもの
を用いればよい。また、ｎ型半導体の島状領域23内にお
いて、ベース取り出し電極26下のベース取り出し領域24
gと上記ベース活性領域24iとの間の表面部には、ベース
活性領域24iよりも濃度の低いｐ型の不純物領域24jが形
成されている。この不純物領域24jは、例えば後述する
ように、ベース取り出し電極26をマスクとしてｐ型不純
物をイオン注入することにより形成する。
次に、第２図は第１図中のベース活性領域24iを通る
Ｉ−Ｉ線及び上記不純物領域24jを通るII−II線に沿っ
た不純物濃度プロファイルを示し、また第３図は第１図
中のベース取り出し電極26及びベース取り出し領域24g
を通るIII−III線に沿った不純物濃度プロファイルを示
すものであり、これら第２図及び第３図中の第１図の各
部に対応する部分には同一の参照番号を付している。こ
れら第２図及び第３図の縦軸には不純物濃度を対数目盛
にて表しており、横軸の深さの点ｓがｎ型エピタキシャ
ル層（島状領域23）の表面位置に対応している。
Ｉ−Ｉ線及び上記不純物領域24jを通るII−II線に沿っ
た不純物濃度プロファイルを示し、また第３図は第１図
中のベース取り出し電極26及びベース取り出し領域24g
を通るIII−III線に沿った不純物濃度プロファイルを示
すものであり、これら第２図及び第３図中の第１図の各
部に対応する部分には同一の参照番号を付している。こ
れら第２図及び第３図の縦軸には不純物濃度を対数目盛
にて表しており、横軸の深さの点ｓがｎ型エピタキシャ
ル層（島状領域23）の表面位置に対応している。
これらの第２図及び第３図からも明らかなように、上
記ｐ型不純物領域24jの表面の不純物濃度Njは、ベース
活性領域24iの表面の不純物濃度Niよりも低く（Ni＜
Nj）が設定されている。このｐ型不純物領域24jによっ
て、ベース取り出し領域24gとベース活性領域24iとの接
続が確実に行えると共に、領域24gのp+とエミッタ領域2
5のn+とが直接ぶつかることを防止でき、耐圧劣化等の
悪影響を有効に防止できる。従って、シャロージャンク
ション化を図りながら、安定した素子特性を得ることが
できる。
記ｐ型不純物領域24jの表面の不純物濃度Njは、ベース
活性領域24iの表面の不純物濃度Niよりも低く（Ni＜
Nj）が設定されている。このｐ型不純物領域24jによっ
て、ベース取り出し領域24gとベース活性領域24iとの接
続が確実に行えると共に、領域24gのp+とエミッタ領域2
5のn+とが直接ぶつかることを防止でき、耐圧劣化等の
悪影響を有効に防止できる。従って、シャロージャンク
ション化を図りながら、安定した素子特性を得ることが
できる。
以下、上記実施例のバイポーラトランジスタの製造工
程に沿って、第４図乃至第６図を参照しながら説明す
る。
程に沿って、第４図乃至第６図を参照しながら説明す
る。
先ず、第４図に示すように、例えばｐ型の半導体基板
21にn+の埋込み層31を形成し、ｎ型半導体層をエピタキ
シャル成長形成した後、酸化絶縁領域やトレンチ等によ
る素子分離領域22により上記ｎ型エピタキシャル層を島
状領域23に分離する。この上に、p+型多結晶シリコン層
及び酸化シリコン等の絶縁層をこの順にCVD法等により
被着形成しフォトリソグラフィ等によりパターニングし
て、ベース取り出し電極26及び絶縁層33をパターン形成
する。このとき形成される開口窓部34に必要に応じてバ
ッファ酸化膜35を形成した後、上記ベース取り出し電極
26及び絶縁層33をマスクとして、ｐ型不純物をイオン注
入（B+やBF2 +等を注入）する。本発明の製造方法のポイ
ントはこのイオン注入工程にあり、これにより上記ベー
ス活性領域24iとベース取り出し領域（グラフトベース
領域）24gとの間を電気的に接続するためのｐ型不純物
領域24jを形成する。このときのイオン注入条件として
は、注入ドーズ量が少ないと領域24jの抵抗が大きくな
り、ベース抵抗rbbが増加することになる。また多いと
ベース活性領域24iについて、例えば所謂QBの増大やベ
ース幅WBの増大等が生ずる。従って、ｐ型不純物領域24
jの不純物濃度は、例えばベース幅WBが小さくしたい
か、ベース抵抗rbbを下げたいか、等のように目的に応
じて調整すればよい。
21にn+の埋込み層31を形成し、ｎ型半導体層をエピタキ
シャル成長形成した後、酸化絶縁領域やトレンチ等によ
る素子分離領域22により上記ｎ型エピタキシャル層を島
状領域23に分離する。この上に、p+型多結晶シリコン層
及び酸化シリコン等の絶縁層をこの順にCVD法等により
被着形成しフォトリソグラフィ等によりパターニングし
て、ベース取り出し電極26及び絶縁層33をパターン形成
する。このとき形成される開口窓部34に必要に応じてバ
ッファ酸化膜35を形成した後、上記ベース取り出し電極
26及び絶縁層33をマスクとして、ｐ型不純物をイオン注
入（B+やBF2 +等を注入）する。本発明の製造方法のポイ
ントはこのイオン注入工程にあり、これにより上記ベー
ス活性領域24iとベース取り出し領域（グラフトベース
領域）24gとの間を電気的に接続するためのｐ型不純物
領域24jを形成する。このときのイオン注入条件として
は、注入ドーズ量が少ないと領域24jの抵抗が大きくな
り、ベース抵抗rbbが増加することになる。また多いと
ベース活性領域24iについて、例えば所謂QBの増大やベ
ース幅WBの増大等が生ずる。従って、ｐ型不純物領域24
jの不純物濃度は、例えばベース幅WBが小さくしたい
か、ベース抵抗rbbを下げたいか、等のように目的に応
じて調整すればよい。
次に第５図に示すように、p+型多結晶シリコンのベー
ス取り出し電極26の少なくとも側壁に所謂サイドウォー
ル形成技術（酸化膜形成後のRIE処理等）にて絶縁層20
を被着形成し、ベース取り出し電極26の側壁からエミッ
タ開口窓部までの間に所定の間隔Ｌを確保する。この絶
縁層20上に、エミッタ用の多結晶シリコン層27をCVD法
等により被着形成する。この多結晶シリコン層27に対し
て、上記ベース活性領域への拡散源形成のためのｐ型不
純物をイオン注入（B+やBF2 +等を注入）し、上記絶縁層
20をマスクとして該ｐ型不純物を島状領域23（内の上記
ｐ型不純物領域24j）に拡散する。このとき、必要に応
じて低温のアニールをしてもよい。
ス取り出し電極26の少なくとも側壁に所謂サイドウォー
ル形成技術（酸化膜形成後のRIE処理等）にて絶縁層20
を被着形成し、ベース取り出し電極26の側壁からエミッ
タ開口窓部までの間に所定の間隔Ｌを確保する。この絶
縁層20上に、エミッタ用の多結晶シリコン層27をCVD法
等により被着形成する。この多結晶シリコン層27に対し
て、上記ベース活性領域への拡散源形成のためのｐ型不
純物をイオン注入（B+やBF2 +等を注入）し、上記絶縁層
20をマスクとして該ｐ型不純物を島状領域23（内の上記
ｐ型不純物領域24j）に拡散する。このとき、必要に応
じて低温のアニールをしてもよい。
次に、As+等のｎ型不純物を上記エミッタ用の多結晶
シリコン層27にイオン注入し、拡散処理を施すことによ
り、第６図に示すようにn+型エミッタ領域25を形成す
る。
シリコン層27にイオン注入し、拡散処理を施すことによ
り、第６図に示すようにn+型エミッタ領域25を形成す
る。
なお、ベース取り出し領域（グラフトベース領域）24
gは、ベース取り出し電極（p+型の多結晶シリコン）26
からのｐ型不純物拡散により形成している。また、コレ
クタ領域となるｎ型領域23に対して、n+型埋め込み層31
及び電極取り出し領域を介してコレクタ電極を接続する
ことは前述した第７図と同様である。
gは、ベース取り出し電極（p+型の多結晶シリコン）26
からのｐ型不純物拡散により形成している。また、コレ
クタ領域となるｎ型領域23に対して、n+型埋め込み層31
及び電極取り出し領域を介してコレクタ電極を接続する
ことは前述した第７図と同様である。
なお、本発明は上記実施例のみに限定されるものでは
なく、例えばｐ型、ｎ型は互いに交換できる。この他、
本発明の要旨を逸脱しない範囲内で種々の変更が可能で
ある。
なく、例えばｐ型、ｎ型は互いに交換できる。この他、
本発明の要旨を逸脱しない範囲内で種々の変更が可能で
ある。
以上の説明からも明らかなように、ベース活性領域と
ベース取り出し領域との間を、ベース活性領域の不純物
濃度より低濃度の不純物のベース接続領域により接続し
ているため、ベース接合深さを浅く（薄型化、あるいは
シャロージャンクション化）しながら、ベース活性領域
とベース取り出し領域との間の接続を確実に行うことが
でき、耐圧低下やマッチング特性の劣化あるいは周波数
特性低下等のない安定した素子特性を得ることができ
る。
ベース取り出し領域との間を、ベース活性領域の不純物
濃度より低濃度の不純物のベース接続領域により接続し
ているため、ベース接合深さを浅く（薄型化、あるいは
シャロージャンクション化）しながら、ベース活性領域
とベース取り出し領域との間の接続を確実に行うことが
でき、耐圧低下やマッチング特性の劣化あるいは周波数
特性低下等のない安定した素子特性を得ることができ
る。
第１図は本発明の一実施例となる半導体装置の要部を取
り出して示す概略断面図、第２図及び第３図は第１図中
のＩ−Ｉ線、II−II線及びIII−III線に沿った不純物濃
度プロファイルを示すグラフ、第４図ないし第６図は本
発明の一実施例となる半導体装置の製造方法を製造工程
に沿って示す概略断面図、第７図ないし第９図は従来例
を説明するための概略断面図である。 20……絶縁層 23……ｎ型半導体（島状）領域 24……ベース領域 24i……ベース活性領域 24g……ベース取り出し領域（グラフトベース領域） 24j……ベース接続領域としてのｐ型不純物領域 25……エミッタ領域 26……ベース取り出し電極（p+型多結晶シリコン） 27……エミッタ用の多結晶シリコン
り出して示す概略断面図、第２図及び第３図は第１図中
のＩ−Ｉ線、II−II線及びIII−III線に沿った不純物濃
度プロファイルを示すグラフ、第４図ないし第６図は本
発明の一実施例となる半導体装置の製造方法を製造工程
に沿って示す概略断面図、第７図ないし第９図は従来例
を説明するための概略断面図である。 20……絶縁層 23……ｎ型半導体（島状）領域 24……ベース領域 24i……ベース活性領域 24g……ベース取り出し領域（グラフトベース領域） 24j……ベース接続領域としてのｐ型不純物領域 25……エミッタ領域 26……ベース取り出し電極（p+型多結晶シリコン） 27……エミッタ用の多結晶シリコン
Claims (3)
- 【請求項１】第一導電型の半導体領域に、同一の不純物
導入マスクにより自己整合的に、第二導電型のベース活
性領域が形成されるとともに該ベース活性領域内に第一
導電型のエミッタ領域が形成される半導体装置であっ
て、 ベース取り出し電極下のベース取り出し領域と上記ベー
ス活性領域との間の表面部に上記ベース活性領域よりも
濃度の低い第二導電型の不純物のベース接続領域が形成
されて成る半導体装置。 - 【請求項２】上記第二導電型の不純物のベース接続領域
は、深さが上記ベース活性領域とも上記ベース取り出し
領域とも異なることを特徴とする特許請求の範囲第１項
記載の半導体装置。 - 【請求項３】第一導電型の半導体領域上に形成されたベ
ース取り出し用電極をマスクとして上記半導体領域表面
にベース接続領域となる第二導電型の不純物領域を形成
する工程と、 少なくとも上記ベース取り出し電極側壁に絶縁層を形成
する工程と、 該絶縁層をマスクとして、該絶縁層上に形成した不純物
拡散源より上記半導体領域に第二導電型の不純物を導入
し、上記ベース接続領域よりも高濃度のベース活性領域
を形成する工程と、 上記絶縁層をマスクとして、該絶縁層上に形成した不純
物拡散源より上記半導体領域の上記ベース活性領域内に
第一導電型の不純物を導入し、エミッタ領域を形成する
工程とからなり、 上記ベース取り出し電極が含む不純物を拡散してベース
取り出し領域を形成することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62075096A JP2565159B2 (ja) | 1987-03-28 | 1987-03-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62075096A JP2565159B2 (ja) | 1987-03-28 | 1987-03-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63241962A JPS63241962A (ja) | 1988-10-07 |
| JP2565159B2 true JP2565159B2 (ja) | 1996-12-18 |
Family
ID=13566295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62075096A Expired - Lifetime JP2565159B2 (ja) | 1987-03-28 | 1987-03-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2565159B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2236901A (en) * | 1989-09-20 | 1991-04-17 | Philips Nv | A method of manufacturing a semiconductor device |
| JP3326990B2 (ja) * | 1994-09-26 | 2002-09-24 | ソニー株式会社 | バイポーラトランジスタ及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105571A (ja) * | 1981-12-17 | 1983-06-23 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS61290761A (ja) * | 1985-06-19 | 1986-12-20 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6221270A (ja) * | 1985-07-19 | 1987-01-29 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1987
- 1987-03-28 JP JP62075096A patent/JP2565159B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63241962A (ja) | 1988-10-07 |
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