JP2661050B2 - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
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Description
【発明の詳細な説明】
A.産業上の利用分野
本発明は、第１導電型の半導体領域に第２導電型の低
濃度及び高濃度の不純物領域を形成し、その第２導電型
の低濃度不純物領域に第１導電型の不純物領域を形成し
てなるバイポーラトランジスタ及びその製造方法に関す
る。 B.発明の概要 本発明は、第１導電型の半導体領域に第２導電型の低
濃度及び高濃度の不純物領域を形成し、その第２導電型
の低濃度不純物領域に第１導電型の不純物領域を形成し
てなるバイポーラトランジスタ及びその製造方法におい
て、第１の第２導電型の低濃度不純物領域を形成した後
に、その第１の低濃度不純物領域に凹部を形成し、その
凹部に臨むように第２導電型の第２の低濃度不純物領域
を形成し、その第２の低濃度不純物領域に第１導電型の
不純物領域を形成することにより、ベース接合を浅く
（シャロー化）し、しかもベース活性領域とベース取り
出し領域との間を確実に接続可能とするものである。 C.従来の技術 高速かつ低消費電力のバイポーラトランジスタとし
て、例えば第３図に示すような構造のものが知られてい
る。この第３図において、例えばｐ型の半導体基板１上
にｎ型半導体層がエピタキシャル成長により設けられ、
このｎ型半導体層は酸化シリコン等の素子分離領域２に
より幾つかの島状領域、例えば領域３等に分離されてい
る。この島状領域３のｎ型半導体層の表面に臨んでｐ型
のベース領域４が形成され、このベース領域４内にn+型
のエミッタ領域５が形成されている。このベース領域４
は、略々中央部の本来のベースの機能を果たすベース活
性領域4iと、ベース電極取り出しのための高濃度の所謂
グラフトベース領域4gとから成っている。グラフトベー
ス領域4gはp+型多結晶シリコン層のベース取り出し電極
６からのｐ型不純物拡散により、またベース活性領域4i
は上記ベース取り出し電極６をマスクとするｐ型不純物
注入により、それぞれ形成される。エミッタ領域５は、
上記ベース取り出し電極６の少なくとも側壁に形成され
た絶縁層８をマスクとし、この絶縁層８上に形成された
エミッタ取り出し用のn+型多結晶シリコン層７からのｎ
型不純物導入により形成される。さらに、ベース取り出
し電極６にはAl等のベース電極9Bが、またn+型多結晶シ
リコン層７にはエミッタ電極9Eがそれぞれ接続されてい
る。なお、この第３図の例では、コレクタ領域となるｎ
型エピタキシャル層の島状領域３に対して、n+型の埋め
込み層11及びn+型の電極取り出し領域12を介してコレク
タ電極9Cを電気的に接続している。 このような構造の所謂エミッタ、ベースセルフアライ
ン型のバイポーラトランジスタによれば、エミッタ、ベ
ースの自己整合化による工程の簡略化、寄生容量の低減
化が図れ、エミッタ幅の微細化が図れる。 しかしながら、バイポーラトランジスタをより高速
化、低消費電力化、高集積化するためには、さらに縦方
向（基板厚み方向）の縮小、所謂シャロージャンクショ
ン化が求められており、特に、ベース深さのシャロー化
によるベース走行時間τＢの低減が求められている。こ
こで、ベース走行時間τＢは、一般に、 τＢ＝WB 2/2Dn （WB……ベース幅,Dn……電子の拡散定数）であり、ベ
ース接合深さを浅くすることで、高性能化が図れること
になる。 ところで、ベース接合深さをより浅くしベース幅をよ
り狭くするための技術として、従来より、バッファ酸化
膜を介して低エネルギーでベース用不純物をイオン注入
し、低温度でアニール処理する技術や、多結晶シリコン
中にベース用不純物を導入して低温で拡散させる技術が
知られている。このうち、イオン注入によるダメージを
起因とする所謂増速拡散やチャネリングテイル等の防止
のため、多結晶シリコン中にベース用不純物を導入し低
温で拡散させる技術が広く用いられてきている。 D.発明が解決しようとする問題点 しかしながら、上記多結晶シリコン中にベース用不純
物を導入し低温で拡散させる技術を上記所謂エミッタ、
ベースセルフアライントランジスタへ適用しようとした
場合には、ベース活性領域とグラフトベース領域との間
の接続に関して、第４図や第５図に示すような不都合が
生ずる虞れがある。 すなわち、ベース取り出し領域であるグラフトベース
領域4gはベース取り出し電極となるp+型多結晶シリコン
６からの拡散により形成され、またベース活性領域4iは
エミッタ取り出し用多結晶シリコン７からの拡散により
形成されるが、これらの拡散源の間（あるいはベース取
り出し電極の側壁）には、エミッタ−ベース分離用の絶
縁酸化膜８が例えば約0.3μｍの厚みで存在しているた
め、上記拡散が不足の場合には、第４図のように、ベー
ス活性領域4iとグラフトベース領域4gとの間に間隙が生
じ有効に接続されないことがある。また、上記拡散を充
分に行い過ぎると、ベース幅が約0.1μｍあるいはそれ
以下と狭いため、第５図に示すようにグラフトベース領
域4gのp+不純物とエミッタ領域５のn+不純物とが衝突し
てしまい、エミッタ−ベース接合の耐圧劣化、ベース−
エミッタ電圧VBEのマッチング特性の劣化及び動作周波
数（あるいはカットオフ周波数fT）の低下等の悪影響が
生じてしまう。 本発明は、上述の問題点を解決すべくなされたもので
あり、ベース接合の深さを浅く（シャロージャンクショ
ン化）しながら、ベース活性領域とベース取り出し領域
（グラフトベース領域）との間の接続を確実に行うこと
ができるバイポーラトランジスタ及びその製造方法の提
供を目的とする。 E.問題点を解決するための手段 本発明バイポーラトランジスタは、第１導電型の半導
体領域に第２導電型の高濃度不純物領域と第２導電型の
低濃度不純物領域を有し、該低濃度不純物領域中に第１
導電型のエミッタ領域とを有するバイポーラトランジス
タにおいて、上記低濃度不純物領域に凹部を有し、該凹
部に臨む上記エミッタ領域を有することを特徴とするも
のであり、さらには第１導電型の半導体領域に第２導電
型の高濃度不純物領域と第２導電型の低濃度不純物領域
を有し、該低濃度不純物領域中に第２導電型のベース活
性領域と第１導電型のエミッタ領域とを有するバイポー
ラトランジスタにおいて、上記低濃度不純物領域に凹部
を有し、少なくとも該凹部の下部の上記ベース活性領域
と上記凹部に臨む上記エミッタ領域を有することを特徴
とするものである。 一方、本発明のバイポーラトランジスタの製造方法
は、第１導電型の半導体領域に第２導電型の高濃度不純
物領域と第２導電型の低濃度不純物領域を形成する工程
と、該低濃度不純物領域に第１導電型のエミッタ領域を
形成する工程とを有するバイポーラトランジスタの製造
方法において、上記低濃度不純物領域に凹部を形成し、
該凹部から不純物を導入して上記エミッタ領域を形成す
ることを特徴とするものである。 本発明は、これらにより上述の問題点を解決する。 F.作用 第２導電型の第１の低濃度不純物領域を用いること
で、それぞれ第２導電型の第２の低濃度不純物領域と第
２導電型の高濃度不純物領域との間の接続を確実に行う
ことができる。また、その第１の低濃度不純物領域に凹
部を形成し、その凹部に臨んで第２導電型の第２の低濃
度不純物領域を形成することで、第１の低濃度不純物領
域の形成時のダメージ等を除去し、第２の低濃度不純物
領域の接合深さを所定の深さに制御できることになる。 G.実施例 本発明の好適な実施例を図面を参照しながら説明す
る。 本実施例のバイポーラトランジスタの製造方法は、NP
N型のバイポーラトランジスタの製造方法であり、不純
物を含有した多結晶シリコン層からの拡散によりグラフ
トベース領域を形成し、ベース活性領域（所謂イントリ
ンシックベース領域）とグラフトベース領域を接続する
接続用の低濃度不純物領域を有する構造のバイポーラト
ランジスタを製造する方法である。以下、本実施例を第
１図ａ〜第１図ｋを参照しながらその工程順に従って説
明する。なお、第１図ｂ〜第１図ｋでは、簡単のため第
１図ａの破線領域内のみを拡大して図示する。 （ａ） まず、第１図ａに示すように、例えばＰ型の半
導体基体21にN+型の埋め込み層22を形成し、その上部に
積層したＮ型のエピタキシャル層に選択酸化やトレンチ
等により素子分離領域24を形成して第１導電型（Ｎ型）
の半導体領域としての島状領域23を形成する。続いて、
多結晶シリコン層を被着しパターンニングしてベース取
り出し電極26を上記島状領域23上に形成し、酸化珪素等
の絶縁膜27を被着する。次いで、これらベース取り出し
電極26や絶縁膜27が上記島状領域23上で開口され、島状
領域23を露出した開口部28が形成される。なお、上記素
子分離領域24の一部の下部にはチャンネル形成阻止領域
25が形成され、上記埋め込み層22の一部はコレクタ取り
出し領域23Cと接続する。 （ｂ） 次に、第１図ｂに示すように、開口部28に臨む
半導体領域（すなわち上記ベース取り出し電極26の開口
端部および露出した島状領域23の表面）を酸化して、バ
ッファ酸化膜29を形成する。このバッファ酸化膜28の膜
厚は100Å〜200Å或いは数百Å程度の厚みで良く、表面
の熱酸化により形成される。この時、第１導電型の半導
体領域である島状領域23の上記ベース取り出し電極26の
下部領域には、多少のＰ型の不純物が拡散する。 （ｃ） このようなバッファ酸化膜29を形成した後、第
１図ｃに示すように、イオン注入によりB+やBF2 +等のＰ
型の不純物を上記開口部28の領域で上記バッファ酸化膜
29を介して導入する。このイオン注入は、低濃度となる
ように例えば1013個/cm2のオーダーで行われ、一例とし
て打ち込みエネルギーはBF230keV以上でありバッファ酸
化膜厚により決定される。そして、上記バッファ酸化膜
29の下部の島状領域23の表面には、打ち込まれた不純物
が分布する。 （ｄ） 次に、第１図ｄに示すように、開口部28を含む
全面にCVDSiO2膜30を例えば膜厚3000Å〜4000Å程度の
厚みで形成する。このCVDSiO2膜30は、アニール時のキ
ャップとして用いられる。そして、このようなCVDSiO2
膜30を全面に形成した後、不純物を導入した領域の活性
化等のために、アニールが行われる。このアニール条件
は、例えば900℃，数十分間程度で行うことができる。
アニール処理によって、上記ベース取り出し電極26の下
部には、第２導電型（Ｐ型）の高濃度不純物領域である
グラフトベース領域31が形成され、上記バッファ酸化膜
29の下部には、第２導電型（Ｐ型）の第１低濃度不純物
領域である接続用低濃度不純物領域32が形成される。な
お、アニール処理を後述するサイドウォール部形成後の
シリコンエッチングの後に行うことも可能である。 （ｅ） 続いて、全面に形成したCVDSiO2膜30をRIE（反
応性イオンエッチング）法等の異方性エッチングにより
エッチバックし、上記開口部28の側壁部分にサイドウォ
ール部33を形成する。すると、周囲の側壁をサイドウォ
ール部33に囲まれた開口部28の底部には、酸化膜が除去
されて島状領域23の接続用低濃度不純物領域32が臨むこ
とになり、そのサイドウォール部33の下部にも接続用低
濃度不純物領域32の一部が存在することになる。 （ｆ） このようにサイドウォール部33を形成しなが
ら、島状領域23の表面を露出させ、そこで、第１図ｆに
示すように、サイドウォール部33等の酸化膜をマスクと
して整合的に、すなわち、セルフアライメントによりシ
リコンエッチングを行う。このセルフアライメントによ
るエッチングにより接続用低濃度不純物領域32の一部に
は凹部34が形成され、イオンの打ち込みによる接続用低
濃度不純物領域32の形成の際のチャネリングテールの部
分、サイドウォール部33形成の際のRIEによるダメージ
を受けた部分等が当該凹部34の形成により除去される。
この凹部34の形成のためのエッチングは、上記接続用低
濃度不純物領域32の深さ方向に亘って行われるが、その
接続用低濃度不純物領域32の深さ全部を除去するように
しても良く或いは一部を残すようにしても良い。また、
このエッチングは、上記サイドウォール部33をマスクと
することから、そのサイドウォール部33の下部の接続用
低濃度不純物領域32はエッチングされずに残存すること
になる。 このようなシリコンエッチングによって、上記接続用
低濃度不純物領域32の一部は除去されることになるが、
この除去によって、アニールによる不要な不純物拡散の
拡がりを抑えることができ、後の工程でベース活性領域
を形成しても容易にその接合を浅いものに制御できるこ
とになる。 （ｇ） このようなシリコンエッチングの後、第１図ｇ
に示すように、薄い多結晶シリコン層35を上記凹部34を
含む全面に形成する。この薄い多結晶シリコン層35は、
所謂イントリンシックベース領域であるベース活性領域
を上記凹部34に臨んで拡散させるために形成され、例え
ば膜厚は1000Å〜2000Å程度である。そして、この薄い
多結晶シリコン層35にイオン注入によりB+やBF2 +等の不
純物が導入される。このイオン注入は、例えば1013個/c
m2程度のオーダーで行われる。また、接続用低濃度不純
物領域32の一部を残した場合には、これをベース活性領
域として用いてもよい。 （ｈ） 次に、第１図ｈに示すように、薄い多結晶シリ
コン層35が形成されてなる凹部34を含む全面にCVDSiO2
膜36が形成される。続いて、ベースのアニールが比較的
低温（例えば1000℃以下）で行われる。このアニールに
よって上記薄い多結晶シリコン層35から拡散したＰ型の
不純物により第２導電型（Ｐ型）の第２の低濃度不純物
領域であるベース活性領域37が、上記凹部34に臨んで形
成される。すると、この活性化されて形成されたベース
活性領域37は、上記サイドウォール部33の下部に残存し
た上記接続用低濃度不純物領域32と接続することにな
り、しかもこのアニールの際には、凹部34の形成の際に
接続用低濃度不純物領域32の形成用の不純物が十分に除
去されているために、ベース活性領域37の接合深さは必
要以上に拡がらないことになる。なお、このアニールに
は、ランプアニール等のラピッドサーマルアニール等を
用いることもできる。 （ｉ） このようなベース活性領域37の形成の後、第１
図ｉに示すように、上記CVDSiO2膜36を除去し、再び上
記薄い多結晶シリコン層35を露出させる。その露出後、
例えば砒素等のＮ型の不純物とするイオン注入がおよそ
1016個/cm2程度のオーダーで行われる。 （ｊ） 次に、再びCVDSiO2膜38が全面にエミッタ拡散
のキャップ用に形成される。そして、第１図ｊに示すよ
うに、およそ800℃〜1000℃程度の温度でエミッタ拡散
が行われ、第１導電型（Ｎ型）の不純物領域であるエミ
ッタ領域39が上記凹部34の表面のベース活性領域37に形
成される。 （ｋ） 上記CVDSiO2膜38を除去し、第１図ｋに示すよ
うに、全面にアルミ配線層40を形成する。以後、そのア
ルミ配線層40をパターニングして配線電極を形成してバ
イポーラトランジスタを完成する。 上述の工程より行われる本実施例のバイポーラトラン
ジスタの製造方法は、まず、第２導電型の高濃度不純物
領域であるグラフトベース領域31が接続用低濃度不純物
領域32を介してベース活性領域37に接続するため、グラ
フトベース領域31とベース活性領域37との間の接続は確
実に行われ、且つ接続用低濃度不純物領域32の濃度によ
り、耐圧VEBOを高くすることができ、エミッタ−ベース
間の容量を小さくすることができる。また、本実施例の
バイポーラトランジスタの製造方法は、第１の低濃度不
純物領域である接続用低濃度不純物領域32を形成した
後、凹部34の形成によって、イオン注入によりダメージ
を受けた部分やチャネリングテールの部分等を除いてお
り、従って、本来のベース領域であるベース活性領域37
は、アニールによって余分な拡がりを生ずることもな
く、浅い接合とすることができ、ベース走行時間τＢの
低減やベース抵抗Rbbの低減等を図ることができる。 次に、上述のバイポーラトランジスタの製造方法を適
用して製造されるバイポーラトランジスタについて、第
２図を参照しながら説明する。 このバイポーラトランジスタは、NPN型のバイポーラ
トランジスタであって、第２図に断面図を示すように、
Ｐ型の半導体基板51上にN+型の埋め込み層52を有し、素
子分離領域54で分離されたＮ型のエピタキシャル層から
なる島状領域53を有している。この島状領域53には、酸
化膜60に被覆され不純物を含有した多結晶シリコンであ
るベース取り出し電極59からの拡散で形成されたP+型の
高濃度不純物領域（グラフトベース領域）55と、薄い多
結晶シリコン層61からの拡散で形成されたＰ型の低濃度
不純物領域であるベース活性領域（イントリンシックベ
ース領域）57とが形成され、さらにこれらベース活性領
域57とP+型の高濃度不純物領域55の間を電気的に接続す
るための接続用低濃度不純物領域56とが形成されてい
る。そして、上記ベース活性領域57にはエミッタ領域58
が形成されており、そのエミッタ領域58は上記薄い多結
晶シリコン層61を介してエミッタ電極62Eに接続し、上
記ベース活性領域57は、接続用低濃度不純物領域56およ
びP+型の高濃度不純物領域55および上記ベース取り出し
電極59を介してベース電極62Bに接続し、上記埋め込み
層52はコレクタ取り出し領域63を介してコレクタ電極62
Cと接続している。 このような構造を有するバイポーラトランジスタは、
ベース活性領域57とP+型の高濃度不純物領域55の間を接
続用低濃度不純物領域56で接続していることから、ベー
ス接合深さを浅くすることができ、同時に耐圧（VEBO）
の向上やエミッタ−ベース間の容量も低減させることが
できる。また、特に上述の製造方法を適用して形成され
ることから、シリコンエッチングによってダメージを受
けた領域等の不要な領域が除去され、ベース接合深さを
深くすることもない。 なお、上述の実施例では、NPN型のバイポーラトラン
ジスタについて説明したが、PNP型であっても良い。ま
た、本発明の要旨を逸脱しない範囲での種々の変更が可
能である。 H.発明の効果 本発明のバイポーラトランジスタ及びその製造方法に
おいては、第２導電型の第１の低濃度不純物領域によっ
てそれぞれ第２導電型の第２の低濃度不純物領域と高濃
度不純物領域との間の接続を確実に行うことができる。
また、凹部の形成によって、第１の低濃度不純物領域の
形成時のダメージ等を除去し、第２の低濃度不純物領域
の接合深さを所定の深さに制御できることになる。
濃度及び高濃度の不純物領域を形成し、その第２導電型
の低濃度不純物領域に第１導電型の不純物領域を形成し
てなるバイポーラトランジスタ及びその製造方法に関す
る。 B.発明の概要 本発明は、第１導電型の半導体領域に第２導電型の低
濃度及び高濃度の不純物領域を形成し、その第２導電型
の低濃度不純物領域に第１導電型の不純物領域を形成し
てなるバイポーラトランジスタ及びその製造方法におい
て、第１の第２導電型の低濃度不純物領域を形成した後
に、その第１の低濃度不純物領域に凹部を形成し、その
凹部に臨むように第２導電型の第２の低濃度不純物領域
を形成し、その第２の低濃度不純物領域に第１導電型の
不純物領域を形成することにより、ベース接合を浅く
（シャロー化）し、しかもベース活性領域とベース取り
出し領域との間を確実に接続可能とするものである。 C.従来の技術 高速かつ低消費電力のバイポーラトランジスタとし
て、例えば第３図に示すような構造のものが知られてい
る。この第３図において、例えばｐ型の半導体基板１上
にｎ型半導体層がエピタキシャル成長により設けられ、
このｎ型半導体層は酸化シリコン等の素子分離領域２に
より幾つかの島状領域、例えば領域３等に分離されてい
る。この島状領域３のｎ型半導体層の表面に臨んでｐ型
のベース領域４が形成され、このベース領域４内にn+型
のエミッタ領域５が形成されている。このベース領域４
は、略々中央部の本来のベースの機能を果たすベース活
性領域4iと、ベース電極取り出しのための高濃度の所謂
グラフトベース領域4gとから成っている。グラフトベー
ス領域4gはp+型多結晶シリコン層のベース取り出し電極
６からのｐ型不純物拡散により、またベース活性領域4i
は上記ベース取り出し電極６をマスクとするｐ型不純物
注入により、それぞれ形成される。エミッタ領域５は、
上記ベース取り出し電極６の少なくとも側壁に形成され
た絶縁層８をマスクとし、この絶縁層８上に形成された
エミッタ取り出し用のn+型多結晶シリコン層７からのｎ
型不純物導入により形成される。さらに、ベース取り出
し電極６にはAl等のベース電極9Bが、またn+型多結晶シ
リコン層７にはエミッタ電極9Eがそれぞれ接続されてい
る。なお、この第３図の例では、コレクタ領域となるｎ
型エピタキシャル層の島状領域３に対して、n+型の埋め
込み層11及びn+型の電極取り出し領域12を介してコレク
タ電極9Cを電気的に接続している。 このような構造の所謂エミッタ、ベースセルフアライ
ン型のバイポーラトランジスタによれば、エミッタ、ベ
ースの自己整合化による工程の簡略化、寄生容量の低減
化が図れ、エミッタ幅の微細化が図れる。 しかしながら、バイポーラトランジスタをより高速
化、低消費電力化、高集積化するためには、さらに縦方
向（基板厚み方向）の縮小、所謂シャロージャンクショ
ン化が求められており、特に、ベース深さのシャロー化
によるベース走行時間τＢの低減が求められている。こ
こで、ベース走行時間τＢは、一般に、 τＢ＝WB 2/2Dn （WB……ベース幅,Dn……電子の拡散定数）であり、ベ
ース接合深さを浅くすることで、高性能化が図れること
になる。 ところで、ベース接合深さをより浅くしベース幅をよ
り狭くするための技術として、従来より、バッファ酸化
膜を介して低エネルギーでベース用不純物をイオン注入
し、低温度でアニール処理する技術や、多結晶シリコン
中にベース用不純物を導入して低温で拡散させる技術が
知られている。このうち、イオン注入によるダメージを
起因とする所謂増速拡散やチャネリングテイル等の防止
のため、多結晶シリコン中にベース用不純物を導入し低
温で拡散させる技術が広く用いられてきている。 D.発明が解決しようとする問題点 しかしながら、上記多結晶シリコン中にベース用不純
物を導入し低温で拡散させる技術を上記所謂エミッタ、
ベースセルフアライントランジスタへ適用しようとした
場合には、ベース活性領域とグラフトベース領域との間
の接続に関して、第４図や第５図に示すような不都合が
生ずる虞れがある。 すなわち、ベース取り出し領域であるグラフトベース
領域4gはベース取り出し電極となるp+型多結晶シリコン
６からの拡散により形成され、またベース活性領域4iは
エミッタ取り出し用多結晶シリコン７からの拡散により
形成されるが、これらの拡散源の間（あるいはベース取
り出し電極の側壁）には、エミッタ−ベース分離用の絶
縁酸化膜８が例えば約0.3μｍの厚みで存在しているた
め、上記拡散が不足の場合には、第４図のように、ベー
ス活性領域4iとグラフトベース領域4gとの間に間隙が生
じ有効に接続されないことがある。また、上記拡散を充
分に行い過ぎると、ベース幅が約0.1μｍあるいはそれ
以下と狭いため、第５図に示すようにグラフトベース領
域4gのp+不純物とエミッタ領域５のn+不純物とが衝突し
てしまい、エミッタ−ベース接合の耐圧劣化、ベース−
エミッタ電圧VBEのマッチング特性の劣化及び動作周波
数（あるいはカットオフ周波数fT）の低下等の悪影響が
生じてしまう。 本発明は、上述の問題点を解決すべくなされたもので
あり、ベース接合の深さを浅く（シャロージャンクショ
ン化）しながら、ベース活性領域とベース取り出し領域
（グラフトベース領域）との間の接続を確実に行うこと
ができるバイポーラトランジスタ及びその製造方法の提
供を目的とする。 E.問題点を解決するための手段 本発明バイポーラトランジスタは、第１導電型の半導
体領域に第２導電型の高濃度不純物領域と第２導電型の
低濃度不純物領域を有し、該低濃度不純物領域中に第１
導電型のエミッタ領域とを有するバイポーラトランジス
タにおいて、上記低濃度不純物領域に凹部を有し、該凹
部に臨む上記エミッタ領域を有することを特徴とするも
のであり、さらには第１導電型の半導体領域に第２導電
型の高濃度不純物領域と第２導電型の低濃度不純物領域
を有し、該低濃度不純物領域中に第２導電型のベース活
性領域と第１導電型のエミッタ領域とを有するバイポー
ラトランジスタにおいて、上記低濃度不純物領域に凹部
を有し、少なくとも該凹部の下部の上記ベース活性領域
と上記凹部に臨む上記エミッタ領域を有することを特徴
とするものである。 一方、本発明のバイポーラトランジスタの製造方法
は、第１導電型の半導体領域に第２導電型の高濃度不純
物領域と第２導電型の低濃度不純物領域を形成する工程
と、該低濃度不純物領域に第１導電型のエミッタ領域を
形成する工程とを有するバイポーラトランジスタの製造
方法において、上記低濃度不純物領域に凹部を形成し、
該凹部から不純物を導入して上記エミッタ領域を形成す
ることを特徴とするものである。 本発明は、これらにより上述の問題点を解決する。 F.作用 第２導電型の第１の低濃度不純物領域を用いること
で、それぞれ第２導電型の第２の低濃度不純物領域と第
２導電型の高濃度不純物領域との間の接続を確実に行う
ことができる。また、その第１の低濃度不純物領域に凹
部を形成し、その凹部に臨んで第２導電型の第２の低濃
度不純物領域を形成することで、第１の低濃度不純物領
域の形成時のダメージ等を除去し、第２の低濃度不純物
領域の接合深さを所定の深さに制御できることになる。 G.実施例 本発明の好適な実施例を図面を参照しながら説明す
る。 本実施例のバイポーラトランジスタの製造方法は、NP
N型のバイポーラトランジスタの製造方法であり、不純
物を含有した多結晶シリコン層からの拡散によりグラフ
トベース領域を形成し、ベース活性領域（所謂イントリ
ンシックベース領域）とグラフトベース領域を接続する
接続用の低濃度不純物領域を有する構造のバイポーラト
ランジスタを製造する方法である。以下、本実施例を第
１図ａ〜第１図ｋを参照しながらその工程順に従って説
明する。なお、第１図ｂ〜第１図ｋでは、簡単のため第
１図ａの破線領域内のみを拡大して図示する。 （ａ） まず、第１図ａに示すように、例えばＰ型の半
導体基体21にN+型の埋め込み層22を形成し、その上部に
積層したＮ型のエピタキシャル層に選択酸化やトレンチ
等により素子分離領域24を形成して第１導電型（Ｎ型）
の半導体領域としての島状領域23を形成する。続いて、
多結晶シリコン層を被着しパターンニングしてベース取
り出し電極26を上記島状領域23上に形成し、酸化珪素等
の絶縁膜27を被着する。次いで、これらベース取り出し
電極26や絶縁膜27が上記島状領域23上で開口され、島状
領域23を露出した開口部28が形成される。なお、上記素
子分離領域24の一部の下部にはチャンネル形成阻止領域
25が形成され、上記埋め込み層22の一部はコレクタ取り
出し領域23Cと接続する。 （ｂ） 次に、第１図ｂに示すように、開口部28に臨む
半導体領域（すなわち上記ベース取り出し電極26の開口
端部および露出した島状領域23の表面）を酸化して、バ
ッファ酸化膜29を形成する。このバッファ酸化膜28の膜
厚は100Å〜200Å或いは数百Å程度の厚みで良く、表面
の熱酸化により形成される。この時、第１導電型の半導
体領域である島状領域23の上記ベース取り出し電極26の
下部領域には、多少のＰ型の不純物が拡散する。 （ｃ） このようなバッファ酸化膜29を形成した後、第
１図ｃに示すように、イオン注入によりB+やBF2 +等のＰ
型の不純物を上記開口部28の領域で上記バッファ酸化膜
29を介して導入する。このイオン注入は、低濃度となる
ように例えば1013個/cm2のオーダーで行われ、一例とし
て打ち込みエネルギーはBF230keV以上でありバッファ酸
化膜厚により決定される。そして、上記バッファ酸化膜
29の下部の島状領域23の表面には、打ち込まれた不純物
が分布する。 （ｄ） 次に、第１図ｄに示すように、開口部28を含む
全面にCVDSiO2膜30を例えば膜厚3000Å〜4000Å程度の
厚みで形成する。このCVDSiO2膜30は、アニール時のキ
ャップとして用いられる。そして、このようなCVDSiO2
膜30を全面に形成した後、不純物を導入した領域の活性
化等のために、アニールが行われる。このアニール条件
は、例えば900℃，数十分間程度で行うことができる。
アニール処理によって、上記ベース取り出し電極26の下
部には、第２導電型（Ｐ型）の高濃度不純物領域である
グラフトベース領域31が形成され、上記バッファ酸化膜
29の下部には、第２導電型（Ｐ型）の第１低濃度不純物
領域である接続用低濃度不純物領域32が形成される。な
お、アニール処理を後述するサイドウォール部形成後の
シリコンエッチングの後に行うことも可能である。 （ｅ） 続いて、全面に形成したCVDSiO2膜30をRIE（反
応性イオンエッチング）法等の異方性エッチングにより
エッチバックし、上記開口部28の側壁部分にサイドウォ
ール部33を形成する。すると、周囲の側壁をサイドウォ
ール部33に囲まれた開口部28の底部には、酸化膜が除去
されて島状領域23の接続用低濃度不純物領域32が臨むこ
とになり、そのサイドウォール部33の下部にも接続用低
濃度不純物領域32の一部が存在することになる。 （ｆ） このようにサイドウォール部33を形成しなが
ら、島状領域23の表面を露出させ、そこで、第１図ｆに
示すように、サイドウォール部33等の酸化膜をマスクと
して整合的に、すなわち、セルフアライメントによりシ
リコンエッチングを行う。このセルフアライメントによ
るエッチングにより接続用低濃度不純物領域32の一部に
は凹部34が形成され、イオンの打ち込みによる接続用低
濃度不純物領域32の形成の際のチャネリングテールの部
分、サイドウォール部33形成の際のRIEによるダメージ
を受けた部分等が当該凹部34の形成により除去される。
この凹部34の形成のためのエッチングは、上記接続用低
濃度不純物領域32の深さ方向に亘って行われるが、その
接続用低濃度不純物領域32の深さ全部を除去するように
しても良く或いは一部を残すようにしても良い。また、
このエッチングは、上記サイドウォール部33をマスクと
することから、そのサイドウォール部33の下部の接続用
低濃度不純物領域32はエッチングされずに残存すること
になる。 このようなシリコンエッチングによって、上記接続用
低濃度不純物領域32の一部は除去されることになるが、
この除去によって、アニールによる不要な不純物拡散の
拡がりを抑えることができ、後の工程でベース活性領域
を形成しても容易にその接合を浅いものに制御できるこ
とになる。 （ｇ） このようなシリコンエッチングの後、第１図ｇ
に示すように、薄い多結晶シリコン層35を上記凹部34を
含む全面に形成する。この薄い多結晶シリコン層35は、
所謂イントリンシックベース領域であるベース活性領域
を上記凹部34に臨んで拡散させるために形成され、例え
ば膜厚は1000Å〜2000Å程度である。そして、この薄い
多結晶シリコン層35にイオン注入によりB+やBF2 +等の不
純物が導入される。このイオン注入は、例えば1013個/c
m2程度のオーダーで行われる。また、接続用低濃度不純
物領域32の一部を残した場合には、これをベース活性領
域として用いてもよい。 （ｈ） 次に、第１図ｈに示すように、薄い多結晶シリ
コン層35が形成されてなる凹部34を含む全面にCVDSiO2
膜36が形成される。続いて、ベースのアニールが比較的
低温（例えば1000℃以下）で行われる。このアニールに
よって上記薄い多結晶シリコン層35から拡散したＰ型の
不純物により第２導電型（Ｐ型）の第２の低濃度不純物
領域であるベース活性領域37が、上記凹部34に臨んで形
成される。すると、この活性化されて形成されたベース
活性領域37は、上記サイドウォール部33の下部に残存し
た上記接続用低濃度不純物領域32と接続することにな
り、しかもこのアニールの際には、凹部34の形成の際に
接続用低濃度不純物領域32の形成用の不純物が十分に除
去されているために、ベース活性領域37の接合深さは必
要以上に拡がらないことになる。なお、このアニールに
は、ランプアニール等のラピッドサーマルアニール等を
用いることもできる。 （ｉ） このようなベース活性領域37の形成の後、第１
図ｉに示すように、上記CVDSiO2膜36を除去し、再び上
記薄い多結晶シリコン層35を露出させる。その露出後、
例えば砒素等のＮ型の不純物とするイオン注入がおよそ
1016個/cm2程度のオーダーで行われる。 （ｊ） 次に、再びCVDSiO2膜38が全面にエミッタ拡散
のキャップ用に形成される。そして、第１図ｊに示すよ
うに、およそ800℃〜1000℃程度の温度でエミッタ拡散
が行われ、第１導電型（Ｎ型）の不純物領域であるエミ
ッタ領域39が上記凹部34の表面のベース活性領域37に形
成される。 （ｋ） 上記CVDSiO2膜38を除去し、第１図ｋに示すよ
うに、全面にアルミ配線層40を形成する。以後、そのア
ルミ配線層40をパターニングして配線電極を形成してバ
イポーラトランジスタを完成する。 上述の工程より行われる本実施例のバイポーラトラン
ジスタの製造方法は、まず、第２導電型の高濃度不純物
領域であるグラフトベース領域31が接続用低濃度不純物
領域32を介してベース活性領域37に接続するため、グラ
フトベース領域31とベース活性領域37との間の接続は確
実に行われ、且つ接続用低濃度不純物領域32の濃度によ
り、耐圧VEBOを高くすることができ、エミッタ−ベース
間の容量を小さくすることができる。また、本実施例の
バイポーラトランジスタの製造方法は、第１の低濃度不
純物領域である接続用低濃度不純物領域32を形成した
後、凹部34の形成によって、イオン注入によりダメージ
を受けた部分やチャネリングテールの部分等を除いてお
り、従って、本来のベース領域であるベース活性領域37
は、アニールによって余分な拡がりを生ずることもな
く、浅い接合とすることができ、ベース走行時間τＢの
低減やベース抵抗Rbbの低減等を図ることができる。 次に、上述のバイポーラトランジスタの製造方法を適
用して製造されるバイポーラトランジスタについて、第
２図を参照しながら説明する。 このバイポーラトランジスタは、NPN型のバイポーラ
トランジスタであって、第２図に断面図を示すように、
Ｐ型の半導体基板51上にN+型の埋め込み層52を有し、素
子分離領域54で分離されたＮ型のエピタキシャル層から
なる島状領域53を有している。この島状領域53には、酸
化膜60に被覆され不純物を含有した多結晶シリコンであ
るベース取り出し電極59からの拡散で形成されたP+型の
高濃度不純物領域（グラフトベース領域）55と、薄い多
結晶シリコン層61からの拡散で形成されたＰ型の低濃度
不純物領域であるベース活性領域（イントリンシックベ
ース領域）57とが形成され、さらにこれらベース活性領
域57とP+型の高濃度不純物領域55の間を電気的に接続す
るための接続用低濃度不純物領域56とが形成されてい
る。そして、上記ベース活性領域57にはエミッタ領域58
が形成されており、そのエミッタ領域58は上記薄い多結
晶シリコン層61を介してエミッタ電極62Eに接続し、上
記ベース活性領域57は、接続用低濃度不純物領域56およ
びP+型の高濃度不純物領域55および上記ベース取り出し
電極59を介してベース電極62Bに接続し、上記埋め込み
層52はコレクタ取り出し領域63を介してコレクタ電極62
Cと接続している。 このような構造を有するバイポーラトランジスタは、
ベース活性領域57とP+型の高濃度不純物領域55の間を接
続用低濃度不純物領域56で接続していることから、ベー
ス接合深さを浅くすることができ、同時に耐圧（VEBO）
の向上やエミッタ−ベース間の容量も低減させることが
できる。また、特に上述の製造方法を適用して形成され
ることから、シリコンエッチングによってダメージを受
けた領域等の不要な領域が除去され、ベース接合深さを
深くすることもない。 なお、上述の実施例では、NPN型のバイポーラトラン
ジスタについて説明したが、PNP型であっても良い。ま
た、本発明の要旨を逸脱しない範囲での種々の変更が可
能である。 H.発明の効果 本発明のバイポーラトランジスタ及びその製造方法に
おいては、第２導電型の第１の低濃度不純物領域によっ
てそれぞれ第２導電型の第２の低濃度不純物領域と高濃
度不純物領域との間の接続を確実に行うことができる。
また、凹部の形成によって、第１の低濃度不純物領域の
形成時のダメージ等を除去し、第２の低濃度不純物領域
の接合深さを所定の深さに制御できることになる。
【図面の簡単な説明】
第１図ａ〜第１図ｋは本発明のバイポーラトランジスタ
の製造方法の工程に従った工程断面図、第２図は本発明
のバイポーラトランジスタの製造方法を適用して製造さ
れるバイポーラトランジスタの一例の要部断面図、第３
図乃至第５図は従来例を説明するための概略断面図であ
る。 23……島状領域 26……ベース取り出し電極 31……グラフトベース領域 32……接続用低濃度不純物領域 33……サイドウォール部 34……凹部 35……薄い多結晶シリコン層 37……ベース活性領域 39……エミッタ領域
の製造方法の工程に従った工程断面図、第２図は本発明
のバイポーラトランジスタの製造方法を適用して製造さ
れるバイポーラトランジスタの一例の要部断面図、第３
図乃至第５図は従来例を説明するための概略断面図であ
る。 23……島状領域 26……ベース取り出し電極 31……グラフトベース領域 32……接続用低濃度不純物領域 33……サイドウォール部 34……凹部 35……薄い多結晶シリコン層 37……ベース活性領域 39……エミッタ領域
Claims (1)
- (57)【特許請求の範囲】 １．第１導電型の半導体領域に第２導電型の高濃度不純
物領域と第２導電型の低濃度不純物領域を有し、上記低
濃度不純物領域中に第２導電型のベース活性領域と第１
導電型のエミッタ領域とを有するバイポーラトランジス
タにおいて、 上記第１導電型の半導体領域を露出させるように形成さ
れ側壁にサイドウォール部が設けられた開口部と、上記
開口部の上記サイドウォール部を用いたセルフアライン
で上記低濃度不純物領域に形成されその下部が上記低濃
度不純物領域よりも深い凹部を有し、少なくとも上記凹
部の下部の上記ベース活性領域と上記凹部に臨む上記エ
ミッタ領域を有することを特徴とするバイポーラトラン
ジスタ。 ２．上記第２導電型の高濃度不純物領域上にベース取り
出し電極が形成されたことを特徴とする特許請求の範囲
第１項記載のバイポーラトランジスタ。 ３．上記高濃度不純物と上記ベース活性領域は、上記低
濃度不純物領域によって接続されていることを特徴とす
る特許請求の範囲第１項記載のバイポーラトランジス
タ。 ４．第１導電型の半導体領域に第２導電型の高濃度不純
物領域と第２導電型の低濃度不純物領域を形成する工程
と、上記低濃度不純物領域に第１導電型のエミッタ領域
を形成する工程とを有するバイポーラトランジスタの製
造方法において、 上記第１導電型の半導体領域を露出させる開口部の側壁
にサイドウォール部を形成し、上記サイドウォール部を
用いてセルフアラインで上記低濃度不純物領域に凹部を
形成し、上記凹部から不純物を導入して上記エミッタ領
域を形成することを特徴とするバイポーラトランジスタ
の製造方法。 ５．上記不純物の導入を上記凹部に形成した不純物拡散
源から行うことを特徴とする特許請求の範囲第４項記載
のバイポーラトランジスタの製造方法。 ６．第１導電型の半導体領域に第２導電型の高濃度不純
物領域と第２導電型の低濃度不純物領域を形成する工程
と、上記低濃度不純物領域に第２導電型のベース活性領
域と第１導電型のエミッタ領域を形成する工程とを有す
るバイポーラトランジスタの製造方法において、 上記第１導電型の半導体領域を露出させる開口部の側壁
にサイドウォール部を形成し、上記サイドウォール部を
用いてセルフアラインで上記低濃度不純物領域に凹部を
形成し、上記凹部から不純物を導入して上記ベース活性
領域と上記エミッタ領域を形成することを特徴とするバ
イポーラトランジスタの製造方法。 ７．上記不純物の導入を上記凹部に形成した不純物拡散
源から行うことを特徴とする特許請求の範囲第６項記載
のバイポーラトランジスタの製造方法。 ８．第１導電型の半導体基体上に第２導電型の高濃度不
純物を含む第１の導電膜を形成する工程と、 上記第１の導電膜に開口を形成する工程と、 上記開口内の上記第１導電型の半導体基体に第２導電型
の低濃度不純物領域を形成する工程と、 上記第１の導電膜下の上記第１導電型の半導体基体に第
２導電型の高濃度不純物領域を形成する工程と、 上記開口内の上記第２導電型の低濃度不純物領域に凹部
を形成する工程と、 上記低濃度不純物領域内の凹部に沿った領域第１導電型
の不純物領域を形成する工程と を有するバイポーラトランジスタの製造方法。 ９．上記凹部の底面は、上記第２導電型の低濃度不純物
領域内にあることを特徴とする特許請求の範囲第８項記
載のバイポーラトランジスタの製造方法。 １０．第１導電型の半導体基体上に第２導電型の高濃度
不純物を含む第１の導電膜を形成する工程と、 上記第１の導電膜に開口を形成する工程と、 上記開口内の上記第１導電型の半導体基体に第２導電型
の低濃度不純物領域を形成する工程と、 上記第１の導電膜下の上記第１導電型の半導体基体に第
２導電型の高濃度不純物領域を形成する工程と、 上記開口内の上記第２導電型の低濃度不純物領域に凹部
を形成する工程と、 上記低濃度不純物領域内の凹部に沿った領域に第２導電
型の不純物領域と上記第２導電型の不純物領域中に第１
導電型の不純物領域を形成する工程と を有するバイポーラトランジスタの製造方法。 １１．上記凹部の底面は、上記第２導電型の低濃度不純
物領域よりも深い位置にあることを特徴とする特許請求
の範囲第10項記載のバイポーラトランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62184898A JP2661050B2 (ja) | 1987-07-24 | 1987-07-24 | バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62184898A JP2661050B2 (ja) | 1987-07-24 | 1987-07-24 | バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6428959A JPS6428959A (en) | 1989-01-31 |
| JP2661050B2 true JP2661050B2 (ja) | 1997-10-08 |
Family
ID=16161255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62184898A Expired - Lifetime JP2661050B2 (ja) | 1987-07-24 | 1987-07-24 | バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP2661050B2 (ja) |
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| JPH02148848A (ja) * | 1988-11-30 | 1990-06-07 | Nec Corp | 半導体装置の製造方法 |
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| JP2646856B2 (ja) * | 1991-01-23 | 1997-08-27 | 日本電気株式会社 | バイポーラトランジスタの製造方法 |
| JP2646872B2 (ja) * | 1991-03-06 | 1997-08-27 | 日本電気株式会社 | バイポーラトランジスタの製造方法 |
| US5541124A (en) * | 1993-02-28 | 1996-07-30 | Sony Corporation | Method for making bipolar transistor having double polysilicon structure |
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| JPS6020570A (ja) * | 1983-07-15 | 1985-02-01 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH081907B2 (ja) * | 1987-04-17 | 1996-01-10 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
-
1987
- 1987-07-24 JP JP62184898A patent/JP2661050B2/ja not_active Expired - Lifetime
Also Published As
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