JP2712889B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に高速バイポーラ集積回路の製造方法に関する
ものである。
関し、特に高速バイポーラ集積回路の製造方法に関する
ものである。
【０００２】
【従来の技術】バイポーラ集積回路の縦型トランジスタ
においては、エミッタ直下の真性ベースの外側に、ベー
ス電極引き出しのための大きなグラフトベースが形成さ
れている。そのためグラフトベースとコレクタとの間に
大きな接合容量が付加され、動作速度が遅くなって、素
子の微細化の妨げになるという欠点があった。
においては、エミッタ直下の真性ベースの外側に、ベー
ス電極引き出しのための大きなグラフトベースが形成さ
れている。そのためグラフトベースとコレクタとの間に
大きな接合容量が付加され、動作速度が遅くなって、素
子の微細化の妨げになるという欠点があった。
【０００３】この欠点を解決するために提案されている
自己整合技術を用いた高性能トランジスタについて、図
３を参照して説明する。
自己整合技術を用いた高性能トランジスタについて、図
３を参照して説明する。
【０００４】Ｐ型半導体基板１にＮ+ 型埋込層２が形成
され、その上にエピタキシャル層３が成長されている。
ベース電極引き出しのためのポリシリコン５ｂからの不
純物拡散によって、グラフトベース６を形成する。
され、その上にエピタキシャル層３が成長されている。
ベース電極引き出しのためのポリシリコン５ｂからの不
純物拡散によって、グラフトベース６を形成する。
【０００５】グラフトベース６の面積を縮小してグラフ
トベース６とコレクタ３との間の接合容量を減少させ
て、動作速度を向上させてパターン微細化を図ってい
る。
トベース６とコレクタ３との間の接合容量を減少させ
て、動作速度を向上させてパターン微細化を図ってい
る。
【０００６】一方、真性ベース１１は最適の濃度を設定
してグラフトベース６とは独立した工程で形成する。真
性ベース１１上に自己整合的に絶縁膜７ｂの開口を形成
してエミッタ電極となるポリシリコン２０ａを形成す
る。
してグラフトベース６とは独立した工程で形成する。真
性ベース１１上に自己整合的に絶縁膜７ｂの開口を形成
してエミッタ電極となるポリシリコン２０ａを形成す
る。
【０００７】ここでグラフトベース６と同様に、エミッ
タ電極２０ａとなるポリシリコンからの不純物拡散によ
ってエミッタ１４が形成される。
タ電極２０ａとなるポリシリコンからの不純物拡散によ
ってエミッタ１４が形成される。
【０００８】このほかにも構造が若干異なる自己整合型
トランジスタの製造方法が提案されている。基本的にエ
ミッタを１回のリソグラフィ工程で自己整合的に形成す
る。余分なグラフトベースを縮小することによって、グ
ラフトベースとコレクタとの間の接合容量を減らして、
動作速度を向上させることができる。
トランジスタの製造方法が提案されている。基本的にエ
ミッタを１回のリソグラフィ工程で自己整合的に形成す
る。余分なグラフトベースを縮小することによって、グ
ラフトベースとコレクタとの間の接合容量を減らして、
動作速度を向上させることができる。
【０００９】
【発明が解決しようとする課題】図３に示すようにエミ
ッタ電極２０ａとベース引き出し電極５ｂとの絶縁は絶
縁膜７ｂおよび第２の酸化膜からなる側壁１２ａによっ
てなされているので、大幅に微細化されて接合容量も小
さくなっている。
ッタ電極２０ａとベース引き出し電極５ｂとの絶縁は絶
縁膜７ｂおよび第２の酸化膜からなる側壁１２ａによっ
てなされているので、大幅に微細化されて接合容量も小
さくなっている。
【００１０】ところが側壁１２ａは自己整合的に形成し
ているので、エミッタ１４拡散窓を確実に開口しようと
エッチバックを長くすると、側壁１２ａの頭頂部が第２
の絶縁膜の成長時の膜厚よりもはるかに薄くなることが
避けられない。
ているので、エミッタ１４拡散窓を確実に開口しようと
エッチバックを長くすると、側壁１２ａの頭頂部が第２
の絶縁膜の成長時の膜厚よりもはるかに薄くなることが
避けられない。
【００１１】そのためエミッタ−ベース間の耐圧を低下
させることになる。さらに第２の絶縁膜１２ａがボロン
などの不純物を含んでいないので、真性ベース−グラフ
トベース間に高濃度拡散層（第３のベース）が形成され
ない。
させることになる。さらに第２の絶縁膜１２ａがボロン
などの不純物を含んでいないので、真性ベース−グラフ
トベース間に高濃度拡散層（第３のベース）が形成され
ない。
【００１２】したがって真性ベースとグラフトベースと
がつながらない、あるいはベース抵抗が５〜１０ｋΩに
もなってトランジスタ特性が劣化する恐れがあった。
がつながらない、あるいはベース抵抗が５〜１０ｋΩに
もなってトランジスタ特性が劣化する恐れがあった。
【００１３】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、一導電型半導体基板の一主面に選択的に第１
の絶縁膜を形成する工程と、前記第１の絶縁膜のないと
ころに第１のポリシリコンを形成する工程と、該ポリシ
リコンの表面を第２の絶縁膜で覆う工程と、全面に窒化
シリコン膜を形成したのち、異方性エッチングによりエ
ッチバックして前記第１の絶縁膜の側面に前記窒化シリ
コン膜からなる第１の側壁を残す工程と、前記第２の絶
縁膜上に薄いレジストを形成して前記第１の絶縁膜をエ
ッチングする工程と、前記レジストを除去して全面に第
３の絶縁膜を成長したのち、異方性エッチングによりエ
ッチバックして前記窒化シリコン膜からなる第１の側壁
と背中合せに第３の絶縁膜からなる第２の側壁を残す工
程と、前記第１の絶縁膜を除去したあとに第２のポリシ
リコンを選択成長させる工程と、前記第３の絶縁膜から
なる側壁を除去して、露出した前記半導体基板表面に不
純物をドープして外部ベース層を形成する工程とを含む
ものである。
造方法は、一導電型半導体基板の一主面に選択的に第１
の絶縁膜を形成する工程と、前記第１の絶縁膜のないと
ころに第１のポリシリコンを形成する工程と、該ポリシ
リコンの表面を第２の絶縁膜で覆う工程と、全面に窒化
シリコン膜を形成したのち、異方性エッチングによりエ
ッチバックして前記第１の絶縁膜の側面に前記窒化シリ
コン膜からなる第１の側壁を残す工程と、前記第２の絶
縁膜上に薄いレジストを形成して前記第１の絶縁膜をエ
ッチングする工程と、前記レジストを除去して全面に第
３の絶縁膜を成長したのち、異方性エッチングによりエ
ッチバックして前記窒化シリコン膜からなる第１の側壁
と背中合せに第３の絶縁膜からなる第２の側壁を残す工
程と、前記第１の絶縁膜を除去したあとに第２のポリシ
リコンを選択成長させる工程と、前記第３の絶縁膜から
なる側壁を除去して、露出した前記半導体基板表面に不
純物をドープして外部ベース層を形成する工程とを含む
ものである。
【００１４】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｄ）を参照して説明する。
〜（ｄ）を参照して説明する。
【００１５】はじめに図１（ａ）に示すように、Ｐ型半
導体基板１に選択的に砒素またはアンチモンを拡散して
Ｎ+ 型埋込層２を形成する。つぎに厚さ１．０〜１．５
μｍのエピタキシャル層３を成長し、酸化シリコン膜ま
たは窒化シリコン膜（図示せず）をマスクとして選択的
に素子分離領域（図示せず）を形成し、Ｎ型コレクタ層
（図示せず）を形成する。
導体基板１に選択的に砒素またはアンチモンを拡散して
Ｎ+ 型埋込層２を形成する。つぎに厚さ１．０〜１．５
μｍのエピタキシャル層３を成長し、酸化シリコン膜ま
たは窒化シリコン膜（図示せず）をマスクとして選択的
に素子分離領域（図示せず）を形成し、Ｎ型コレクタ層
（図示せず）を形成する。
【００１６】つぎに全面に厚さ４０００〜７０００Ａの
第１の酸化膜を形成し、リソグラフィによりグラフトベ
ースの内側に酸化膜４を残す。つぎに酸化膜４がないと
ころに選択的に厚さ１０００〜３０００Ａの第１のポリ
シリコン５を成長させる。
第１の酸化膜を形成し、リソグラフィによりグラフトベ
ースの内側に酸化膜４を残す。つぎに酸化膜４がないと
ころに選択的に厚さ１０００〜３０００Ａの第１のポリ
シリコン５を成長させる。
【００１７】ここで第１のポリシリコン５を選択成長す
る温度は７００〜９００℃が好ましい。
る温度は７００〜９００℃が好ましい。
【００１８】つぎに第１のポリシリコン５にベース拡散
層形成のため例えばボロンなどのＰ型不純物を導入し
て、７００〜９００℃ででアニールして、第１のポリシ
リコン５を介してエピタキシャル層３にグラフトベース
拡散層６を形成する。
層形成のため例えばボロンなどのＰ型不純物を導入し
て、７００〜９００℃ででアニールして、第１のポリシ
リコン５を介してエピタキシャル層３にグラフトベース
拡散層６を形成する。
【００１９】このときの熱処理は酸素雰囲気で行ない、
厚さ５００〜１０００Ａの酸化膜を得ることが望まし
い。こうして第１のポリシリコン５が第２の酸化膜７で
覆われて、次工程の窒化膜による側壁８を形成するとき
のストッパとなる。第２の酸化膜７の膜厚が１０００Ａ
近くなると、ＢＰＳＧ膜やシリカフィルムなどの不純物
を含む絶縁膜と組み合わせることにより、層間絶縁膜と
することができる。
厚さ５００〜１０００Ａの酸化膜を得ることが望まし
い。こうして第１のポリシリコン５が第２の酸化膜７で
覆われて、次工程の窒化膜による側壁８を形成するとき
のストッパとなる。第２の酸化膜７の膜厚が１０００Ａ
近くなると、ＢＰＳＧ膜やシリカフィルムなどの不純物
を含む絶縁膜と組み合わせることにより、層間絶縁膜と
することができる。
【００２０】つぎに図１（ｂ）に示すように、全面に厚
さ１０００〜２０００Ａの窒化膜８を堆積してから異方
性エッチングによりエッチバックして窒化膜からなる側
壁８を得る。つぎに全面に薄くレジスト９を塗布するか
あるいはレジストを塗布してからエッチバックして、第
２の酸化膜７上のみにレジスト９を残す。
さ１０００〜２０００Ａの窒化膜８を堆積してから異方
性エッチングによりエッチバックして窒化膜からなる側
壁８を得る。つぎに全面に薄くレジスト９を塗布するか
あるいはレジストを塗布してからエッチバックして、第
２の酸化膜７上のみにレジスト９を残す。
【００２１】レジスト９により第２の酸化膜７を保護し
ながら、バッファード弗酸などにより第１の酸化膜４を
ウェットエッチングしてエミッタ予定領域のエピタキシ
ャル層３を露出させる。
ながら、バッファード弗酸などにより第１の酸化膜４を
ウェットエッチングしてエミッタ予定領域のエピタキシ
ャル層３を露出させる。
【００２２】つぎにレジスト９を除去したのち真性ベー
ス１１を形成するための不純物をエミッタ領域１０に導
入する。再びＣＶＤなどにより全面に厚さ１０００〜３
０００Ａの第３の酸化膜を成長し、異方性エッチングに
よりエッチバックして窒化膜による側壁８と背中合わせ
に第３の酸化膜による側壁１２を形成する。
ス１１を形成するための不純物をエミッタ領域１０に導
入する。再びＣＶＤなどにより全面に厚さ１０００〜３
０００Ａの第３の酸化膜を成長し、異方性エッチングに
よりエッチバックして窒化膜による側壁８と背中合わせ
に第３の酸化膜による側壁１２を形成する。
【００２３】さらにエミッタ領域１０に温度７００〜９
００℃で厚さ１０００〜３０００Ａの第２のポリシリコ
ン１３を成長する。つぎに砒素や燐などのＮ型不純物を
第２のポリシリコン１３を介して導入することにより、
エミッタ１４を形成する。第２のポリシリコン１３はエ
ミッタ電極となる。
００℃で厚さ１０００〜３０００Ａの第２のポリシリコ
ン１３を成長する。つぎに砒素や燐などのＮ型不純物を
第２のポリシリコン１３を介して導入することにより、
エミッタ１４を形成する。第２のポリシリコン１３はエ
ミッタ電極となる。
【００２４】つぎに図１（ｃ）に示すように、第２のポ
リシリコン１３の表面を薄く酸化して、第４の酸化膜１
５を形成する。つぎにレジスト（図示せず）で第２のポ
リシリコン１３および第２の酸化膜７を保護して、第３
の酸化膜による側壁１２だけをバッファード弗酸などに
よってウェットエッチングする。
リシリコン１３の表面を薄く酸化して、第４の酸化膜１
５を形成する。つぎにレジスト（図示せず）で第２のポ
リシリコン１３および第２の酸化膜７を保護して、第３
の酸化膜による側壁１２だけをバッファード弗酸などに
よってウェットエッチングする。
【００２５】つぎに段差被覆性の優れた厚さ５００〜１
０００ＡのＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ
Ｏｘｉｄｅ）膜１６またはＣＶＤによる窒化膜を成長
する。つぎに第３の酸化膜による側壁１２を除去したあ
とに、ボロンをイオン注入して第３のベース１７を形成
する。
０００ＡのＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ
Ｏｘｉｄｅ）膜１６またはＣＶＤによる窒化膜を成長
する。つぎに第３の酸化膜による側壁１２を除去したあ
とに、ボロンをイオン注入して第３のベース１７を形成
する。
【００２６】グラフトベース６と真性ベース１１との間
に第３のベース１７を挟むことにより、グラフトベース
６と真性ベース１１とが途切れたり、ベース抵抗が増大
してトランジスタ特性が劣化するのを防ぐことができ
る。
に第３のベース１７を挟むことにより、グラフトベース
６と真性ベース１１とが途切れたり、ベース抵抗が増大
してトランジスタ特性が劣化するのを防ぐことができ
る。
【００２７】このあと図１（ｄ）に示すように、層間絶
縁膜１８を形成し、コンタクト１９を開口して、配線２
０を形成することによりバイポーラ集積回路の素子部が
完成する。
縁膜１８を形成し、コンタクト１９を開口して、配線２
０を形成することによりバイポーラ集積回路の素子部が
完成する。
【００２８】つぎに本発明の第２の実施例について、図
２を参照して説明する。
２を参照して説明する。
【００２９】本実施例ではボロンをイオン注入する代り
にジボランの雰囲気にさらして第３のベース１７を形成
する。
にジボランの雰囲気にさらして第３のベース１７を形成
する。
【００３０】Ｐ型半導体基板１にＮ+ 型埋込層２および
エピタキシャル層３が形成され、イオン注入によって真
性ベース１１が形成される。第１の酸化膜（図示せず）
をマスクとして第１および第２のポリシリコン５ａ，１
３を形成してそれぞれベース引き出し電極５ａおよびエ
ミッタ電極１３とする。
エピタキシャル層３が形成され、イオン注入によって真
性ベース１１が形成される。第１の酸化膜（図示せず）
をマスクとして第１および第２のポリシリコン５ａ，１
３を形成してそれぞれベース引き出し電極５ａおよびエ
ミッタ電極１３とする。
【００３１】ここでベース引き出し電極５ａ上には酸化
膜７ａと窒化膜による側壁８が形成される。グラフトベ
ース６は第１のポリシリコン５ａからの拡散によって形
成される。第２のポリシリコン１３からの拡散によって
エミッタ１０が形成される。
膜７ａと窒化膜による側壁８が形成される。グラフトベ
ース６は第１のポリシリコン５ａからの拡散によって形
成される。第２のポリシリコン１３からの拡散によって
エミッタ１０が形成される。
【００３２】ここまでの製造方法は、第１の実施例と全
く同様である。
く同様である。
【００３３】このあと厚さ５００〜１０００Ａの段差被
覆性の優れたＨＴＯ膜１６またはＣＶＤによる窒化膜を
成長する。つぎにエミッタ電極となる第２のポリシリコ
ン１３の側面およびベース引き出し電極となる第１のポ
リシリコン５ａの側面に絶縁膜からなる側壁８を形成す
る。
覆性の優れたＨＴＯ膜１６またはＣＶＤによる窒化膜を
成長する。つぎにエミッタ電極となる第２のポリシリコ
ン１３の側面およびベース引き出し電極となる第１のポ
リシリコン５ａの側面に絶縁膜からなる側壁８を形成す
る。
【００３４】この状態で８００〜９００℃のジボラン
（Ｂ2 Ｈ6）雰囲気にさらすことにより、グラフトベー
ス６と真性ベース１１との間に第３のベース１７を得る
ことができる。
（Ｂ2 Ｈ6）雰囲気にさらすことにより、グラフトベー
ス６と真性ベース１１との間に第３のベース１７を得る
ことができる。
【００３５】本実施例は第１の実施例と比べて、第３の
ベース１７の形成に際してイオン注入法を用いないの
で、エピタキシャル層３に表面損傷を与えることがな
い。たとえ窒化膜による側壁８が高かったとしてもイオ
ン注入法のような影ができる恐れがないという長所があ
る。
ベース１７の形成に際してイオン注入法を用いないの
で、エピタキシャル層３に表面損傷を与えることがな
い。たとえ窒化膜による側壁８が高かったとしてもイオ
ン注入法のような影ができる恐れがないという長所があ
る。
【００３６】
【発明の効果】エミッタ電極予定領域にベース引き出し
電極よりも厚い絶縁膜を形成してから、ベース電極を形
成して両電極間にまたがる絶縁膜側壁の頭頂部を、ベー
ス引き出し電極やエミッタ電極の端部から遠ざけること
ができる。
電極よりも厚い絶縁膜を形成してから、ベース電極を形
成して両電極間にまたがる絶縁膜側壁の頭頂部を、ベー
ス引き出し電極やエミッタ電極の端部から遠ざけること
ができる。
【００３７】そうしてベース引き出し電極およびエミッ
タ電極の絶縁膜厚を確保することができる。従来の自己
整合型トランジスタの製造工程において、形成された側
壁の頭頂部が薄くなって、ベース−エミッタ間の耐圧が
低下するという現象を防ぐことができる。
タ電極の絶縁膜厚を確保することができる。従来の自己
整合型トランジスタの製造工程において、形成された側
壁の頭頂部が薄くなって、ベース−エミッタ間の耐圧が
低下するという現象を防ぐことができる。
【００３８】ベース引き出し電極やエミッタ引き出し電
極を形成してから、両電極間の絶縁膜を除去して基板表
面を露出することができる。その領域にイオン注入技術
またはジボラン（Ｂ2 Ｈ6 ）雰囲気での拡散技術によっ
てボロンをドープすることができる。そうして真性ベー
スとグラフトベースとの間に高濃度拡散層である第３の
ベース層を形成することができる。
極を形成してから、両電極間の絶縁膜を除去して基板表
面を露出することができる。その領域にイオン注入技術
またはジボラン（Ｂ2 Ｈ6 ）雰囲気での拡散技術によっ
てボロンをドープすることができる。そうして真性ベー
スとグラフトベースとの間に高濃度拡散層である第３の
ベース層を形成することができる。
【００３９】第３のベース層の存在により、従来の自己
整合型トランジスタの製造工程において、真性ベースと
グラフトベースとが側壁直下で途切れたり、ベース抵抗
が増大するような現象を防ぐことができる。
整合型トランジスタの製造工程において、真性ベースと
グラフトベースとが側壁直下で途切れたり、ベース抵抗
が増大するような現象を防ぐことができる。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を示す断面図である。
【図３】従来技術による自己整合型トランジスタを示す
断面図である。
断面図である。
１ Ｐ型半導体基板 ２ Ｎ+ 型埋込層 ３ エピタキシャル層 ４ 第１の酸化膜 ５ 第１のポリシリコン ５ａ ベース引出電極 ６ グラフトベース ７ 第２の酸化膜 ７ａ 酸化膜 ７ｂ 絶縁膜 ８ 窒化膜による側壁 ９ レジスト １０ エミッタ領域 １１ 真性ベース １２ 第３の酸化膜 １２ａ 側壁 １３ 第２のポリシリコン １４ エミッタ １５ 第４の酸化膜 １６ ＨＴＯ膜 １７ 第３のベース １８ 層間絶縁膜 １９ コンタクト ２０ 配線 ２０ａ エミッタ電極
Claims (1)
- 【請求項１】 一導電型半導体基板の一主面に選択的に
第１の絶縁膜を形成する工程と、前記第１の絶縁膜のな
いところに第１のポリシリコンを形成する工程と、該ポ
リシリコンの表面を第２の絶縁膜で覆う工程と、全面に
窒化シリコン膜を形成したのち、異方性エッチングによ
りエッチバックして前記第１の絶縁膜の側面に前記窒化
シリコン膜からなる第１の側壁を残す工程と、前記第２
の絶縁膜上に薄いレジストを形成して前記第１の絶縁膜
をエッチングする工程と、前記レジストを除去して全面
に第３の絶縁膜を成長したのち、異方性エッチングによ
りエッチバックして前記窒化シリコン膜からなる第１の
側壁と背中合せに第３の絶縁膜からなる第２の側壁を残
す工程と、前記第１の絶縁膜を除去したあとに第２のポ
リシリコンを選択成長させる工程と、前記第３の絶縁膜
からなる側壁を除去して、露出した前記半導体基板表面
に不純物をドープして外部ベース層を形成する工程とを
含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15503391A JP2712889B2 (ja) | 1991-06-27 | 1991-06-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15503391A JP2712889B2 (ja) | 1991-06-27 | 1991-06-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH056895A JPH056895A (ja) | 1993-01-14 |
| JP2712889B2 true JP2712889B2 (ja) | 1998-02-16 |
Family
ID=15597208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15503391A Expired - Lifetime JP2712889B2 (ja) | 1991-06-27 | 1991-06-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712889B2 (ja) |
-
1991
- 1991-06-27 JP JP15503391A patent/JP2712889B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH056895A (ja) | 1993-01-14 |
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