JPH0658912B2 - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
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- JPH0658912B2 JPH0658912B2 JP60096422A JP9642285A JPH0658912B2 JP H0658912 B2 JPH0658912 B2 JP H0658912B2 JP 60096422 A JP60096422 A JP 60096422A JP 9642285 A JP9642285 A JP 9642285A JP H0658912 B2 JPH0658912 B2 JP H0658912B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は各種半導体集積回路等に使用されるバイポーラ
トランジスタの製造方法に関するものである。
トランジスタの製造方法に関するものである。
従来半導体集積回路の高密度化・高速化を目的としたバ
イポーラトランジスタとして第27図に示すようなもの
がある(エレクトロニクス・レター(Electronics Le
tter)4月14日号、Vol.19,No.8,p.283−284,1
983)。同図において、1はP−シリコン基板、2はソ
ース領域を構成するN形エピタキシヤル層、3はN+埋
め込み層、4A〜4Eは酸化膜、5はP+チヤネルカツ
ト層、6はベース領域、7はベース補償領域、8はエミ
ツタ領域、破線で囲んだ領域9は真性トランジスタ領
域、10はベース電極、11はエミツタ電極、12はコ
レクタ電極、13はP形不純物を含んだ多結晶シリコン
層、14A,14BはN形不純物を含んだ多結晶シリコン
層、15は窒化膜である。
イポーラトランジスタとして第27図に示すようなもの
がある(エレクトロニクス・レター(Electronics Le
tter)4月14日号、Vol.19,No.8,p.283−284,1
983)。同図において、1はP−シリコン基板、2はソ
ース領域を構成するN形エピタキシヤル層、3はN+埋
め込み層、4A〜4Eは酸化膜、5はP+チヤネルカツ
ト層、6はベース領域、7はベース補償領域、8はエミ
ツタ領域、破線で囲んだ領域9は真性トランジスタ領
域、10はベース電極、11はエミツタ電極、12はコ
レクタ電極、13はP形不純物を含んだ多結晶シリコン
層、14A,14BはN形不純物を含んだ多結晶シリコン
層、15は窒化膜である。
第27図の構成において、トランジスタの動作に本来必
要不可欠なのは領域9の範囲であり、ベース、コレク
タ、エミツタの各電極をこの領域のできるだけ近くから
引き出せれば、寄性容量・抵抗を小さくできる。ところ
が、各電極間の絶縁、マスク合せの余裕を見込むと、ト
ランジスタの大きさは領域9よりもはるかに大きくなつ
てしまう。第27図は1μmルールを適用した例である
が、多結晶シリコン層14Aからなるエミツタ引き出し電
極および多結晶シリコン層13からなるベース引き出し
電極とはセルフアライン化され、特性を損うことなく基
板表面から相互に近接して引き出されているものの、エ
ミツタとコレクタ電極間は、電極形成前の下地を形成す
る際のホトリソグラフイパターン形成ルールで決まるた
め小さくできず、コレクタ領域を構成するN+埋め込み
層3とP−シリコン基板1間の接合容量およびトランジ
スタ全体の占有面積が増大し、十分な高速化および高密
度化ができなかつた。さらに、従来同一の基板上にNP
NとPNPの両トランジスタを形成してコンプリメンタ
リーバイポーラトランジスタを構成しようとする場合に
は、高性能化のために両トランジスタを第1図に示すよ
うなバーテイカル構造とするとプロセスが繁雑になり、
他方プロセスを繁雑にしないようにNPNトランジスタ
をバーテイカル、PNPトランジスタをラテラル構造と
すると、PNPトランジスタの性能を高くできないとい
う問題があつた。
要不可欠なのは領域9の範囲であり、ベース、コレク
タ、エミツタの各電極をこの領域のできるだけ近くから
引き出せれば、寄性容量・抵抗を小さくできる。ところ
が、各電極間の絶縁、マスク合せの余裕を見込むと、ト
ランジスタの大きさは領域9よりもはるかに大きくなつ
てしまう。第27図は1μmルールを適用した例である
が、多結晶シリコン層14Aからなるエミツタ引き出し電
極および多結晶シリコン層13からなるベース引き出し
電極とはセルフアライン化され、特性を損うことなく基
板表面から相互に近接して引き出されているものの、エ
ミツタとコレクタ電極間は、電極形成前の下地を形成す
る際のホトリソグラフイパターン形成ルールで決まるた
め小さくできず、コレクタ領域を構成するN+埋め込み
層3とP−シリコン基板1間の接合容量およびトランジ
スタ全体の占有面積が増大し、十分な高速化および高密
度化ができなかつた。さらに、従来同一の基板上にNP
NとPNPの両トランジスタを形成してコンプリメンタ
リーバイポーラトランジスタを構成しようとする場合に
は、高性能化のために両トランジスタを第1図に示すよ
うなバーテイカル構造とするとプロセスが繁雑になり、
他方プロセスを繁雑にしないようにNPNトランジスタ
をバーテイカル、PNPトランジスタをラテラル構造と
すると、PNPトランジスタの性能を高くできないとい
う問題があつた。
このような問題点を解決するために、本発明によるバイ
ポーラトランジスタの製造方法は、半導体基板上にフイ
ールド絶縁膜を介して形成した第1の多結晶シリコン層
の一部に第2導電形の不純物を導入し、この不純物添加
領域に隣接する部分の無添加領域を除去して溝を形成し
た後、残つた無添加領域に第1導電形の不純物を導入
し、溝からフイールド絶縁膜をサイドエツチして第1の
多結晶シリコン層の第1および第2導電形不純物添加領
域下面の一部を露出させた後、サイドエツチ部の第1お
よび第2導電形不純物添加領域下の部分を第2の多結晶
シリコン層で埋めるとともに溝下の第1導電形を有する
第1の半導体領域表面に第2導電形の不純物を導入して
第2の半導体領域を形成し、異方性エツチングの利用に
より溝側面部のみに第3の多結晶シリコン層を形成する
とともに第2の半導体領域表面を露出させ、そこに第1
導電形の第4の多結晶シリコン層を埋めた後、当該第4
の多結晶シリコン層から第2の半導体領域表面に第1の
不純物を導入して第3の半導体領域を形成するものであ
る。なお、多結晶シリコンの代りにシリサイドを用いて
もよい。
ポーラトランジスタの製造方法は、半導体基板上にフイ
ールド絶縁膜を介して形成した第1の多結晶シリコン層
の一部に第2導電形の不純物を導入し、この不純物添加
領域に隣接する部分の無添加領域を除去して溝を形成し
た後、残つた無添加領域に第1導電形の不純物を導入
し、溝からフイールド絶縁膜をサイドエツチして第1の
多結晶シリコン層の第1および第2導電形不純物添加領
域下面の一部を露出させた後、サイドエツチ部の第1お
よび第2導電形不純物添加領域下の部分を第2の多結晶
シリコン層で埋めるとともに溝下の第1導電形を有する
第1の半導体領域表面に第2導電形の不純物を導入して
第2の半導体領域を形成し、異方性エツチングの利用に
より溝側面部のみに第3の多結晶シリコン層を形成する
とともに第2の半導体領域表面を露出させ、そこに第1
導電形の第4の多結晶シリコン層を埋めた後、当該第4
の多結晶シリコン層から第2の半導体領域表面に第1の
不純物を導入して第3の半導体領域を形成するものであ
る。なお、多結晶シリコンの代りにシリサイドを用いて
もよい。
第1の多結晶シリコンまたはシリサイド層に形成した溝
を利用し、当該溝からフイールド絶縁膜をサイドエツチ
してその部分の所定の領域を選択的に第2の多結晶シリ
コンまたはシリサイド層で埋めることによりコレクタお
よびベース各引き出し電極が形成され、また上記溝を覆
つて形成した第3の絶縁膜および第3の多結晶シリコン
またはシリサイド層に異方性エツチングを施し、溝側面
部のみ残して他は除去するとともに溝中央部に半導体表
面を露出させ、そこに第4の多結晶シリコンまたはシリ
サイド層を埋めることによりエミツタ引き出し電極が形
成され、相互に絶縁膜で分離された各引き出し電極がセ
ルフアラインで同一開口部に形成されることとなる。
を利用し、当該溝からフイールド絶縁膜をサイドエツチ
してその部分の所定の領域を選択的に第2の多結晶シリ
コンまたはシリサイド層で埋めることによりコレクタお
よびベース各引き出し電極が形成され、また上記溝を覆
つて形成した第3の絶縁膜および第3の多結晶シリコン
またはシリサイド層に異方性エツチングを施し、溝側面
部のみ残して他は除去するとともに溝中央部に半導体表
面を露出させ、そこに第4の多結晶シリコンまたはシリ
サイド層を埋めることによりエミツタ引き出し電極が形
成され、相互に絶縁膜で分離された各引き出し電極がセ
ルフアラインで同一開口部に形成されることとなる。
第1図(A)は本発明により製造されるバイポーラトラン
ジスタの一例を示す断面図、同図(B)は電極の配置を示
す平面図であり、同図(B)は同図(A)のB−B断面図に相
当する。同図において、第27図中の各部と対応する部
分は同一記号を用いて示してあるが、両図を対比して明
らかなように、本実施例では酸化膜4Aおよび窒化膜1
5に形成された同一の開口部の対抗する縁部からP形不
純物を含んだ多結晶シリコン層13によりベース、N形
不純物を含んだ多結晶シリコン層14Bによりコレクタ
がそれぞれ引き出され、さらに同一開口部の上記ベース
およびコレクタ引き出し部の間からN形不純物を含んだ
多結晶シリコン層14Aによりエミツタがそれぞれ引き
出されており、各引き出し電極間は、酸化膜4B,4
D,4Eにより相互に絶縁されている。しかもこれらは
以下に詳述するようにすべてセルフアラインで形成さ
れ、多結晶シリコン層14Aがエミツタ領域8形成のた
めの拡散源となつており、ベース、コレクタのコンタク
ト幅が0.5μm以下にできるとともに、エミツタの幅
も容易に0.5μm以下にできる。このため、エミツ
タ、コレクタ、ベースを含めたトランジスタの幅を従来
構造の約1/2にでき、トランジスタの動作に不要な領
域は極力小さくできる。したがつてベース−コレクタ容
易およびコレクタ−基板間容易を減少でき、高速動作が
可能となる。なおコレクタ拡散層16は本実施例では多
結晶シリコン層14Bを拡散源としてN形エピタキシヤ
ル層2中に形成される。
ジスタの一例を示す断面図、同図(B)は電極の配置を示
す平面図であり、同図(B)は同図(A)のB−B断面図に相
当する。同図において、第27図中の各部と対応する部
分は同一記号を用いて示してあるが、両図を対比して明
らかなように、本実施例では酸化膜4Aおよび窒化膜1
5に形成された同一の開口部の対抗する縁部からP形不
純物を含んだ多結晶シリコン層13によりベース、N形
不純物を含んだ多結晶シリコン層14Bによりコレクタ
がそれぞれ引き出され、さらに同一開口部の上記ベース
およびコレクタ引き出し部の間からN形不純物を含んだ
多結晶シリコン層14Aによりエミツタがそれぞれ引き
出されており、各引き出し電極間は、酸化膜4B,4
D,4Eにより相互に絶縁されている。しかもこれらは
以下に詳述するようにすべてセルフアラインで形成さ
れ、多結晶シリコン層14Aがエミツタ領域8形成のた
めの拡散源となつており、ベース、コレクタのコンタク
ト幅が0.5μm以下にできるとともに、エミツタの幅
も容易に0.5μm以下にできる。このため、エミツ
タ、コレクタ、ベースを含めたトランジスタの幅を従来
構造の約1/2にでき、トランジスタの動作に不要な領
域は極力小さくできる。したがつてベース−コレクタ容
易およびコレクタ−基板間容易を減少でき、高速動作が
可能となる。なおコレクタ拡散層16は本実施例では多
結晶シリコン層14Bを拡散源としてN形エピタキシヤ
ル層2中に形成される。
次に、上記構成を実現するための製造プロセスの一例を
第2図ないし第18図を用いて説明する。各図とも(A)
は第1図(B)のA−A断面図に相当する断面図(第9図
(A)ないし第18図(A))または同断面を斜め上方から見
た断面斜視図(第2図(A)ないし第8図(A))であり、
(B)は第1図(B)のB−B断面図に相当する断面図であ
る。
第2図ないし第18図を用いて説明する。各図とも(A)
は第1図(B)のA−A断面図に相当する断面図(第9図
(A)ないし第18図(A))または同断面を斜め上方から見
た断面斜視図(第2図(A)ないし第8図(A))であり、
(B)は第1図(B)のB−B断面図に相当する断面図であ
る。
P−シリコン基板1に対し、通常の方法によりN+埋め
込み層3およびN形エピタキシヤル層2ならびにP+チ
ヤネルカツト層5を形成し、平坦化LOCOS法を用い
て厚い酸化膜(SiO2膜)17を形成するとともにフイ
ールド絶縁膜となる薄い酸化膜17Aを形成する。さら
に全面に窒化膜(Si3N4膜)18を形成する(第2
図)。
込み層3およびN形エピタキシヤル層2ならびにP+チ
ヤネルカツト層5を形成し、平坦化LOCOS法を用い
て厚い酸化膜(SiO2膜)17を形成するとともにフイ
ールド絶縁膜となる薄い酸化膜17Aを形成する。さら
に全面に窒化膜(Si3N4膜)18を形成する(第2
図)。
次に、全面に無添加多結晶シリコン層19を形成し、不
要な領域を選択的に酸化して酸化膜20とする(第3
図)。次いでCVD法により酸化膜21、窒化膜22お
よび多結晶シリコン層23を順次形成し、多結晶シリコ
ン層23および窒化膜22をその一端が薄いフイールド
絶縁膜下のN形エピタキシヤル層2上に位置するように
パターニングしてイオン注入マスクを形成する(第4
図)。次に、全面にP形不純物であるボロンをイオン注
入すると、多結晶シリコン層23および窒化膜22でマス
クされない領域の多結晶シリコン層19のみにボロンが
注入されP形不純物添加多結晶シリコン層19Aとな
る。なお多結晶シリコン層23にはポロンが注入されて
ポロン添加多結晶シリコン層23Aとなる(第5図)。
このボロン添加多結晶シリコン層23Aをウエツトエツ
チングまたはドライエツチングで除去した後に、窒化膜
22をマスクとして酸化膜21をエツチングし、無添加
多結晶シリコン層19の表面が一部露出するようにす
る。この露出部分を24で示す(第6図)。次に、窒化
膜22を除去した後、無添加多結晶シリコンの方がボロ
ン添加多結晶シリコンに比してエツチング速度が1桁程
度早くなるエツチング液、例えば水酸化カリウムを用い
てエツチングを行ない、トランジスタの活性領域の範囲
を決める溝25を形成し、その後酸化膜21を除去する
(第7図)。
要な領域を選択的に酸化して酸化膜20とする(第3
図)。次いでCVD法により酸化膜21、窒化膜22お
よび多結晶シリコン層23を順次形成し、多結晶シリコ
ン層23および窒化膜22をその一端が薄いフイールド
絶縁膜下のN形エピタキシヤル層2上に位置するように
パターニングしてイオン注入マスクを形成する(第4
図)。次に、全面にP形不純物であるボロンをイオン注
入すると、多結晶シリコン層23および窒化膜22でマス
クされない領域の多結晶シリコン層19のみにボロンが
注入されP形不純物添加多結晶シリコン層19Aとな
る。なお多結晶シリコン層23にはポロンが注入されて
ポロン添加多結晶シリコン層23Aとなる(第5図)。
このボロン添加多結晶シリコン層23Aをウエツトエツ
チングまたはドライエツチングで除去した後に、窒化膜
22をマスクとして酸化膜21をエツチングし、無添加
多結晶シリコン層19の表面が一部露出するようにす
る。この露出部分を24で示す(第6図)。次に、窒化
膜22を除去した後、無添加多結晶シリコンの方がボロ
ン添加多結晶シリコンに比してエツチング速度が1桁程
度早くなるエツチング液、例えば水酸化カリウムを用い
てエツチングを行ない、トランジスタの活性領域の範囲
を決める溝25を形成し、その後酸化膜21を除去する
(第7図)。
次に熱酸化を行なつて酸化膜26を形成した後、N形不
純物を導入するための窓27をあける加工を行なう(第
8図)。次いで全面にN形不純物としてヒ素またはリン
をイオン注入またはドープドオキサイド法で導入し無添
加多結晶シリコン層19をN形不純物添加多結晶シリコン
層19Bとし、熱処理後、追加の酸化を行なつて酸化膜
28を形成する。次いで全面に窒化膜29および多結晶
シリコン層30を順次形成し、引続きB−B断面につい
ては活性領域となる溝の端部が十分露出するように、他
方A−A断面については溝の端部がカバーされるよう
に、多結晶シリコン層30の窓あけを行なう(第9
図)。次に多結晶シリコン層30をマスクとして窒化膜2
9のエツチングを行なつた後(第10図)、多結晶シリ
コン層30を除去する。このとき、活性領域となる溝の
底部は酸化膜17Aで保護されており、またベース、コ
レクタの引き出し電極となる多結晶シリコン層19A,1
9Bもこの段階ではまだ露出しない状態で窒化膜18,
酸化膜28により保護されている。
純物を導入するための窓27をあける加工を行なう(第
8図)。次いで全面にN形不純物としてヒ素またはリン
をイオン注入またはドープドオキサイド法で導入し無添
加多結晶シリコン層19をN形不純物添加多結晶シリコン
層19Bとし、熱処理後、追加の酸化を行なつて酸化膜
28を形成する。次いで全面に窒化膜29および多結晶
シリコン層30を順次形成し、引続きB−B断面につい
ては活性領域となる溝の端部が十分露出するように、他
方A−A断面については溝の端部がカバーされるよう
に、多結晶シリコン層30の窓あけを行なう(第9
図)。次に多結晶シリコン層30をマスクとして窒化膜2
9のエツチングを行なつた後(第10図)、多結晶シリ
コン層30を除去する。このとき、活性領域となる溝の
底部は酸化膜17Aで保護されており、またベース、コ
レクタの引き出し電極となる多結晶シリコン層19A,1
9Bもこの段階ではまだ露出しない状態で窒化膜18,
酸化膜28により保護されている。
次いで、A−A断面上で溝部分の窒化膜18,29が1
0%程度オーバーエツチングされる条件で窒化膜のエツ
チングを行なう。このとき、B−B断面上では窒化膜1
8が31で示すようにサイドエツチングされ、ベース、
コレクタ引き出し電極となる多結晶シリコン層19A,1
9Bの下面が露出する(第11図)。次に、露出した酸
化膜17Aを除去した後、サイドエツチング部31を埋
めるため、減圧CVD法等により全面に無添加多結晶シ
リコン層32を形成する(第12図)。次いで等方的な
エツチングによりこの多結晶シリコン層32を除去する
が、このときオーバーエツチングを10%程度とすれ
ば、B−B断面上で上記サイドエツチング部31は多結
晶シリコン層32で埋められるが、A−A断面上には多結
晶シリコン層32が残らない(第13図)。このように
してベース、コレクタの各引き出し電極となる多結晶シ
リコン層が、同一の開口部の対向する縁部に形成され
る。
0%程度オーバーエツチングされる条件で窒化膜のエツ
チングを行なう。このとき、B−B断面上では窒化膜1
8が31で示すようにサイドエツチングされ、ベース、
コレクタ引き出し電極となる多結晶シリコン層19A,1
9Bの下面が露出する(第11図)。次に、露出した酸
化膜17Aを除去した後、サイドエツチング部31を埋
めるため、減圧CVD法等により全面に無添加多結晶シ
リコン層32を形成する(第12図)。次いで等方的な
エツチングによりこの多結晶シリコン層32を除去する
が、このときオーバーエツチングを10%程度とすれ
ば、B−B断面上で上記サイドエツチング部31は多結
晶シリコン層32で埋められるが、A−A断面上には多結
晶シリコン層32が残らない(第13図)。このように
してベース、コレクタの各引き出し電極となる多結晶シ
リコン層が、同一の開口部の対向する縁部に形成され
る。
次に、熱酸化により溝内面に薄い酸化膜33を形成す
る。このときの熱処理により不純物添加多結晶シリコン
19A,19Bに接する無添加多結晶シリコン層32には
不純物が導入され、それぞれP形不純物添加多結晶シリ
コン層32AおよびN形不純物添加多結晶シリコン層3
2Bとなる。次いで上記酸化膜33を介してボロンをイ
オン注入することによりベース領域34を形成した後、
エミツタの窓あけをセルフアラインで行なうために、C
VD法により酸化膜35および多結晶シリコン層36を
順次形成する(第14図)。次に、まず多結晶シリコン
層36を異方性エツチング、例えばRIE(Reactive I
on Etching )法によりエツチングし、溝側面部のみを
残して除去する(第15図)。引続き異方性エツチング
および異方性エツチングによるダメージの回復をはかる
ためウエツトエツチングを併用して酸化膜35,33に
窓あけを行ない、ベース領域34のシリコン表面を露出
させた後、全面にN形不純物として例えばヒ素を添加し
た多結晶シリコン層37を形成する(第16図)。次い
でドライエツチング法により余分なN形不純物添加多結
晶シリコン層37を除去する加工を行なつた後、熱処理
を行ない、多結晶シリコン層37からベース領域34の
単結晶シリコン中にN形不純物を拡散させエミツタ拡散
領域38を形成する。このときの熱処理により、多結晶
シリコン層19B,32Bを拡散源としてコレクタ拡散領
域39が、また多結晶シリコン層19A,32Aを拡散源
としてベース補償領域40がそれぞれ形成されるととも
に、多結晶シリコン層37に接した多結晶シリコン層3
6にもヒ素が導入されてN形不純物添加多結晶シリコン
層36Aとなる。その後、酸化膜28にベース、コレクタ
電極取り出し用の窓41,42をあける(第17図)。
さらにCVD法により酸化膜43を形成し、これにエミ
ツタ、ベース、コレクタ電極取り出し用の窓あけを行な
つた後、アルミニウム等の金属からなるコレクタ電極4
4、エミツタ電極45およびベース電極46を形成する
(第18図)。
る。このときの熱処理により不純物添加多結晶シリコン
19A,19Bに接する無添加多結晶シリコン層32には
不純物が導入され、それぞれP形不純物添加多結晶シリ
コン層32AおよびN形不純物添加多結晶シリコン層3
2Bとなる。次いで上記酸化膜33を介してボロンをイ
オン注入することによりベース領域34を形成した後、
エミツタの窓あけをセルフアラインで行なうために、C
VD法により酸化膜35および多結晶シリコン層36を
順次形成する(第14図)。次に、まず多結晶シリコン
層36を異方性エツチング、例えばRIE(Reactive I
on Etching )法によりエツチングし、溝側面部のみを
残して除去する(第15図)。引続き異方性エツチング
および異方性エツチングによるダメージの回復をはかる
ためウエツトエツチングを併用して酸化膜35,33に
窓あけを行ない、ベース領域34のシリコン表面を露出
させた後、全面にN形不純物として例えばヒ素を添加し
た多結晶シリコン層37を形成する(第16図)。次い
でドライエツチング法により余分なN形不純物添加多結
晶シリコン層37を除去する加工を行なつた後、熱処理
を行ない、多結晶シリコン層37からベース領域34の
単結晶シリコン中にN形不純物を拡散させエミツタ拡散
領域38を形成する。このときの熱処理により、多結晶
シリコン層19B,32Bを拡散源としてコレクタ拡散領
域39が、また多結晶シリコン層19A,32Aを拡散源
としてベース補償領域40がそれぞれ形成されるととも
に、多結晶シリコン層37に接した多結晶シリコン層3
6にもヒ素が導入されてN形不純物添加多結晶シリコン
層36Aとなる。その後、酸化膜28にベース、コレクタ
電極取り出し用の窓41,42をあける(第17図)。
さらにCVD法により酸化膜43を形成し、これにエミ
ツタ、ベース、コレクタ電極取り出し用の窓あけを行な
つた後、アルミニウム等の金属からなるコレクタ電極4
4、エミツタ電極45およびベース電極46を形成する
(第18図)。
このように形成されるバイポーラトランジスタの各種の
構造パラメータを第18図に定義した。すなわちWFは
A−A断面上でのベース縁取り領域幅、Wccはコレクタ
拡散領域の幅、WECはエミツタ拡散領域の幅、WBOC
はベース補償領域の幅、WBCはベース領域の幅、
WF′はB−B断面上でのベース縁取り領域の幅、WE
はエミツタ拡散窓の幅、Wcはコレクタ拡散窓の幅、W
Bはベース補償拡散窓の幅、WOX1はエミツタ拡散窓と
コレクタ拡散窓との間隔、WOX2はエミツタ拡散窓とベ
ース補償拡散窓との間隔である。
構造パラメータを第18図に定義した。すなわちWFは
A−A断面上でのベース縁取り領域幅、Wccはコレクタ
拡散領域の幅、WECはエミツタ拡散領域の幅、WBOC
はベース補償領域の幅、WBCはベース領域の幅、
WF′はB−B断面上でのベース縁取り領域の幅、WE
はエミツタ拡散窓の幅、Wcはコレクタ拡散窓の幅、W
Bはベース補償拡散窓の幅、WOX1はエミツタ拡散窓と
コレクタ拡散窓との間隔、WOX2はエミツタ拡散窓とベ
ース補償拡散窓との間隔である。
また、第19図に、半導体基板とその上に形成された多
結晶シリコン層および絶縁膜との界面部分を上方から見
た場合に相当する断面構造を示した。図中短い破線で囲
んだ範囲はベース領域を示し、1点鎖線がエミツタ領
域、長い破線がP+多結晶シリコンからの拡散領域、2
点鎖線がN+多結晶シリコンからの拡散領域を示す。ま
た細かい×印を付した部分がN+多結晶シリコンの部
分、つまりエミツタ引き出し電極としての多結晶シリコ
ン層37およびコレクタ引き出し電極としての多結晶シ
リコン層32B、・印を付した部分がP+多結晶シリコン
の部分、つまりベース引き出し電極としての多結晶シリ
コン層32Aを示し、斜線を付した部分がこれらを絶縁す
る酸化膜を示している。
結晶シリコン層および絶縁膜との界面部分を上方から見
た場合に相当する断面構造を示した。図中短い破線で囲
んだ範囲はベース領域を示し、1点鎖線がエミツタ領
域、長い破線がP+多結晶シリコンからの拡散領域、2
点鎖線がN+多結晶シリコンからの拡散領域を示す。ま
た細かい×印を付した部分がN+多結晶シリコンの部
分、つまりエミツタ引き出し電極としての多結晶シリコ
ン層37およびコレクタ引き出し電極としての多結晶シ
リコン層32B、・印を付した部分がP+多結晶シリコン
の部分、つまりベース引き出し電極としての多結晶シリ
コン層32Aを示し、斜線を付した部分がこれらを絶縁す
る酸化膜を示している。
これらの図から明らかなように、ベース拡散領域に対
し、コレクタ拡散領域、エミツタ拡散領域がセルフアラ
インで形成され、同一の開口部からエミツタを挾んでベ
ースおよびコレクタが対向して引き出される構造を有す
るため、第27図に示したような従来構造に比較してト
ランジスタの占有面積が縮小しコレクタ−基板間容量が
小さくなつて、高速化が達成できる。
し、コレクタ拡散領域、エミツタ拡散領域がセルフアラ
インで形成され、同一の開口部からエミツタを挾んでベ
ースおよびコレクタが対向して引き出される構造を有す
るため、第27図に示したような従来構造に比較してト
ランジスタの占有面積が縮小しコレクタ−基板間容量が
小さくなつて、高速化が達成できる。
以上、NPNトランジスタについて説明したが、導電形
を逆にすればPNPトランジスタも全く同様に形成で
き、しかも工程のわずかの変更・追加によつて、NPN
トランジスタと同一チツプ上に形成することも可能であ
る。次に、第20図および第21図を用いてその一例を
説明する。なお、両図はB−B断面図に相当する断面図
である。
を逆にすればPNPトランジスタも全く同様に形成で
き、しかも工程のわずかの変更・追加によつて、NPN
トランジスタと同一チツプ上に形成することも可能であ
る。次に、第20図および第21図を用いてその一例を
説明する。なお、両図はB−B断面図に相当する断面図
である。
LOCOS工程前に、薄い酸化膜を介してN形エピタキ
シヤル層2にP形不純物をイオン注入し、PNPトラン
ジスタのP形エピタキシヤル層51を形成する。その
後、LOCOS工程、薄い酸化膜17Aおよび窒化膜1
8の形成を行なう(第20図)。その後は、第14図の
薄い酸化膜33を形成するまでNPNトランジスタの製
造プロセスと共通であるが、酸化膜33を介してリンを
イオン注入し、ベース領域52を形成する。次に酸化膜
35および多結晶シリコン層を順次形成し、異方性エツ
チングおよび酸化膜35についてはウエツトエツチング
の併用によりエミツタ領域となるべきシリコン表面を露
出させる。次いでボロンを添加した多結晶シリコン層を
形成後、熱処理によりボロンのイオン注入を行なつてエ
ミツタ拡散領域53を形成するとともにコレクタ拡散領
域54およびベース補償領域55を形成する。その後は
NPNトランジスタの製造プロセスと同様である。金属
電極形成後の構造を第21図に示す。図中56,57が
エミツタ引き出し電極としてのボロン、すなわちP形不
純物を含む多結晶シリコン層である。また、本実施例で
はP形不純物添加多結晶シリコン19A,32Aはコレク
タ引き出し電極を構成しN形不純物添加多結晶シリコン
19B,32Bがベース引き出し電極を構成している。
シヤル層2にP形不純物をイオン注入し、PNPトラン
ジスタのP形エピタキシヤル層51を形成する。その
後、LOCOS工程、薄い酸化膜17Aおよび窒化膜1
8の形成を行なう(第20図)。その後は、第14図の
薄い酸化膜33を形成するまでNPNトランジスタの製
造プロセスと共通であるが、酸化膜33を介してリンを
イオン注入し、ベース領域52を形成する。次に酸化膜
35および多結晶シリコン層を順次形成し、異方性エツ
チングおよび酸化膜35についてはウエツトエツチング
の併用によりエミツタ領域となるべきシリコン表面を露
出させる。次いでボロンを添加した多結晶シリコン層を
形成後、熱処理によりボロンのイオン注入を行なつてエ
ミツタ拡散領域53を形成するとともにコレクタ拡散領
域54およびベース補償領域55を形成する。その後は
NPNトランジスタの製造プロセスと同様である。金属
電極形成後の構造を第21図に示す。図中56,57が
エミツタ引き出し電極としてのボロン、すなわちP形不
純物を含む多結晶シリコン層である。また、本実施例で
はP形不純物添加多結晶シリコン19A,32Aはコレク
タ引き出し電極を構成しN形不純物添加多結晶シリコン
19B,32Bがベース引き出し電極を構成している。
このようにバーテイカル構造のPNPトランジスタとP
NPトランジスタとを同一チツプ上に容易に形成でき、
性能の良いコンプリメンタリーバイポーラトランジスタ
を構成することができる。
NPトランジスタとを同一チツプ上に容易に形成でき、
性能の良いコンプリメンタリーバイポーラトランジスタ
を構成することができる。
さらに、上述した実施例では各引き出し電極を多結晶シ
リコンで形成したが、低抵抗化をはかるために、多結晶
シリコンの一部または全部をシリサイドに置き換えても
よいし、金属を単結晶または多結晶のシリコン上のみの
成長させる選択成長法を利用して一部を金属で形成する
ようにしてもよい。
リコンで形成したが、低抵抗化をはかるために、多結晶
シリコンの一部または全部をシリサイドに置き換えても
よいし、金属を単結晶または多結晶のシリコン上のみの
成長させる選択成長法を利用して一部を金属で形成する
ようにしてもよい。
第22図ないし第24図は、一部にシリサイドを用いた
例を示し、いずれもB−B断面に相当する断面図であ
る。図において、エミツタの引き出し電極となるN形不
純物添加多結晶シリコン層37を加工した後、これをマス
クとしてエツチングを行ない、ベース引き出し電極とな
るP形不純物添加多結晶シリコン層19Aおよびコレク
タ引き出し電極となるN形不純物添加多結晶シリコン層
19Bの表面を露出させる(第22図)。その後、熱処
理によりエミツタ拡散領域38を形成した後、CVD法
により酸化膜61を形成し、異方性エツチング法を施し
てエミツタ引き出し電極の周辺にのみ残るようにする
(第23図)。次に、Ptなどの金属層を形成し、熱処
理によりシリサイド層62を形成した後、酸化膜上のシ
リサイド化されずに残つた金属層を除去する(第24
図)。次に酸化膜43を形成し、コンタクトの窓あけを
行ない、アルミニウム等のコレクタ電極63、エミツタ
電極64およびベース電極65を形成する(第25
図)。
例を示し、いずれもB−B断面に相当する断面図であ
る。図において、エミツタの引き出し電極となるN形不
純物添加多結晶シリコン層37を加工した後、これをマス
クとしてエツチングを行ない、ベース引き出し電極とな
るP形不純物添加多結晶シリコン層19Aおよびコレク
タ引き出し電極となるN形不純物添加多結晶シリコン層
19Bの表面を露出させる(第22図)。その後、熱処
理によりエミツタ拡散領域38を形成した後、CVD法
により酸化膜61を形成し、異方性エツチング法を施し
てエミツタ引き出し電極の周辺にのみ残るようにする
(第23図)。次に、Ptなどの金属層を形成し、熱処
理によりシリサイド層62を形成した後、酸化膜上のシ
リサイド化されずに残つた金属層を除去する(第24
図)。次に酸化膜43を形成し、コンタクトの窓あけを
行ない、アルミニウム等のコレクタ電極63、エミツタ
電極64およびベース電極65を形成する(第25
図)。
同様に第26図は金属の選択成長を用いる例を示す。第
23図の段階で露出した多結晶シリコン層19A,19B,
37の表面に金属層71を選択成長により形成する。配
線用としては、酸化膜43を形成しコンタクトの窓あけを
行なつた後にアルミニウム等からなる厚い金属層を形成
・加工してコレクタ電極72、エミツタ電極73、ベー
ス電極74とする。
23図の段階で露出した多結晶シリコン層19A,19B,
37の表面に金属層71を選択成長により形成する。配
線用としては、酸化膜43を形成しコンタクトの窓あけを
行なつた後にアルミニウム等からなる厚い金属層を形成
・加工してコレクタ電極72、エミツタ電極73、ベー
ス電極74とする。
以上説明したように、本発明によれば、同一開口部から
コレクタとベースとを対向させて、かつ、接触すること
無く引き出し、両者の間からエミツタを引き出し、各引
き出し電極間は相互に絶縁膜の厚みのみで分離されるよ
うにしたことにより、トランジスタの占有面積が従来構
造の1/3〜1/4程度に縮小できる。このため、高密
度・高集積のLSIの製造が可能になるとともに、特に
コレクタ−基板間容量が小さくなることから高速動作が
可能となる。また多結晶シリコンまたはシリサイドを引
き出し電極とすることにより、エミツタ、ベース、コレ
クタの各領域が多結晶シリコンまたはシリサイドを介し
て金属電極と接することとなつて金属による食われ現象
から保護されるため、浅い接合を安定して形成すること
ができ、この点でも高速動作に有利となる。さらに、プ
ロセスのわずかな変更・追加のみで、高性能なバーテイ
カル構造のPNPトランジスタとNPNトランジスタと
を同一チツプ上に容易に形成することができるため、従
来工程の複雑さから、あるいは工程の複雑化を避けてラ
テラル構造のPNPトランジスタを使用した場合の性能
の悪さからほとんど注目されていなかつた、高速で低消
費電力化が可能なコンプリメンタリーバイポーラLSI
の実現が可能となる。
コレクタとベースとを対向させて、かつ、接触すること
無く引き出し、両者の間からエミツタを引き出し、各引
き出し電極間は相互に絶縁膜の厚みのみで分離されるよ
うにしたことにより、トランジスタの占有面積が従来構
造の1/3〜1/4程度に縮小できる。このため、高密
度・高集積のLSIの製造が可能になるとともに、特に
コレクタ−基板間容量が小さくなることから高速動作が
可能となる。また多結晶シリコンまたはシリサイドを引
き出し電極とすることにより、エミツタ、ベース、コレ
クタの各領域が多結晶シリコンまたはシリサイドを介し
て金属電極と接することとなつて金属による食われ現象
から保護されるため、浅い接合を安定して形成すること
ができ、この点でも高速動作に有利となる。さらに、プ
ロセスのわずかな変更・追加のみで、高性能なバーテイ
カル構造のPNPトランジスタとNPNトランジスタと
を同一チツプ上に容易に形成することができるため、従
来工程の複雑さから、あるいは工程の複雑化を避けてラ
テラル構造のPNPトランジスタを使用した場合の性能
の悪さからほとんど注目されていなかつた、高速で低消
費電力化が可能なコンプリメンタリーバイポーラLSI
の実現が可能となる。
第1図(A)は本発明により製造されるバイポーラトラン
ジスタの一例を示す断面図、同図(B)は平面図、第2図
ないし第18図は製造プロセスの一例を示す工程図で第
2図ないし第8図の各(A)は断面斜視図、他は断面図、
第19図は方向の異なる断面図、第20図および第21
図は本発明の他の実施例を示す工程断面図、第22図な
いし第25図は本発明のさらに他の実施例を示す工程断
面図、第26図は本発明の他の実施例を示す断面図、第
27図は従来例を示す断面図である。 1……P−シリコン基板、2……N形エピタキシヤル
層、3……N+埋め込み層、4A〜4E、17,17
A,20,21,26,28,33,35,43,61
……酸化膜、6,34,52……ベース領域、8……エ
ミツタ領域、10,46,65,74……ベース電極、
11,45,64,73……エミツタ電極、12,4
4,63,72……コレクタ電極、13,19A,32
A,56,57……P形不純物添加多結晶シリコン層、
14A,14B,19B,32B,36A,37……N
形不純物添加多結晶シリコン層、15,18,22,2
9……窒化膜、19,32,36……無添加多結晶シリ
コン層、25……溝、31……サイドエツチング部、3
8……エミツタ拡散領域、51……P形エピタキシヤル
層、62……シリサイド層、71……金属層。
ジスタの一例を示す断面図、同図(B)は平面図、第2図
ないし第18図は製造プロセスの一例を示す工程図で第
2図ないし第8図の各(A)は断面斜視図、他は断面図、
第19図は方向の異なる断面図、第20図および第21
図は本発明の他の実施例を示す工程断面図、第22図な
いし第25図は本発明のさらに他の実施例を示す工程断
面図、第26図は本発明の他の実施例を示す断面図、第
27図は従来例を示す断面図である。 1……P−シリコン基板、2……N形エピタキシヤル
層、3……N+埋め込み層、4A〜4E、17,17
A,20,21,26,28,33,35,43,61
……酸化膜、6,34,52……ベース領域、8……エ
ミツタ領域、10,46,65,74……ベース電極、
11,45,64,73……エミツタ電極、12,4
4,63,72……コレクタ電極、13,19A,32
A,56,57……P形不純物添加多結晶シリコン層、
14A,14B,19B,32B,36A,37……N
形不純物添加多結晶シリコン層、15,18,22,2
9……窒化膜、19,32,36……無添加多結晶シリ
コン層、25……溝、31……サイドエツチング部、3
8……エミツタ拡散領域、51……P形エピタキシヤル
層、62……シリサイド層、71……金属層。
Claims (2)
- 【請求項1】第1導電形の第1の半導体領域を有する半
導体基板上にフィールド絶縁膜として第1の絶縁膜を形
成し、その上に第1の多結晶シリコンまたはシリサイド
層を形成する工程と、 この第1の多結晶シリコンまたはシリサイド層の内上記
第1の半導体領域の一部を覆う前記第1の多結晶シリコ
ンまたはシリサイド層の一部領域に第2導電形の不純物
を導入して第1の導電層領域を形成する工程と、 この第1の導電層領域に隣接し、上記第1の半導体領域
の一部を覆う無添加の第1の多結晶シリコンまたはシリ
サイドの一部を除去することにより、当該第1の多結晶
シリコンまたはシリサイド層に上記第1の半導体領域上
に位置し、上記第1の導電層領域と無添加の第1の多結
晶シリコンまたはシリサイド層領域とに接し、これらを
分離する溝を形成する工程と、 上記溝に接し、上記無添加の第1の多結晶シリコンまた
はシリサイド層に第1導電形の不純物を導入して第2の
導電層領域を形成する工程と、 上記溝から第1の絶縁膜をサイドエッチし、第1の導電
層領域および第2の導電層領域の前記溝に隣接する辺の
下面の一部をそれぞれ露出させ、この第1の導電層領域
および第2の導電層領域の下面が露出したサイドエッチ
部を選択的に第2の多結晶シリコンまたはシリサイドで
埋めるとともに、上記溝部の第1の半導体領域表面に第
2導電形の不純物を導入して第2の半導体領域を形成す
る工程と、 全面に第3の絶縁膜および第3の多結晶シリコンまたは
シリサイド層を順次積層した後、異方性エッチングを利
用してこの第3の絶縁膜および第3の多結晶シリコンま
たはシリサイド層を溝側面部を残して除去するとともに
溝中央部に前記第2の半導体領域表面を露出させる工程
と、 これら第2の半導体領域表面ならびに第3の絶縁膜およ
び第3の多結晶シリコンまたはシリサイド層に囲まれた
領域に第1導電形の不純物を含む第4の多結晶シリコン
またはシリサイド層を埋める工程と、 第4の多結晶シリコンまたはシリサイド層から第2の半
導体領域表面に第1導電形の不純物を拡散して第3の半
導体領域を形成する工程と を少なくとも含むことを特徴とするバイポーラトランジ
スタの製造方法。 - 【請求項2】上記溝が上記第1の導電層領域あるいは第
2の導電層領域のどれにも接しない領域を覆い、かつ、
上記溝が第1の導電層領域に隣接する領域の一部および
上記第2の導電層領域に隣接する領域に一部を露出する
マスクを形成する工程を有し、 このマスクを利用して上記溝からの第1の絶縁膜のサイ
ドエッチを行うことを特徴とする特許請求の範囲第1項
記載のバイポーラトランジスタの製造方法。
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