JP2915002B2 - バイポーラ型半導体集積回路装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、高集積、高速動作を可能とするバイポーラ
型半導体集積回路装置及びその製造方法に関するもので
ある。

（従来の技術） 半導体集積回路装置の用途として、特に高速動作性を
必要とする分野では、一般にECL/CML系のバイポーラ型
半導体集積回路装置が用いられている。

ECL/CML系回路においては、消費電力、論理振幅を一
定とした場合、回路を構成する素子、配線の寄生容量及
びトランジスタのベース抵抗、利得帯域幅積によって動
作速度が決定される。このうち、寄生容量の低減には、
特に動作速度への寄与が大きいトランジスタのベース・
コレクタ間の接合容量を低減することが必要であり、こ
のためには、多結晶シリコンを用いてベース電極を素子
領域の外部に引出し、ベース面積を縮小することが有効
である。また、一般的には多結晶シリコン抵抗及び金属
配線を厚い分離酸化膜上に形成し、これらの寄生容量を
低減する方法が採用されている。

一方、ベース抵抗の低減には、不活性ベース層を低抵
抗化して可能な限りエミッタに近接させると共に、エミ
ッタを細くし、エミッタ直下の活性ベース層の抵抗を減
少させることが必要である。また、利得帯域幅積の向上
には、エミッタ及びベース接合を浅接合化すると共に、
コレクタのエピタキシャル層を薄くすることが有効であ
る。

上記事項の実現を目的として多くの技術が提案されて
いるが、その典型的な製造方法を第３図に示す。

ここでは、ベース抵抗を低減するため、エミッタの両
側にベース電極を設けたダブルベース構造のトランジス
タの断面を工程を追って説明する。

まず、第３図（ａ）に示すように、P^-型シリコン基板
１、N⁺型埋込層２、N^-型エピタキシャル層３、分離酸化
膜４、コレクタ抵抗低減用N⁺型領域５、Ｐ型不純物を高
濃度に含有した第１の多結晶シリコン層６、第１の酸化
膜７が形成されている。つまり、素子分離工程後、反応
性イオンエッチング（以下、RIEと呼ぶ）を用いた写真
食刻法により、ベース引出し電極部のみに第１の多結晶
シリコン層６と第１の酸化膜７の２層膜を形成してい
る。なお、８は開口部である。

次に、第３図（ｂ）に示すように、全面にCVD酸化膜
を形成した後、再びRIEを用いて、前記２層膜の側壁に
第１の側壁酸化膜９を形成する。ここで、Ｐ型不純物の
イオン注入を行い、熱処理により活性ベース11を形成す
ると共に、第１の多結晶シリコン層６からの拡散により
不活性ベース10を形成する。続いて、全面に第２の多結
晶シリコン層12を形成する。

次いで、第２の多結晶シリコン層12中に、Ｎ型不純物
を高濃度にイオン注入した後、写真食刻法により、第３
図（ｃ）に示すように、エミッタ電極12′を形成する多
結晶シリコン層と、コレクタ電極12″を形成する多結晶
シリコン層を形成する。ここで、800〜900℃程度の温度
で熱酸化を行い、エミッタ及びコレクタ電極用多結晶シ
リコン層12′,12″に表面酸化膜13を形成し、更に、熱
処理により活性ベース11中へＮ型不純物を拡散して、エ
ミッタ領域14を形成する。

その後、写真食刻法により、エミッタ、ベース、コレ
クタの各電極用多結晶シリコン層上にそれぞれコンタク
ト孔15,15′,15″を開口し、同じく配線金属層16,16′,
16″を形成すると、第１図（ｄ）に示すような構造とな
る。

第４図は、従来方法によって製造されたバイポーラ型
半導体集積回路装置（トランジスタ）の平面図である。

この図において、21は微細に形成されたエミッタ開口
部、22はベース多結晶シリコン開口部（第３図の開口部
８に対応）、23は分離酸化膜開口部（第３図のN^-型エピ
タキシャル層３の表面に対応）、24はベース多結晶シリ
コン層（第３図の第１の多結晶シリコン層６に対応）、
25はベースコンタクト孔（第３図のベースコンタクト孔
15′に対応）、26はベース配線金属パターン（第３図の
ベース配線金属層16′に対応）、27はエミッタ配線金属
パターン（第３図のエミッタ配線金属層16に対応）、28
はエミッタ多結晶シリコン層（第３図のエミッタ電極用
多結晶シリコン層12′に対応）、29はコレクタ多結晶シ
リコン層（第３図のコレクタ電極用多結晶シリコン層1
2″に対応）、30はコレクタ領域での分離酸化膜開口部
（第３図のコレクタ抵抗低減用N⁺型領域５の表面に対
応）、31はコレクタ配線金属パターン（第３図のコレク
タ配線金属層16″に対応）である。

なお、設計基準を１μｍとし、写真食刻法でのパター
ン形成最小単位を１μｍとすると、第４図Ａ−Ａ′線に
おける断面でのベース・コレクタ配線金属パターンのエ
ッジ間距離は15μｍとなる。

上記した従来のバイポーラ型半導体集積回路装置の製
造方法では、ベース電極用の第１の多結晶シリコン層の
パターンを形成する際に、写真食刻法で規定される最小
幅の開口部を形成し、その内側に自己整合技術を用い
て、更に幅の狭い微細なエミッタを形成することが可能
であり、エミッタ直下の活性ベース領域でのベース抵抗
を著しく低減することが可能である。また、低抵抗なベ
ース多結晶シリコン電極をエミッタに近接させることが
可能なため、不活性ベース領域でのベース抵抗の低減に
も有効である。

更に、上記バイポーラ型半導体集積回路装置の製造方
法では、多結晶シリコン層からの拡散によりエミッタを
形成しているため、浅接合形成が可能であり、上記ベー
ス抵抗の低減と俟って高速動作が可能なバイポーラ型集
積回路装置の製造に有効な方法であった。

（発明が解決しようとする課題） しかしながら、上記したバイポーラ型半導体集積回路
装置の製造方法では、ベースの引出し電極として多結晶
シリコンを用いているが、多結晶シリコンの低抵抗化に
は限界があり、動作速度に対するベース抵抗の寄与率は
依然として高く、更なる高速化に対する大きな障害とな
っていた。

また、上記バイポーラ型半導体集積回路装置の製造方
法では、ベース抵抗低減の目的でダブルベース構造を採
用しているが、ベース電極多結晶シリコンとコンタクト
をとる配線金属パターンがエミッタ電極とコレクタ電極
との間に位置するため、コレクタ・エミッタ電極間との
距離が大きくなり、素子面積が動作上必要以上に大きく
なるという欠点を有していた。このような素子面積の拡
大は高集積化への妨げとなるばかりでなく、コレクタ基
板間の寄生容量の増大を招き、高速化への障害にもなる
という問題点があった。

本発明は、以上述べた多結晶シリコン電極の低抵抗化
に限界があるという問題点と、ダブルベース構造により
素子面積が拡大するという問題点を除去し、高速動作に
優れ、高集積化が可能なバイポーラ型半導体集積回路装
置及びその製造方法を提供することを目的とする。

（課題を解決するための手段） 本発明は、上記目的を達成するために、 （１）バイポーラ型半導体集積回路装置において、主表
面上にベース領域とこのベース領域内に定義されるエミ
ッタ領域と、コレクタ領域を有し、かつ、前記ベース領
域と前記コレクタ領域を酸化膜で分離した半導体層と、
前記ベース領域上に形成されたベース電極多結晶半導体
層と、前記エミッタ領域上、並びに絶縁膜を介して前記
ベース電極多結晶半導体層の側面の一部及び上面の一部
に延在するエミッタ多結晶半導体層とこのエミッタ多結
晶半導体層上に形成されたエミッタ配線金属層とからな
るエミッタ電極と、前記コレクタ領域上に形成されたコ
レクタ多結晶半導体層と、このコレクタ多結晶半導体層
上のコレクタ配線金属層とからなるコレクタ電極と、絶
縁膜で覆われた前記エミッタ電極の側面及び上面、並び
に絶縁膜で覆われた前記コレクタ電極の側面の一部及び
上面の一部に延在する、ベース電極配線金属層とを有
し、前記ベース電極配線金属層が前記ベース電極多結晶
半導体層と接続されるようにしたものである。

（２） 主表面上に所定の濃度の第１導電型不純物を導入した
第１の領域と、この第１の領域より濃度が高い第１導電
型不純物を導入した第２の領域とが定義され、前記第１
の領域と前記第２の領域とが酸化膜で分離された半導体
基板を準備する工程と、第２導電型不純物を導入した第
１の多結晶半導体層を、前記第１の領域内で定義された
領域に形成する工程と、前記第１の多結晶半導体層の上
面に第１の絶縁膜を形成する工程と、前記第１の多結晶
半導体層の側面に第１の側壁絶縁膜を形成する工程と、
前記第１の領域内の前記基板の表面近傍に第２導電型不
純物を導入する工程と、前記第１の領域で前記基板の表
面が露出した領域上、並びに前記第１の絶縁膜上の一部
及び前記第１の側壁絶縁膜上の一部に、第２導電型不純
物を導入した第２の多結晶半導体層、第１の配線層及び
第２の絶縁膜からなるエミッタ電極を形成する工程と、
前記第２の領域であるコレクタ領域の表面上に、第２導
電型不純物を導入した第２の多結晶半導体層、第１の配
線層及び第２の絶縁膜からなるコレクタ電極を形成する
工程と、前記エミッタ電極より第２導電型不純物を拡散
して、前記第１の領域内の前記基板の表面近傍にエミッ
タ領域を形成する工程と、前記エミッタ電極及び前記コ
レクタ電極の側面に第２の側壁絶縁膜を形成する工程
と、前記第１の絶縁膜のうち露出部分を除去し、前記第
１の多結晶半導体層の表面を露出させる工程と、前記エ
ミッタ電極上面、前記エミッタ電極の第２の側壁絶縁膜
表面及び露出している前記第１の多結晶半導体層表面、
並びに前記コレクタ電極上面の一部及び前記コレクタ電
極の第２の側壁絶縁膜表面の一部に、延在して第２の配
線金属膜を形成する工程を施すようにしたものである。

（作用） 本発明によれば、第１図に示すように、ダブルベース
型の２層多結晶シリコン構造のバイポーラトランジスタ
において、エミッタ電極多結晶シリコン層（112）とエ
ミッタ電極配線金属層（114）の２層膜を同時にパター
ン形成し、前記２層膜パターンの表面に第２の絶縁（酸
化）膜（115）及び第２の側壁絶縁（酸化）膜（116）を
形成した後、ベース電極多結晶シリコン層（106）に対
し、前記２層膜パターン直近周囲領域に自己整合的にコ
ンタクト孔（117）を開口し、前記２層膜パターン及び
前記コンタクト孔（117）を覆うように、ベース電極の
金属配線パターン（118）を形成する。

上記のように、エミッタ配線金属層（114′）及びコ
レクタの配線金属層（114″）と、ベースの配線金属層
（118）を別層とし、自己整合技術により、エミッタ電
極パターンの直近外周部にベースコンタクト孔（117）
を設けるようにしたので、従来方法に比較して、ベース
引出し用の多結晶シリコン電極（106）の抵抗体として
作用する距離を大幅に短縮することができる。その結
果、トランジスタの動作速度に大きく影響するベース抵
抗を著しく低減することができる。

更に、本発明では、配線金属層の２層化と自己整合技
術により、ダブルベース構造での素子面積を大幅に縮小
することができる。

また、ベース電極配線金属層（106）及びコレクタ電
極配線金属層（112″）のエッジ間距離を、約2/3に縮小
することが可能となる。

（実施例） 以下、本発明の実施例について図面を参照しながら詳
細に説明する。

第１図は本発明の実施例を示すバイポーラ型半導体集
積回路装置の製造工程断面図である。

まず、第１図（ａ）に示すように、P^-型シリコン基板
101、N⁺型埋込層102、N^-型エピタキシャル層103、分離
酸化膜104、コレクタ抵抗低減用N⁺型領域105、Ｐ型不純
物を高濃度に含有した厚さ約3000Åの第１の多結晶シリ
コン層106、厚さ約2000Åの第１の酸化膜107を形成す
る。そして、RIEを用いた写真食刻法により、ベース引
出し電極部のみに第１の多結晶シリコン層106と第１の
酸化膜107の２層膜を形成する。ここで、前記２層膜パ
ターンのパターン間隔（開口部108に対応）は、例えば
設計基準１μｍの場合、最小寸法の１μｍとする。

また、前記２層膜のパターン幅は、従来方法に比較し
て約50％縮小している。

次に、全面に厚さ約3000ÅのCVD酸化膜を形成した
後、第１図（ｂ）に示すように、再び、RIEを用いて前
記２層膜の側壁に、第１の側壁酸化膜109を形成する。
ここで、Ｐ型不純物のイオン注入を行い、900℃程度の
熱処理により活性ベース111を形成すると共に、第１の
多結晶シリコン層106からの拡散により不活性ベース110
を形成する。

続いて、全面に厚さ約3000Åの第２の多結晶シリコン
層112を形成し、表面に100〜200Åの薄い酸化膜を形成
した後（図示なし）、この多結晶シリコン112中にＮ型
不純物を高濃度にイオン注入する。

次に、900〜950℃程度の温度で熱処理を行うことによ
り、第２の多結晶シリコン層112から活性ベース111中へ
Ｎ型不純物を拡散し、エミッタ領域113を形成する。そ
の後、前記した薄い酸化膜を除去し、全面に第１の配線
金属層114を約5000Åの厚さで形成し、更にCVD法によ
り、全面に厚さ7000Å程度の第２の酸化膜115を形成す
る。

次に、第１図（ｃ）に示すように、RIEを用いた写真
食刻法により、第２の酸化膜115、第１の配線金属層114
及び第２の多結晶シリコン層112の３層膜を連続的にエ
ッチングし、エミッタ及びコレクタ電極を形成する。続
いて、全面に、約3000ÅのCVD酸化膜を形成した後、RIE
を用いて前記３層膜の側壁に第２の側壁酸化膜116を形
成し、更に、RIEにより前記エミッタ電極３層膜パター
ン周囲の第１の酸化膜107をエッチングし、ベース多結
晶シリコン電極のコンタクト孔117を自己整合的に開口
する。ベース・エミッタ間容量を減少させるため、第２
の側壁酸化膜116の厚さは少なくとも5000Åであること
が望ましい。この時、第２の酸化膜115は十分な膜厚を
有しているため、ベースコンタクト孔117開口と同時に
除去されることはない。

次いで、全面に厚さ約5000Åの第２の配線金属層を形
成し、写真食刻法により、前記３層膜からなるエミッタ
電極と前記ベースコンタクト孔117を覆う第２の配線金
属層（ベース電極金属パターン）118を形成し、第１図
（ｄ）の構造を得る。この時、可能であれば、エミッタ
電極上のベース電極金属層の一部を除去してもよい。

第２図は本発明の製造方法によって製造されたバイポ
ーラ型半導体集積回路装置の平面図である。

この図において、201は微細に形成されたエミッタ開
口部、202はベース多結晶シリコン開口部（第１図の開
口部108に対応）、203は分離酸化膜開口部（第１図のN^-
型エピタキシャル層103の表面に対応）、204はベース多
結晶シリコン層（第１図の第１の多結晶シリコン層106
に対応）、205はコの字型に形成されたベースコンタク
ト孔（第１図のベースコンタクト孔117に対応）、206は
ベース配線金属パターン（第１図の第２の配線金属層11
8に対応）、207は第２の側壁酸化膜（第１図の第２の側
壁酸化膜116に対応）、208はエミッタ多結晶シリコン
（第１図の第２の多結晶シリコン112″に対応）であ
り、エミッタ配線金属パターン（第１図の第１の配線金
属層114′に対応）と等しく、209はコレクタ多結晶シリ
コン（第１図の第２の多結晶シリコン112′に対応）で
あり、コレクタ配線金属パターン（第１図の第１の配線
金属層114″に対応）と等しく、210はコレクタ領域での
分離酸化膜開口部（第１図のコレクタ抵抗低減用N⁺型領
域105に対応）である。

なお、設計基準１μｍとし、写真食刻法でのパターン
形成最小単位を１μｍとする場合、第２図Ｂ−Ｂ′断面
でのベース・コレクタ配線金属パターンのエッジ間距離
は10μｍとなる。

また、本発明は上記実施例に限定されるものではな
く、本発明の趣旨に基づいて種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。

（発明の効果） 以上、詳細に説明したように、本発明によれば、エミ
ッタコレクタとベースの配線金属層とを別層とし、自己
整合技術により、エミッタ電極パターンの直近外周部に
ベースコンタクト領域を設けるようにしたので、ベース
引出し用の多結晶シリコン電極の抵抗体として作用する
距離を、従来方法に比較して大幅に短縮することができ
る。その結果、トランジスタの動作速度に大きく影響す
るベース抵抗を著しく低減することができる。

更に、本発明では、配線金属層の２層化と自己整合技
術により、ダブルベース構造での素子面積を大幅に縮小
することができる。

また、ベース及びコレクタの電極配線金属パターンの
エッジ間距離を、従来の約2/3に縮小することが可能と
なる。

その結果、コレクタ・基板間の容量が大幅に削減さ
れ、前記ベース抵抗低減効果と合わせて、高速動作に優
れた高集積バイポーラ型集積回路装置を実現することが
できる。

【図面の簡単な説明】

第１図は本発明の実施例を示すバイポーラ型半導体集積
回路装置の製造工程断面図、第２図は本発明の製造方法
によって製造されたバイポーラ型半導体集積回路装置の
平面図、第３図は従来のバイポーラ型半導体集積回路装
置の製造工程断面図、第４図は従来の製造方法によって
製造されたバイポーラ型半導体集積回路装置の平面図で
ある。 101……P^-型シリコン基板、102……N⁺型埋込層、103…
…N^-型エピタキシャル層、104……分離酸化膜、105……
コレクタ抵抗低減用N⁺型領域、106……ベース電極多結
晶半導体層（第１の多結晶シリコン層）、107……第１
の酸化膜、108……開口部、109……第１の側壁酸化膜、
110……不活性ベース、111……活性ベース、112……第
２の多結晶シリコン層、113……エミッタ領域、114……
エミッタ電極配線金属層（第１の配線金属層）、115…
…第２の酸化膜、116……第２の側壁酸化膜、117……ベ
ース多結晶シリコン電極のコンタクト孔、118……ベー
ス電極配線金属層（第２の配線金属層）。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/328 H01L 21/33 - 21/331 H01L 29/68 - 29/739 H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/51 H01L 29/872

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】主表面上にベース領域と該ベース領域内に
   定義されるエミッタ領域と、コレクタ領域を有し、か
   つ、前記ベース領域と前記コレクタ領域を酸化膜で分離
   した半導体層と、 前記ベース領域上に形成されたベース電極多結晶半導体
   層と、 前記エミッタ領域上、並びに絶縁膜を介して前記ベース
   電極多結晶半導体層の側面の一部及び上面の一部に延在
   するエミッタ多結晶半導体層と該エミッタ多結晶半導体
   層上に形成されたエミッタ配線金属層とからなるエミッ
   タ電極と、 前記コレクタ領域上に形成されたコレクタ多結晶半導体
   層と、該コレクタ多結晶半導体層上のコレクタ配線金属
   層とからなるコレクタ電極と、 絶縁膜で覆われた前記エミッタ電極の側面及び上面、並
   びに絶縁膜で覆われた前記コレクタ電極の側面の一部及
   び上面の一部に延在する、ベース電極配線金属層とを有
   し、 前記ベース電極配線金属層が前記ベース電極多結晶半導
   体層と接続されていることを特徴とするバイポーラ型半
   導体集積回路装置。
2. 【請求項２】主表面上に所定の濃度の第１導電型不純物
   を導入した第１の領域と、該第１の領域より濃度が高い
   第１導電型不純物を導入した第２の領域とが定義され、
   前記第１の領域と前記第２の領域とが酸化膜で分離され
   た半導体基板を準備する工程と、 第２導電型不純物を導入した第１の多結晶半導体層を、
   前記第１の領域内で定義された領域に形成する工程と、 前記第１の多結晶半導体層の上面に第１の絶縁膜を形成
   する工程と、 前記第１の多結晶半導体層の側面に第１の側壁絶縁膜を
   形成する工程と、 前記第１の領域内の前記基板の表面近傍に第２導電型不
   純物を導入する工程と、 前記第１の領域で前記基板の表面が露出した領域上、並
   びに前記第１の絶縁膜上の一部及び前記第１の側壁絶縁
   膜上の一部に、第２導電型不純物を導入した第２の多結
   晶半導体層、第１の配線層及び第２の絶縁膜からなるエ
   ミッタ電極を形成する工程と、 前記第２の領域であるコレクタ領域の表面上に、第２導
   電型不純物を導入した第２の多結晶半導体層、第１の配
   線層及び第２の絶縁膜からなるコレクタ電極を形成する
   工程と、 前記エミッタ電極より第２導電型不純物を拡散して、前
   記第１の領域内の前記基板の表面近傍にエミッタ領域を
   形成する工程と、 前記エミッタ電極及び前記コレクタ電極の側面に第２の
   側壁絶縁膜を形成する工程と、 前記第１の絶縁膜のうち露出部分を除去し、前記第１の
   多結晶半導体層の表面を露出させる工程と、 前記エミッタ電極上面、前記エミッタ電極の第２の側壁
   絶縁膜表面及び露出している前記第１の多結晶半導体層
   表面、並びに前記コレクタ電極上面の一部及び前記コレ
   クタ電極の第２の側壁絶縁膜表面の一部に、延在して第
   ２の配線金属膜を形成する工程を施すことを特徴とする
   バイポーラ型半導体集積回路装置の製造方法。