JPH04241422A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04241422A JPH04241422A JP1842991A JP1842991A JPH04241422A JP H04241422 A JPH04241422 A JP H04241422A JP 1842991 A JP1842991 A JP 1842991A JP 1842991 A JP1842991 A JP 1842991A JP H04241422 A JPH04241422 A JP H04241422A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- layer
- transistor
- polycrystalline silicon
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 33
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 20
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 15
- 239000001301 oxygen Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000002513 implantation Methods 0.000 claims description 15
- 230000003071 parasitic effect Effects 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 5
- 238000002347 injection Methods 0.000 abstract 1
- 239000007924 injection Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 54
- 239000011229 interlayer Substances 0.000 description 12
- 238000010438 heat treatment Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000005530 etching Methods 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 108091006146 Channels Proteins 0.000 description 2
- 229910008479 TiSi2 Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路装置に
関し、特に２層多結晶シリコン構造のバイポーラ型トラ
ンジスタにおいて、従来のプレーナ技術に加えてＳＯＩ
（Ｓｉｌｉｃｏｎ ＯｎＩｎｓｕｌａｔｏｒ）技術を適
用した改良トランジスタに関するものである。
関し、特に２層多結晶シリコン構造のバイポーラ型トラ
ンジスタにおいて、従来のプレーナ技術に加えてＳＯＩ
（Ｓｉｌｉｃｏｎ ＯｎＩｎｓｕｌａｔｏｒ）技術を適
用した改良トランジスタに関するものである。
【０００２】
【従来の技術】図７は従来の２層多結晶シリコン構造の
ＮＰＮトランジスタを示す断面図であり、図において、
１はｐ− 型半導体基板、２はｎ＋ 型埋込層、３はｎ
− 型エピタキシャル成長層、４はｎ＋ 型コレクタウ
ォール層、５はフィールド酸化膜、６はｐ型チャネルカ
ット層、７ａは真性ベース層、７ｂはｐ＋ 型外部ベー
ス層、８はｎ＋ 型エミッタ層、９は層間絶縁膜、１０
はｐ型の多結晶シリコン膜、１１はｎ型の多結晶シリコ
ン膜、１２は多結晶シリコン膜１０，１１上に形成され
たシリサイド膜、１３は層間絶縁膜、１４はアルミ配線
、１５はバリアメタル、１６はベース電極、１７はエミ
ッタ電極、１８はコレクタ電極である。
ＮＰＮトランジスタを示す断面図であり、図において、
１はｐ− 型半導体基板、２はｎ＋ 型埋込層、３はｎ
− 型エピタキシャル成長層、４はｎ＋ 型コレクタウ
ォール層、５はフィールド酸化膜、６はｐ型チャネルカ
ット層、７ａは真性ベース層、７ｂはｐ＋ 型外部ベー
ス層、８はｎ＋ 型エミッタ層、９は層間絶縁膜、１０
はｐ型の多結晶シリコン膜、１１はｎ型の多結晶シリコ
ン膜、１２は多結晶シリコン膜１０，１１上に形成され
たシリサイド膜、１３は層間絶縁膜、１４はアルミ配線
、１５はバリアメタル、１６はベース電極、１７はエミ
ッタ電極、１８はコレクタ電極である。
【０００３】次に製造フローについて説明する。まずｐ
− 型半導体基板１上にｎ＋ 型埋込層２を形成し、こ
の上にｎ− エピタキシャル層３を成長させる。次に、
素子を分離するためにシリコンエッチングを行い、チャ
ネルカット層６をＢ＋ 注入及び熱処理により形成した
後、フィールド酸化膜５を形成する。そして、熱酸化膜
により形成した薄い酸化膜９越しにｐ＋ （リン）イオ
ンを注入し、熱処理を行いｎ＋ 型のコレクタウォール
層４を形成する。そして、後工程で真性ベース７ａ及び
外部ベース７ｂとなる領域上の酸化膜を部分的にエッチ
ングし、第一層多結晶シリコン膜１０をＣＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ） に
より形成し、パターニングする。さらに、この上に層間
酸化膜１３をＣＶＤにより形成し、エミッタ及びベース
領域を構成するために、多結晶シリコン膜１０の中央部
をこの上に形成した層間酸化膜１３と共にシリコン面が
露出するまで異方性エッチングする。そして、多結晶シ
リコン膜１０の中央部の露出したシリコンを熱酸化し、
真性ベース領域７ａを形成するためにこの熱酸化膜越し
にＢ＋ を注入する。熱処理により真性ベース層７ａ形
成後、コレクタウォール４上にコンタクトを酸化膜異方
性エッチングにより開孔し、全面に酸化膜をデポジショ
ンする。そしてこの酸化膜をシリコン面が露出するまで
異方性エッチングするが、このときエミッタ開孔部及び
コレクタコンタクト開孔部の側壁に額縁状の酸化膜（い
わゆるサイドウォール酸化膜）が残る。そして、第２の
多結晶シリコン膜１１をＣＶＤにより形成し、全面にＡ
ｓ＋ （砒素）を注入する。さらに、多結晶シリコン１
１で構成されるエミッタ及びコレクタ領域のパターニン
グを行う。そして、同一マスクで第１層多結晶シリコン
膜１０が露出するまで酸化膜異方性エッチングを行い、
Ｂ＋ 注入する。そして、熱処理によりエミッタ層８及
びｐ＋ 型外部ベース層７ｂを形成し、シリサイド膜１
２（例えばＴｉＳｉ２ ）を多結晶シリコン膜露出部に
選択的に形成し、層間酸化膜をＣＶＤにより形成する。 さらに、酸化膜ドライエッチングによりコンタクトを開
孔し、バリアメタル１５及びアルミ配線１４によりベー
ス電極１６，エミッタ電極１７，コレクタ電極１８を形
成する。
− 型半導体基板１上にｎ＋ 型埋込層２を形成し、こ
の上にｎ− エピタキシャル層３を成長させる。次に、
素子を分離するためにシリコンエッチングを行い、チャ
ネルカット層６をＢ＋ 注入及び熱処理により形成した
後、フィールド酸化膜５を形成する。そして、熱酸化膜
により形成した薄い酸化膜９越しにｐ＋ （リン）イオ
ンを注入し、熱処理を行いｎ＋ 型のコレクタウォール
層４を形成する。そして、後工程で真性ベース７ａ及び
外部ベース７ｂとなる領域上の酸化膜を部分的にエッチ
ングし、第一層多結晶シリコン膜１０をＣＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ） に
より形成し、パターニングする。さらに、この上に層間
酸化膜１３をＣＶＤにより形成し、エミッタ及びベース
領域を構成するために、多結晶シリコン膜１０の中央部
をこの上に形成した層間酸化膜１３と共にシリコン面が
露出するまで異方性エッチングする。そして、多結晶シ
リコン膜１０の中央部の露出したシリコンを熱酸化し、
真性ベース領域７ａを形成するためにこの熱酸化膜越し
にＢ＋ を注入する。熱処理により真性ベース層７ａ形
成後、コレクタウォール４上にコンタクトを酸化膜異方
性エッチングにより開孔し、全面に酸化膜をデポジショ
ンする。そしてこの酸化膜をシリコン面が露出するまで
異方性エッチングするが、このときエミッタ開孔部及び
コレクタコンタクト開孔部の側壁に額縁状の酸化膜（い
わゆるサイドウォール酸化膜）が残る。そして、第２の
多結晶シリコン膜１１をＣＶＤにより形成し、全面にＡ
ｓ＋ （砒素）を注入する。さらに、多結晶シリコン１
１で構成されるエミッタ及びコレクタ領域のパターニン
グを行う。そして、同一マスクで第１層多結晶シリコン
膜１０が露出するまで酸化膜異方性エッチングを行い、
Ｂ＋ 注入する。そして、熱処理によりエミッタ層８及
びｐ＋ 型外部ベース層７ｂを形成し、シリサイド膜１
２（例えばＴｉＳｉ２ ）を多結晶シリコン膜露出部に
選択的に形成し、層間酸化膜をＣＶＤにより形成する。 さらに、酸化膜ドライエッチングによりコンタクトを開
孔し、バリアメタル１５及びアルミ配線１４によりベー
ス電極１６，エミッタ電極１７，コレクタ電極１８を形
成する。
【０００４】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されており、ｐ＋ 型外部ベー
ス領域７ｂ及びｎ＋ 型埋込層２の面積が大きく、トラ
ンジスタ動作としては不要な領域が存在するため、コレ
クタ・ベース間接合容量ＣＴＣ及びコレクタ・基板間接
合容量ＣＴＳが大きくなるという問題点があった。
装置は以上のように構成されており、ｐ＋ 型外部ベー
ス領域７ｂ及びｎ＋ 型埋込層２の面積が大きく、トラ
ンジスタ動作としては不要な領域が存在するため、コレ
クタ・ベース間接合容量ＣＴＣ及びコレクタ・基板間接
合容量ＣＴＳが大きくなるという問題点があった。
【０００５】この発明は、上記のような問題点を解消す
るためになされたもので、トランジスタの寄生接合容量
を低減することにより、従来の２層多結晶シリコン構造
のバイポーラ型半導体集積回路装置よりさらに高速な動
作が可能な半導体集積回路装置を得ることを目的とする
。
るためになされたもので、トランジスタの寄生接合容量
を低減することにより、従来の２層多結晶シリコン構造
のバイポーラ型半導体集積回路装置よりさらに高速な動
作が可能な半導体集積回路装置を得ることを目的とする
。
【０００６】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、半導体基板上にアイソプレーナ技術にり
形成された二層の多結晶シリコン構造のバイポーラ型ト
ランジスタを有し、トランジスタ素子間を分離する酸化
膜の一部に高エネルギー酸素注入により形成した酸化膜
を用いたものである。
積回路装置は、半導体基板上にアイソプレーナ技術にり
形成された二層の多結晶シリコン構造のバイポーラ型ト
ランジスタを有し、トランジスタ素子間を分離する酸化
膜の一部に高エネルギー酸素注入により形成した酸化膜
を用いたものである。
【０００７】またこの発明に係る半導体集積回路装置は
、上記二層の多結晶シリコン構造のバイポーラ型トラン
ジスタの外部ベース領域直下に高エネルギー酸素注入に
より形成した酸化膜を備え、かつ前記外部ベース領域の
側壁を熱酸化膜で覆ったものである。
、上記二層の多結晶シリコン構造のバイポーラ型トラン
ジスタの外部ベース領域直下に高エネルギー酸素注入に
より形成した酸化膜を備え、かつ前記外部ベース領域の
側壁を熱酸化膜で覆ったものである。
【０００８】
【作用】この発明においては、トランジスタ素子間を分
離する酸化膜の一部を高エネルギー酸素注入を用いて形
成し、トランジスタの不要領域を該酸化膜により削減し
たので、寄生接合容量を低減することができ、半導体集
積回路の高速動作が可能となる。
離する酸化膜の一部を高エネルギー酸素注入を用いて形
成し、トランジスタの不要領域を該酸化膜により削減し
たので、寄生接合容量を低減することができ、半導体集
積回路の高速動作が可能となる。
【０００９】さらにこの発明においては、トランジスタ
の外部ベース領域直下にも高エネルギー酸素注入により
酸化膜を形成し、かつ前記外部ベース領域の側壁を熱酸
化膜で覆うようにしたから、トランジスタの不要領域を
さらに削減でき、寄生接合容量が一層低減され、半導体
集積回路のより高速な動作が可能となる。
の外部ベース領域直下にも高エネルギー酸素注入により
酸化膜を形成し、かつ前記外部ベース領域の側壁を熱酸
化膜で覆うようにしたから、トランジスタの不要領域を
さらに削減でき、寄生接合容量が一層低減され、半導体
集積回路のより高速な動作が可能となる。
【００１０】
【実施例】
図１は
本発明の一実施例による半導体集積回路の断面図であり
、図２〜図６はその製造工程を示す断面図である。図に
おいて、１はｐ− 型半導体基板、２はｎ＋ 型埋込層
、３はｎ− 型エピタキシャル成長層、４はｎ＋ 型コ
レクタウォール層、５はフィールド酸化膜、６はｐ型チ
ャネルカット層、７ａは真性ベース層、７ｂはｐ＋ 型
外部ベース層、８はエミッタ層、９は層間絶縁膜、１０
はｐ型多結晶シリコン膜、１１はｎ型多結晶シリコン膜
、１２はシリサイド膜、１３は層間絶縁膜、１４はアル
ミ配線、１５はバリアメタル、１６はベース電極、１７
はエミッタ電極、１８はコレクタ電極、１９は高エネル
ギー酸素注入により形成した酸化膜、２０，２１はＣＶ
Ｄ酸化膜、２２は熱酸化膜、２３は窒化膜、２４はレジ
スト、２５ａ，２５ｂは熱酸化膜、２６ａ，２６ｂはＣ
ＶＤ酸化膜である。
図１は
本発明の一実施例による半導体集積回路の断面図であり
、図２〜図６はその製造工程を示す断面図である。図に
おいて、１はｐ− 型半導体基板、２はｎ＋ 型埋込層
、３はｎ− 型エピタキシャル成長層、４はｎ＋ 型コ
レクタウォール層、５はフィールド酸化膜、６はｐ型チ
ャネルカット層、７ａは真性ベース層、７ｂはｐ＋ 型
外部ベース層、８はエミッタ層、９は層間絶縁膜、１０
はｐ型多結晶シリコン膜、１１はｎ型多結晶シリコン膜
、１２はシリサイド膜、１３は層間絶縁膜、１４はアル
ミ配線、１５はバリアメタル、１６はベース電極、１７
はエミッタ電極、１８はコレクタ電極、１９は高エネル
ギー酸素注入により形成した酸化膜、２０，２１はＣＶ
Ｄ酸化膜、２２は熱酸化膜、２３は窒化膜、２４はレジ
スト、２５ａ，２５ｂは熱酸化膜、２６ａ，２６ｂはＣ
ＶＤ酸化膜である。
【００１１】次にこの発明の製造フローを図２〜図６を
用いて説明する。まず、ｐ− 型半導体基板１上にｎ＋
型埋込層２及び後のｐ型チャネルカット層６を形成し
、この上にｎ− 型エピタキシャル層３を成長させる（
図２（ａ） ）。次に、第１のＣＶＤ酸化膜２０をマス
クに素子分離用の高エネルギー（ＭｅＶ）酸素注入を行
う（図２（ｂ） ）。そして、第１のＣＶＤ酸化膜２０
除去後、第２のＣＶＤ酸化膜２１をパターニングし、こ
の第２のＣＶＤ酸化膜２１をマスクに２回目の高エネル
ギー（ＭｅＶ）酸素注入を行う（図２（ｃ） ）。その
後、熱処理を行い酸化膜１９を形成する（図３（ａ）
）。そして、ｎ− エピタキシャル層３上に熱酸化膜２
２，窒化膜２３を形成し、トランジスタ領域のパターニ
ングを行う（図３（ｂ） ）。さらに、この窒化膜２３
をマスクにしてフィールド酸化膜５を形成する。（図３
（ｃ） ）。その後、レジスト２４をマスクにＰ＋ （
リン）注入を行う（図４（ａ） ）。そして、熱処理に
よりｎ＋ 型コレクタウォール層４形成後、後工程で真
性ベース層７ａ及び外部ベース層７ｂとなる領域上の酸
化膜を部分的にエッチングし、第１層多結晶シリコン膜
１０をＣＶＤにより形成し、パターニングする。さらに
、この上に層間酸化膜９をＣＶＤにより形成する（図４
（ｂ） ）。次に、エミッタ及びベース領域を構成する
ために多結晶シリコン膜１０の中央部を層間酸化膜９と
共にシリコン面が露出するまで異方性エッチングし、シ
リコン面に熱酸化膜２５ａを形成し、真性ベース領域７
ａ形成のためにＢ＋ 注入する（図４（ｃ） ）。そし
て、熱処理により真性ベース層７ａ形成後、再度レジス
ト２４をマスクにｎ＋ 型コレクタウォール４上にコン
タクトを酸化膜異方性エッチングにより開孔する（図５
（ａ） ）。レジスト２４除去後、ＣＶＤ酸化膜２６ａ
を形成する（図５（ｂ） ）。その後、このＣＶＤ酸化
膜２６ａをシリコン面が露出するまで異方性エッチング
を行い、エミッタ開孔部及びコレクタコンタクト開孔部
の側壁に額縁状の酸化膜、いわゆるサイドウォール酸化
膜２５ｂ，２６ｂを形成する。そして、第２層の多結晶
シリコン膜１１をＣＶＤにより形成し、全面にＡｓ＋
（砒素）を注入する（図５（ｃ））。そして、レジスト
２４をマスクに多結晶シリコン膜で構成されるエミッタ
及びコレクタ領域１１を異方性エッチングでパターニン
グする。その後、同一レジスト２４をマスクに第１層の
多結晶シリコン膜１０が露出するまで酸化膜異方性エッ
チングを行い、第１層の多結晶シリコン膜１０にＢ＋
を注入する（図６（ａ） ）。レジスト２４除去後、熱
処理によりエミッタ層８及びｐ＋ 型 外部ベース層
７ｂを形成し、シリサイド膜１０（例えばＴｉＳｉ２
）を第１，２の多結晶シリコン膜１１，１２の露出部に
選択的に形成する（図６（ｂ） ）。その後、層間酸化
膜１３をＣＶＤにより形成し、酸化膜ドライエッチング
によりコンタクトを開孔し、バリアメタル１５及びアル
ミ配線１４によりベース電極１６，エミッタ電極１７，
コレクタ電極１５を形成して、図１の半導体集積回路装
置を完成する。
用いて説明する。まず、ｐ− 型半導体基板１上にｎ＋
型埋込層２及び後のｐ型チャネルカット層６を形成し
、この上にｎ− 型エピタキシャル層３を成長させる（
図２（ａ） ）。次に、第１のＣＶＤ酸化膜２０をマス
クに素子分離用の高エネルギー（ＭｅＶ）酸素注入を行
う（図２（ｂ） ）。そして、第１のＣＶＤ酸化膜２０
除去後、第２のＣＶＤ酸化膜２１をパターニングし、こ
の第２のＣＶＤ酸化膜２１をマスクに２回目の高エネル
ギー（ＭｅＶ）酸素注入を行う（図２（ｃ） ）。その
後、熱処理を行い酸化膜１９を形成する（図３（ａ）
）。そして、ｎ− エピタキシャル層３上に熱酸化膜２
２，窒化膜２３を形成し、トランジスタ領域のパターニ
ングを行う（図３（ｂ） ）。さらに、この窒化膜２３
をマスクにしてフィールド酸化膜５を形成する。（図３
（ｃ） ）。その後、レジスト２４をマスクにＰ＋ （
リン）注入を行う（図４（ａ） ）。そして、熱処理に
よりｎ＋ 型コレクタウォール層４形成後、後工程で真
性ベース層７ａ及び外部ベース層７ｂとなる領域上の酸
化膜を部分的にエッチングし、第１層多結晶シリコン膜
１０をＣＶＤにより形成し、パターニングする。さらに
、この上に層間酸化膜９をＣＶＤにより形成する（図４
（ｂ） ）。次に、エミッタ及びベース領域を構成する
ために多結晶シリコン膜１０の中央部を層間酸化膜９と
共にシリコン面が露出するまで異方性エッチングし、シ
リコン面に熱酸化膜２５ａを形成し、真性ベース領域７
ａ形成のためにＢ＋ 注入する（図４（ｃ） ）。そし
て、熱処理により真性ベース層７ａ形成後、再度レジス
ト２４をマスクにｎ＋ 型コレクタウォール４上にコン
タクトを酸化膜異方性エッチングにより開孔する（図５
（ａ） ）。レジスト２４除去後、ＣＶＤ酸化膜２６ａ
を形成する（図５（ｂ） ）。その後、このＣＶＤ酸化
膜２６ａをシリコン面が露出するまで異方性エッチング
を行い、エミッタ開孔部及びコレクタコンタクト開孔部
の側壁に額縁状の酸化膜、いわゆるサイドウォール酸化
膜２５ｂ，２６ｂを形成する。そして、第２層の多結晶
シリコン膜１１をＣＶＤにより形成し、全面にＡｓ＋
（砒素）を注入する（図５（ｃ））。そして、レジスト
２４をマスクに多結晶シリコン膜で構成されるエミッタ
及びコレクタ領域１１を異方性エッチングでパターニン
グする。その後、同一レジスト２４をマスクに第１層の
多結晶シリコン膜１０が露出するまで酸化膜異方性エッ
チングを行い、第１層の多結晶シリコン膜１０にＢ＋
を注入する（図６（ａ） ）。レジスト２４除去後、熱
処理によりエミッタ層８及びｐ＋ 型 外部ベース層
７ｂを形成し、シリサイド膜１０（例えばＴｉＳｉ２
）を第１，２の多結晶シリコン膜１１，１２の露出部に
選択的に形成する（図６（ｂ） ）。その後、層間酸化
膜１３をＣＶＤにより形成し、酸化膜ドライエッチング
によりコンタクトを開孔し、バリアメタル１５及びアル
ミ配線１４によりベース電極１６，エミッタ電極１７，
コレクタ電極１５を形成して、図１の半導体集積回路装
置を完成する。
【００１２】このように本実施例においては、二層の多
結晶シリコン構造のバイポーラ型トランジスタのトラン
ジスタ素子間を分離する酸化膜の一部に高エネルギー酸
素注入により形成した酸化膜を用いてトランジスタの動
作に不要な領域を削減したから、接合容量を低減するこ
とができる。
結晶シリコン構造のバイポーラ型トランジスタのトラン
ジスタ素子間を分離する酸化膜の一部に高エネルギー酸
素注入により形成した酸化膜を用いてトランジスタの動
作に不要な領域を削減したから、接合容量を低減するこ
とができる。
【００１３】また、トランジスタの外部ベース領域直下
に高エネルギー酸素注入により酸化膜を形成し、しかも
外部ベース領域の側壁を熱酸化膜で覆ってトランジスタ
の不要領域をさらに削減したので、コレクタ・ベース間
接合容量ＣＴＣ及びコレクタ・基板間接合容量ＣＴＳを
一層低減することができる。
に高エネルギー酸素注入により酸化膜を形成し、しかも
外部ベース領域の側壁を熱酸化膜で覆ってトランジスタ
の不要領域をさらに削減したので、コレクタ・ベース間
接合容量ＣＴＣ及びコレクタ・基板間接合容量ＣＴＳを
一層低減することができる。
【００１４】
【発明の効果】以上のようにこの発明によれば、トラン
ジスタ素子間を分離する酸化膜の一部に高エネルギー酸
素注入により形成した酸化膜を用いてトランジスタの動
作に不要な領域を削減したから、寄生接合容量を低減す
ることができ、高速動作の可能な二層の多結晶シリコン
構造のバイポーラ型トランジスタを得られる効果がある
。
ジスタ素子間を分離する酸化膜の一部に高エネルギー酸
素注入により形成した酸化膜を用いてトランジスタの動
作に不要な領域を削減したから、寄生接合容量を低減す
ることができ、高速動作の可能な二層の多結晶シリコン
構造のバイポーラ型トランジスタを得られる効果がある
。
【００１５】さらにこの発明によれば、トランジスタの
外部ベース領域直下に高エネルギー酸素注入により酸化
膜を形成し、しかも外部ベース領域の側壁を熱酸化膜で
覆ったから、トランジスタの不要領域がさらに削減され
、寄生接合容量を一層低減することができ、より高速な
動作の可能な二層の多結晶シリコン構造のバイポーラ型
トランジスタを得られる効果がある。
外部ベース領域直下に高エネルギー酸素注入により酸化
膜を形成し、しかも外部ベース領域の側壁を熱酸化膜で
覆ったから、トランジスタの不要領域がさらに削減され
、寄生接合容量を一層低減することができ、より高速な
動作の可能な二層の多結晶シリコン構造のバイポーラ型
トランジスタを得られる効果がある。
【図１】この発明の一実施例による半導体集積回路装置
を示す断面図である。
を示す断面図である。
【図２】この発明の一実施例による半導体集積回路装置
の製造工程の一部を示す断面図である。
の製造工程の一部を示す断面図である。
【図３】この発明の一実施例による半導体集積回路装置
の製造工程の一部を示す断面図である。
の製造工程の一部を示す断面図である。
【図４】この発明の一実施例による半導体集積回路装置
の製造工程の一部を示す断面図である。
の製造工程の一部を示す断面図である。
【図５】この発明の一実施例による半導体集積回路装置
の製造工程の一部を示す断面図である。
の製造工程の一部を示す断面図である。
【図６】この発明の一実施例による半導体集積回路装置
の製造工程の一部を示す断面図である。
の製造工程の一部を示す断面図である。
【図７】従来の半導体集積回路装置を示す断面図である
。
。
１ ｐ− 型半導体基板２
ｎ＋ 型埋込層３
ｎ− 型エピタキシャル成長層
４ ｎ＋型コレクタウォー
ル層５ フィールド酸化膜
６ チャネルカット層７ａ
真性ベース層７ｂ
ｐ＋ 型外部ベース層８
エミッタ層９
層間絶縁膜１０ ｐ型の多
結晶シリコン膜１１ ｎ型の多
結晶シリコン膜１２ シリサイ
ド膜１３ 層間絶縁膜１４
アルミ配線１５
バリアメタル１６ ベ
ース電極１７ エミッタ電極１
８ コレクタ電極１９
高エネルギー酸素注入により形成した
酸化膜 ２０，２１ ＣＶＤ酸化膜 ２２ 熱酸化膜２３
窒化膜 ２４ レジスト２５ａ，２５ｂ
熱酸化膜 ２６ａ，２７ｂ ＣＶＤ酸化膜
ｎ＋ 型埋込層３
ｎ− 型エピタキシャル成長層
４ ｎ＋型コレクタウォー
ル層５ フィールド酸化膜
６ チャネルカット層７ａ
真性ベース層７ｂ
ｐ＋ 型外部ベース層８
エミッタ層９
層間絶縁膜１０ ｐ型の多
結晶シリコン膜１１ ｎ型の多
結晶シリコン膜１２ シリサイ
ド膜１３ 層間絶縁膜１４
アルミ配線１５
バリアメタル１６ ベ
ース電極１７ エミッタ電極１
８ コレクタ電極１９
高エネルギー酸素注入により形成した
酸化膜 ２０，２１ ＣＶＤ酸化膜 ２２ 熱酸化膜２３
窒化膜 ２４ レジスト２５ａ，２５ｂ
熱酸化膜 ２６ａ，２７ｂ ＣＶＤ酸化膜
Claims (2)
- 【請求項１】 半導体基板上にアイソプレーナ技術に
より形成された二層の多結晶シリコン構造のバイポーラ
型トランジスタを有する半導体集積回路装置において、
トランジスタ素子間を分離する酸化膜の一部に高エネル
ギー酸素注入により形成した酸化膜を用いたことを特徴
とする半導体集積回路装置。 - 【請求項２】 前記二層多結晶シリコン構造のバイポ
ーラ型トランジスタの外部ベース領域直下に、高エネル
ギー酸素注入により形成した酸化膜を備え、かつ前記外
部ベース領域の側壁を熱酸化膜で覆ったことを特徴とす
る請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1842991A JPH04241422A (ja) | 1991-01-16 | 1991-01-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1842991A JPH04241422A (ja) | 1991-01-16 | 1991-01-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04241422A true JPH04241422A (ja) | 1992-08-28 |
Family
ID=11971406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1842991A Pending JPH04241422A (ja) | 1991-01-16 | 1991-01-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04241422A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004061327A1 (de) * | 2004-12-11 | 2006-06-14 | IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik | Vertikaler Bipolartransistor |
| JP2008235927A (ja) * | 1995-03-17 | 2008-10-02 | Harris Corp | 第二のポリ層の形成後に二重ポリバイポーラトランジスタの２つのレベルをドーピングするプロセス |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63226065A (ja) * | 1987-03-13 | 1988-09-20 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02265247A (ja) * | 1989-04-05 | 1990-10-30 | Nec Corp | 半導体装置 |
-
1991
- 1991-01-16 JP JP1842991A patent/JPH04241422A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63226065A (ja) * | 1987-03-13 | 1988-09-20 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02265247A (ja) * | 1989-04-05 | 1990-10-30 | Nec Corp | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008235927A (ja) * | 1995-03-17 | 2008-10-02 | Harris Corp | 第二のポリ層の形成後に二重ポリバイポーラトランジスタの２つのレベルをドーピングするプロセス |
| DE102004061327A1 (de) * | 2004-12-11 | 2006-06-14 | IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik | Vertikaler Bipolartransistor |
| US7880270B2 (en) | 2004-12-11 | 2011-02-01 | IHP GmbH—Innovations for High Performance Microelectronics/Leibniz-Institut fur innovative Mikroelektronik | Vertical bipolar transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2728671B2 (ja) | バイポーラトランジスタの製造方法 | |
| JPH1041400A (ja) | 半導体装置およびその製造方法 | |
| EP0281235B1 (en) | Bipolar transistor fabrication utilizing cmos techniques | |
| JPH098054A (ja) | 半導体装置の製造方法 | |
| JPH04241422A (ja) | 半導体集積回路装置 | |
| EP0724298B1 (en) | Semiconductor device with bipolar transistor and fabrication method thereof | |
| JP2680358B2 (ja) | 半導体素子の製造方法 | |
| JP2528559B2 (ja) | ラテラルバイポ―ラトランジスタの製造方法 | |
| JP2797774B2 (ja) | 半導体装置およびその製造方法 | |
| JP3207561B2 (ja) | 半導体集積回路およびその製造方法 | |
| JP3063122B2 (ja) | 半導体装置およびその製造方法 | |
| JP2765864B2 (ja) | 半導体装置の製造方法 | |
| JP2915002B2 (ja) | バイポーラ型半導体集積回路装置及びその製造方法 | |
| JPH03131037A (ja) | 半導体装置の製造方法 | |
| JPH05275633A (ja) | 半導体装置及びその製造方法 | |
| JPH0629304A (ja) | 半導体装置およびその製造方法 | |
| JPH05211152A (ja) | バイポーラ型半導体装置およびその製造方法 | |
| JPS59217363A (ja) | バイポ−ラ型半導体装置の製造方法 | |
| JPH0136709B2 (ja) | ||
| JPH02152240A (ja) | 半導体装置の製造方法 | |
| JPH04267554A (ja) | ＢｉＭＯＳ半導体装置及びその製造方法 | |
| JPH04239134A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPS63266877A (ja) | 半導体集積回路 | |
| JPS6346769A (ja) | 半導体装置の製造方法 | |
| JPH04364757A (ja) | 半導体集積回路の製造方法 |