JPH04239134A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH04239134A JPH04239134A JP3014001A JP1400191A JPH04239134A JP H04239134 A JPH04239134 A JP H04239134A JP 3014001 A JP3014001 A JP 3014001A JP 1400191 A JP1400191 A JP 1400191A JP H04239134 A JPH04239134 A JP H04239134A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 67
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 15
- 239000001301 oxygen Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000002513 implantation Methods 0.000 claims abstract description 12
- 238000010438 heat treatment Methods 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims abstract description 7
- 239000000463 material Substances 0.000 claims description 11
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 5
- 239000011574 phosphorus Substances 0.000 abstract description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052796 boron Inorganic materials 0.000 abstract description 4
- 238000005468 ion implantation Methods 0.000 abstract description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 3
- 229910052681 coesite Inorganic materials 0.000 abstract description 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 2
- 150000004767 nitrides Chemical class 0.000 abstract description 2
- 239000000377 silicon dioxide Substances 0.000 abstract description 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 2
- 229910052682 stishovite Inorganic materials 0.000 abstract description 2
- 229910052905 tridymite Inorganic materials 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 56
- 239000012535 impurity Substances 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 6
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910008479 TiSi2 Inorganic materials 0.000 description 2
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 101000582320 Homo sapiens Neurogenic differentiation factor 6 Proteins 0.000 description 1
- 102100030589 Neurogenic differentiation factor 6 Human genes 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 238000001534 heteroepitaxy Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路装置に
関し、特にヘテロバイポーラ型トランジスタの改良に関
するものである。
関し、特にヘテロバイポーラ型トランジスタの改良に関
するものである。
【０００２】
【従来の技術】図６は従来の半導体集積回路装置、特に
そのＮＰＮトランジスタを示す断面図であり、図におい
て、１はＰ型半導体基板で、その上にＮ型エピタキシャ
ル層３が形成されており、該Ｎ型エピタキシャル層３の
底部にはＮ型埋込層２が形成され、該Ｎ型エピタキシャ
ル層３を貫通するＮ型コレクタウォール層４と接続され
ている。また上記Ｎ型エピタキシャル層３表面の中央に
は真性ベース層８ａが形成され、Ｎ型エピタキシャル層
側部に形成された外部ベース層８ｂにつながっている。 また５は上記Ｎ型層を囲むよう形成されたフィールド酸
化膜で、該フィールド酸化膜５の下側にはチャネルカッ
ト層６が形成されている。１５は上記Ｎ型埋込層２及び
Ｎ型コレクタウォール層４上に形成されたコレクタ電極
、１３は上記外部ベース層８ｂ上に形成されたベース電
極であり、それぞれバリアメタル１２上にアルミ配線１
１を形成した２層構造となっている。また９は上記真性
ベース層８ａ上に形成された、Ｎ型不純物をドープした
ＳｉＣ層で、その上にバリアメタル１２とアルミ配線１
１からなるエミッタ電極１４が形成されている。なお、
７ａ，７ｂは上記各電極間を絶縁する層間酸化膜、１０
はバリアメタル１２と半導体層との接合面に形成された
シリサイド膜である。
そのＮＰＮトランジスタを示す断面図であり、図におい
て、１はＰ型半導体基板で、その上にＮ型エピタキシャ
ル層３が形成されており、該Ｎ型エピタキシャル層３の
底部にはＮ型埋込層２が形成され、該Ｎ型エピタキシャ
ル層３を貫通するＮ型コレクタウォール層４と接続され
ている。また上記Ｎ型エピタキシャル層３表面の中央に
は真性ベース層８ａが形成され、Ｎ型エピタキシャル層
側部に形成された外部ベース層８ｂにつながっている。 また５は上記Ｎ型層を囲むよう形成されたフィールド酸
化膜で、該フィールド酸化膜５の下側にはチャネルカッ
ト層６が形成されている。１５は上記Ｎ型埋込層２及び
Ｎ型コレクタウォール層４上に形成されたコレクタ電極
、１３は上記外部ベース層８ｂ上に形成されたベース電
極であり、それぞれバリアメタル１２上にアルミ配線１
１を形成した２層構造となっている。また９は上記真性
ベース層８ａ上に形成された、Ｎ型不純物をドープした
ＳｉＣ層で、その上にバリアメタル１２とアルミ配線１
１からなるエミッタ電極１４が形成されている。なお、
７ａ，７ｂは上記各電極間を絶縁する層間酸化膜、１０
はバリアメタル１２と半導体層との接合面に形成された
シリサイド膜である。
【０００３】次に、図４（ａ） 〜図４（ｃ） ，図５
（ａ） 〜図５（ｃ） ，図６を用い、半導体集積回路
装置のアイソプレーナ技術によるヘテロバイポーラ型ト
ランジスタの製造方法について説明する。まず、Ｐ型半
導体基板１上にＮ型埋込層２を形成し、この上にＮ型エ
ピタキシャル層３を成長させる（ 図４（ａ） ）。次
に素子を分離するためにシリコンエッチングを行い、チ
ャネルカット層６をＢ＋ （ボロン）注入及び熱処理に
より形成した後、フィールド酸化膜５を形成する（図４
（ｂ） ）。そして、Ｎ型コレクタウォール層４、真性
ベース層８ａ、外部ベース層８ｂをそれぞれＰ＋ （リ
ン）、Ｂ＋ （ボロン）のイオン注入と熱処理により形
成する（図４（ｃ） ）。そして、層間酸化膜７ａをＣ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ） により形成し、真性ベース層８ａ上にエミッ
タ孔を開孔した後、この上にＮ型不純物（例えばＰ＋
（リン））をドープしたＳｉＣ９をエピタキシャル成長
させる（ヘテロエピタキシー）（図５（ａ） ）。その
後、このＮ型不純物をドープしたＳｉＣ９をＲＩＥ（Ｒ
ｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によりパタ
ーニングし、Ｎ型コレクタウォール層４及び外部ベース
８ｂ上にそれぞれコレクタコンタクト孔及び外部ベース
コンタクト孔を開孔する（図５（ｂ） ）。そして、シ
リサイド膜１０（例えばＴｉＳｉ２ ）を選択的に形成
し、層間酸化膜７ｂをＣＶＤにより形成する（図５（ｃ
） ）。さらに、酸化膜ドライエッチングにより再度上
記各コンタクト孔を開孔し、バリアメタル１２及びアル
ミ配線１１の形成及びパターニングによりベース電極１
３，エミッタ電極１４，コレクタ電極１５を形成する（
図６）。
（ａ） 〜図５（ｃ） ，図６を用い、半導体集積回路
装置のアイソプレーナ技術によるヘテロバイポーラ型ト
ランジスタの製造方法について説明する。まず、Ｐ型半
導体基板１上にＮ型埋込層２を形成し、この上にＮ型エ
ピタキシャル層３を成長させる（ 図４（ａ） ）。次
に素子を分離するためにシリコンエッチングを行い、チ
ャネルカット層６をＢ＋ （ボロン）注入及び熱処理に
より形成した後、フィールド酸化膜５を形成する（図４
（ｂ） ）。そして、Ｎ型コレクタウォール層４、真性
ベース層８ａ、外部ベース層８ｂをそれぞれＰ＋ （リ
ン）、Ｂ＋ （ボロン）のイオン注入と熱処理により形
成する（図４（ｃ） ）。そして、層間酸化膜７ａをＣ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ） により形成し、真性ベース層８ａ上にエミッ
タ孔を開孔した後、この上にＮ型不純物（例えばＰ＋
（リン））をドープしたＳｉＣ９をエピタキシャル成長
させる（ヘテロエピタキシー）（図５（ａ） ）。その
後、このＮ型不純物をドープしたＳｉＣ９をＲＩＥ（Ｒ
ｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によりパタ
ーニングし、Ｎ型コレクタウォール層４及び外部ベース
８ｂ上にそれぞれコレクタコンタクト孔及び外部ベース
コンタクト孔を開孔する（図５（ｂ） ）。そして、シ
リサイド膜１０（例えばＴｉＳｉ２ ）を選択的に形成
し、層間酸化膜７ｂをＣＶＤにより形成する（図５（ｃ
） ）。さらに、酸化膜ドライエッチングにより再度上
記各コンタクト孔を開孔し、バリアメタル１２及びアル
ミ配線１１の形成及びパターニングによりベース電極１
３，エミッタ電極１４，コレクタ電極１５を形成する（
図６）。
【０００４】次に、ヘテロバイポーラについて説明する
。この従来例ではエミッタにヘテロ材料のＳｉＣを用い
ているが、このＳｉＣは半導体基板材料のＳｉよりバン
ドギャップが大きく、ワイドバンドギャプエミッタ（ｗ
ｉｄｅ ｂａｎｄｇａｐ ｅｍｉｔｔｅｒ）となってい
る。この構造にすると、エミッタ層のバンドギャップエ
ネルギーがベース層のそれより大きくなり、ベースから
エミッタへの少数キャリアの逆注入を抑え、エミッタ注
入効率、即ち電流利得を高くできる。
。この従来例ではエミッタにヘテロ材料のＳｉＣを用い
ているが、このＳｉＣは半導体基板材料のＳｉよりバン
ドギャップが大きく、ワイドバンドギャプエミッタ（ｗ
ｉｄｅ ｂａｎｄｇａｐ ｅｍｉｔｔｅｒ）となってい
る。この構造にすると、エミッタ層のバンドギャップエ
ネルギーがベース層のそれより大きくなり、ベースから
エミッタへの少数キャリアの逆注入を抑え、エミッタ注
入効率、即ち電流利得を高くできる。
【０００５】即ち、エミッタ注入効率ｒは下記の数１と
表され、ここでＩｎはエミッタからベースへ注入される
電子電流、Ｉｐはベースからエミッタへ注入されるホー
ル電流、Ｉｓはエミッタベース空乏層での再結合電流で
、Ｉｅはエミッタ電流（Ｉｎ＋Ｉｐ＋Ｉｓ）である。 従って、バンドギャップエネルギーを大きくすることに
より、ベースからエミッタへ注入されるホール電流Ｉｐ
を小さくして、エミッタ注入効率ｒを高くできる。
表され、ここでＩｎはエミッタからベースへ注入される
電子電流、Ｉｐはベースからエミッタへ注入されるホー
ル電流、Ｉｓはエミッタベース空乏層での再結合電流で
、Ｉｅはエミッタ電流（Ｉｎ＋Ｉｐ＋Ｉｓ）である。 従って、バンドギャップエネルギーを大きくすることに
より、ベースからエミッタへ注入されるホール電流Ｉｐ
を小さくして、エミッタ注入効率ｒを高くできる。
【０００６】
【数１】
【０００７】また電流利得βは下記の数２と表され、こ
こでＩｒはベース中での再結合電流、Ｉｃはコレクタ電
流（Ｉｎ−Ｉｒ）、Ｉｂはベース電流（Ｉｐ＋Ｉｒ＋Ｉ
ｓ）である。従って、バンドギャップエネルギーを大き
くすることにより、ベースからエミッタへ注入されるホ
ール電流Ｉｐを小さくして、電流利得βを高くできる。
こでＩｒはベース中での再結合電流、Ｉｃはコレクタ電
流（Ｉｎ−Ｉｒ）、Ｉｂはベース電流（Ｉｐ＋Ｉｒ＋Ｉ
ｓ）である。従って、バンドギャップエネルギーを大き
くすることにより、ベースからエミッタへ注入されるホ
ール電流Ｉｐを小さくして、電流利得βを高くできる。
【０００８】
【数２】
【０００９】従って、ベースの不純物濃度の増大を、こ
れに伴う電流利得の低下を抑えつつ実現し、ベース抵抗
を下げることができる。このような装置ではベース幅が
狭くてもベース抵抗を小さくでき、高速化が図れる。
れに伴う電流利得の低下を抑えつつ実現し、ベース抵抗
を下げることができる。このような装置ではベース幅が
狭くてもベース抵抗を小さくでき、高速化が図れる。
【００１０】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されいるので、一部がコレクタ
として機能するＮ型エピタキシャル層３やコレクタ電流
を引き出すためのＮ型埋込層２の面積が大きく、つまり
トランジスタ動作としては不要な領域が広い範囲に存在
するため、コレクタ・ベース間接合容量ＣＴＣ，つまり
真性及び外部ベース層８ａ，８ｂとＮ型エピタキシャル
層３との間の接合容量、及びコレクタ・基板間接合容量
ＣＴＳ，つまりＮ型埋込層２とＰ型半導体基板１との間
の接合容量が大きくなるという問題点があった。
装置は以上のように構成されいるので、一部がコレクタ
として機能するＮ型エピタキシャル層３やコレクタ電流
を引き出すためのＮ型埋込層２の面積が大きく、つまり
トランジスタ動作としては不要な領域が広い範囲に存在
するため、コレクタ・ベース間接合容量ＣＴＣ，つまり
真性及び外部ベース層８ａ，８ｂとＮ型エピタキシャル
層３との間の接合容量、及びコレクタ・基板間接合容量
ＣＴＳ，つまりＮ型埋込層２とＰ型半導体基板１との間
の接合容量が大きくなるという問題点があった。
【００１１】この発明は、上記のような問題点を解消す
るためになされたもので、トランジスタ動作として不要
な部分を削減してトランジスタにおける寄生接合容量を
低減することができ、より高速な動作が可能なヘテロバ
イポーラ型の半導体集積回路装置を得ることを目的とす
る。
るためになされたもので、トランジスタ動作として不要
な部分を削減してトランジスタにおける寄生接合容量を
低減することができ、より高速な動作が可能なヘテロバ
イポーラ型の半導体集積回路装置を得ることを目的とす
る。
【００１２】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、半導体層のトランジスタ動作に不要な部
分を、高エネルギー酸素注入により形成した酸化膜によ
り置き換えたものである。
積回路装置は、半導体層のトランジスタ動作に不要な部
分を、高エネルギー酸素注入により形成した酸化膜によ
り置き換えたものである。
【００１３】またこの発明は、上記半導体集積回路装置
において、上記トランジスタの不要な部分としてトラン
ジスタ素子の外部ベース領域直下の半導体領域としたも
のである。
において、上記トランジスタの不要な部分としてトラン
ジスタ素子の外部ベース領域直下の半導体領域としたも
のである。
【００１４】またこの発明は、上記半導体集積回路装置
において、トランジスタ素子を、そのエミッタ領域に、
ベース領域を構成する半導体材料とは異なり、バンドギ
ャップエネルギーの大きい半導体材料を用いたヘテロバ
イポーラ型トランジスタとしたものである。
において、トランジスタ素子を、そのエミッタ領域に、
ベース領域を構成する半導体材料とは異なり、バンドギ
ャップエネルギーの大きい半導体材料を用いたヘテロバ
イポーラ型トランジスタとしたものである。
【００１５】また本発明の製造方法におけるプレーナ型
バイポーラトランジスタの素子形成工程は、半導体層の
トランジスタ動作に不要な部分を、高エネルギー酸素注
入によるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａ
ｔｏｒ）技術を用いて形成した酸化膜により置き換える
ようにしたものである。
バイポーラトランジスタの素子形成工程は、半導体層の
トランジスタ動作に不要な部分を、高エネルギー酸素注
入によるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａ
ｔｏｒ）技術を用いて形成した酸化膜により置き換える
ようにしたものである。
【００１６】
【作用】この発明においては、トランジスタを構成する
半導体領域の内、トランジスタ動作に不要な部分を高エ
ネルギー酸素注入によるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ
Ｉｎｓｕｌａｔｏｒ）技術を用いて酸化したから、ト
ランジスタを構成する半導体層相互間及び該半導体層と
半導体基板との間の寄生接合容量を低減することができ
、これによりトランジスタ動作を高速化することができ
る。
半導体領域の内、トランジスタ動作に不要な部分を高エ
ネルギー酸素注入によるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ
Ｉｎｓｕｌａｔｏｒ）技術を用いて酸化したから、ト
ランジスタを構成する半導体層相互間及び該半導体層と
半導体基板との間の寄生接合容量を低減することができ
、これによりトランジスタ動作を高速化することができ
る。
【００１７】またこの発明においては、上記トランジス
タの不要な部分としての外部ベース領域直下の半導体領
域を酸化するようにしたので、コレクタ・ベース間接合
容量を低減することができ、またトランジスタ素子のエ
ミッタ領域に、ベース領域を構成する半導体材料とは異
なり、バンドギャップエネルギーの大きい半導体材料を
用いたので、ベース幅が狭くてもベース抵抗を下げるこ
とができ、この結果、高速動作が可能なヘテロバイポー
ラ型の半導体集積回路装置を得ることができる。
タの不要な部分としての外部ベース領域直下の半導体領
域を酸化するようにしたので、コレクタ・ベース間接合
容量を低減することができ、またトランジスタ素子のエ
ミッタ領域に、ベース領域を構成する半導体材料とは異
なり、バンドギャップエネルギーの大きい半導体材料を
用いたので、ベース幅が狭くてもベース抵抗を下げるこ
とができ、この結果、高速動作が可能なヘテロバイポー
ラ型の半導体集積回路装置を得ることができる。
【００１８】
【実施例】図３は、この発明の一実施例による半導体集
積回路装置を示す断面図である。図において、図６と同
一符号は同一又は相当部分を示し、１６は高エネルギー
酸素注入により形成した酸化膜で、その一部が上記外部
ベース層８ｂの下側に位置している。
積回路装置を示す断面図である。図において、図６と同
一符号は同一又は相当部分を示し、１６は高エネルギー
酸素注入により形成した酸化膜で、その一部が上記外部
ベース層８ｂの下側に位置している。
【００１９】次に製造方法について図１（ａ） 〜図１
（ｃ） ，図２（ａ） 〜図２（ｃ） 及び図３を用い
て説明する。まず、Ｐ型半導体基板１上にＮ型埋込層２
及びチャネルカット層６を形成し、この上にＮ型エピタ
キシャル層３を成長させる（図１（ａ） ）。次にＳＯ
Ｉ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術
を用いて、つまりＳｉＯ２ マスクをかけて高エネルギ
ー（ＭｅＶ）酸素注入を行い、熱処理を行って、酸化膜
１６を形成する（図１（ｂ） ）。そして、窒化膜をマ
スクにしてフィールド酸化膜５を形成する（図１（ｃ）
）。その後、Ｎ型コレクタウォール層４，真性ベース
層８ａ、外部ベース層８ｂをそれぞれＰ＋ （リン），
Ｂ＋ （ボロン）のイオン注入と熱処理により形成する
（図２（ａ） ）。そして、層間酸化膜７ａをＣＶＤに
より形成し、エミッタ孔を開孔した後、この上にＮ型不
純物（例えばＰ＋ （リン））をドープしたＳｉＣ９を
エピタキシャル成長させる（図２（ｂ） ）。その後、
このＮ型不純物をドープしたＳｉＣ９をＲＩＥによりパ
ターニングし、コレクタコンタクト孔及び外部ベースコ
ンタクト孔を開孔する。そして、シリサイド膜１０（例
えばＴｉＳｉ２ ）を選択的に形成し、層間酸化膜７ｂ
をＣＶＤにより形成する（図２（ｃ） ）。さらに、酸
化膜ドライエッチングによりコンタクト孔を開孔し、バ
リアメタル１２及びアルミ配線１１によりベース電極１
３，エミッタ電極１４，コレクタ電極１５を形成する（
図３）。
（ｃ） ，図２（ａ） 〜図２（ｃ） 及び図３を用い
て説明する。まず、Ｐ型半導体基板１上にＮ型埋込層２
及びチャネルカット層６を形成し、この上にＮ型エピタ
キシャル層３を成長させる（図１（ａ） ）。次にＳＯ
Ｉ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術
を用いて、つまりＳｉＯ２ マスクをかけて高エネルギ
ー（ＭｅＶ）酸素注入を行い、熱処理を行って、酸化膜
１６を形成する（図１（ｂ） ）。そして、窒化膜をマ
スクにしてフィールド酸化膜５を形成する（図１（ｃ）
）。その後、Ｎ型コレクタウォール層４，真性ベース
層８ａ、外部ベース層８ｂをそれぞれＰ＋ （リン），
Ｂ＋ （ボロン）のイオン注入と熱処理により形成する
（図２（ａ） ）。そして、層間酸化膜７ａをＣＶＤに
より形成し、エミッタ孔を開孔した後、この上にＮ型不
純物（例えばＰ＋ （リン））をドープしたＳｉＣ９を
エピタキシャル成長させる（図２（ｂ） ）。その後、
このＮ型不純物をドープしたＳｉＣ９をＲＩＥによりパ
ターニングし、コレクタコンタクト孔及び外部ベースコ
ンタクト孔を開孔する。そして、シリサイド膜１０（例
えばＴｉＳｉ２ ）を選択的に形成し、層間酸化膜７ｂ
をＣＶＤにより形成する（図２（ｃ） ）。さらに、酸
化膜ドライエッチングによりコンタクト孔を開孔し、バ
リアメタル１２及びアルミ配線１１によりベース電極１
３，エミッタ電極１４，コレクタ電極１５を形成する（
図３）。
【００２０】このように本実施例では、外部ベース層８
ｂ下側の半導体領域を高エネルギー酸素注入により酸化
して、Ｎ型埋込層２及びＮ型エピタキシャル層３の、ト
ランジスタ動作に不要な部分を削減したので、コレクタ
・ベース間接合容量ＣＴＣ及びコレクタ・基板間接合容
量ＣＴＳを低減することができ、より高速なトランジス
タ動作を実現できる。
ｂ下側の半導体領域を高エネルギー酸素注入により酸化
して、Ｎ型埋込層２及びＮ型エピタキシャル層３の、ト
ランジスタ動作に不要な部分を削減したので、コレクタ
・ベース間接合容量ＣＴＣ及びコレクタ・基板間接合容
量ＣＴＳを低減することができ、より高速なトランジス
タ動作を実現できる。
【００２１】また、エミッタにヘテロ材料のＳｉＯを用
いているので、エミッタ層のバンドギャップエネルギー
がベースのそれより大きくなり、ベースからエミッタへ
の少数キャリアの逆注入を抑え、エミッタ注入効率、即
ち電流利得を高くできる。このためベースの低抵抗化及
び電流利得の低下を考えずにベースの不純物濃度を大幅
に上げられ、即ちベース幅が狭くてもベース抵抗を下げ
ることができ、より高速動作が可能なヘテロバイポーラ
型の半導体集積回路装置を得ることができる。
いているので、エミッタ層のバンドギャップエネルギー
がベースのそれより大きくなり、ベースからエミッタへ
の少数キャリアの逆注入を抑え、エミッタ注入効率、即
ち電流利得を高くできる。このためベースの低抵抗化及
び電流利得の低下を考えずにベースの不純物濃度を大幅
に上げられ、即ちベース幅が狭くてもベース抵抗を下げ
ることができ、より高速動作が可能なヘテロバイポーラ
型の半導体集積回路装置を得ることができる。
【００２２】なお上記実施例では、外部ベース層８ｂの
下側の半導体領域を高エネルギー酸素注入により酸化し
た場合を示したが、上記酸素注入により酸化する領域は
これに限るものではなく、トランジスタ動作に不要な領
域であれば、接合容量の低減の効果を得ることができる
。
下側の半導体領域を高エネルギー酸素注入により酸化し
た場合を示したが、上記酸素注入により酸化する領域は
これに限るものではなく、トランジスタ動作に不要な領
域であれば、接合容量の低減の効果を得ることができる
。
【００２３】
【発明の効果】以上のように、本発明に係る半導体集積
回路によれば、従来のプレーナ技術に加えて高エネルギ
ー酸素注入によるＳＯＩ技術を適用し、トランジスタ動
作に不要な部分を酸化膜により削減したので、接合容量
を低減することができ、より高速動作が可能なヘテロバ
イポーラ型の半導体集積回路装置が得られるという効果
がある。
回路によれば、従来のプレーナ技術に加えて高エネルギ
ー酸素注入によるＳＯＩ技術を適用し、トランジスタ動
作に不要な部分を酸化膜により削減したので、接合容量
を低減することができ、より高速動作が可能なヘテロバ
イポーラ型の半導体集積回路装置が得られるという効果
がある。
【００２４】また、上記トランジスタ動作に不要な部分
として外部ベース領域直下の半導体領域を酸化するよう
にしたので、コレクタ・ベース間接合容量ＣＴＣを低減
することができる。また、トランジスタ素子を、そのエ
ミッタ領域に、ベース領域を構成する半導体材料とは異
なり、バンドギャップエネルギーの大きい半導体材料を
用いたヘテロバイポーラ型トランジスタとしたので、ベ
ース幅が狭くてもベース抵抗を下げることができる。従
って、高速動作が可能なヘテロバイポーラ型の半導体集
積回路が得られるという効果がある。
として外部ベース領域直下の半導体領域を酸化するよう
にしたので、コレクタ・ベース間接合容量ＣＴＣを低減
することができる。また、トランジスタ素子を、そのエ
ミッタ領域に、ベース領域を構成する半導体材料とは異
なり、バンドギャップエネルギーの大きい半導体材料を
用いたヘテロバイポーラ型トランジスタとしたので、ベ
ース幅が狭くてもベース抵抗を下げることができる。従
って、高速動作が可能なヘテロバイポーラ型の半導体集
積回路が得られるという効果がある。
【図１】本発明の一実施例による半導体集積回路装置の
製造方法の一部を示す断面図。
製造方法の一部を示す断面図。
【図２】本発明の一実施例による半導体集積回路装置の
製造方法の一部を示す断面図。
製造方法の一部を示す断面図。
【図３】本発明の一実施例による半導体集積回路装置を
示す断面図。
示す断面図。
【図４】従来の半導体集積回路装置の製造方法の一部を
示す断面図。
示す断面図。
【図５】従来の半導体集積回路装置の製造方法の一部を
示す断面図。
示す断面図。
【図６】従来の半導体集積回路装置を示す断面図。
１ Ｐ型半導体基板２
Ｎ型埋込層 ３ Ｎ型エピタキシャル層４
Ｎ型コレクタウォール層５
フィールド酸化膜６ チャ
ネルカット層７ａ，７ｂ 層間酸化膜 ８ａ 真性ベース層 ８ｂ 外部ベース層 ９ Ｎ型不純物をドープしたＳｉＣ
１０ シリサイド膜 １１ アルミ配線 １２ バリアメタル １３ ベース電極 １４ エミッタ電極 １５ コレクタ電極 １６ 高エネルギー酸素注入により形成
した酸化膜
Ｎ型埋込層 ３ Ｎ型エピタキシャル層４
Ｎ型コレクタウォール層５
フィールド酸化膜６ チャ
ネルカット層７ａ，７ｂ 層間酸化膜 ８ａ 真性ベース層 ８ｂ 外部ベース層 ９ Ｎ型不純物をドープしたＳｉＣ
１０ シリサイド膜 １１ アルミ配線 １２ バリアメタル １３ ベース電極 １４ エミッタ電極 １５ コレクタ電極 １６ 高エネルギー酸素注入により形成
した酸化膜
Claims (4)
- 【請求項１】 半導体基板上に複数の半導体層を形成
してなるプレーナ型バイポーラトランジスタ素子を備え
た半導体集積回路装置において、上記各半導体層のトラ
ンジスタ動作に不要な部分を、高エネルギー酸素注入に
より形成した酸化膜により置き換えたことを特徴とする
半導体集積回路装置。 - 【請求項２】 上記トランジスタ動作に不要な部分は
、上記トランジスタ素子の外部ベース領域直下の半導体
領域であることを特徴とする請求項１記載の半導体集積
回路装置。 - 【請求項３】 上記トランジスタ素子は、エミッタ領
域に、ベース領域を構成する半導体材料と異なる、バン
ドギャップエネルギーの大きい半導体材料を用いたヘテ
ロバイポーラ型トランジスタであることを特徴とする請
求項１または２記載の半導体集積回路装置。 - 【請求項４】 半導体基板上に複数の半導体層を形成
してプレーナ型バイポーラトランジスタ素子を形成する
素子形成工程を有する半導体集積回路装置の製造方法に
おいて、上記素子形成工程は、上記各半導体層のトラン
ジスタ動作に不要な部分に高エネルギーで酸素注入する
工程と、その後熱処理を行って上記トランジスタ動作に
不要な部分を酸化する熱処理工程とを有するものである
ことを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014001A JP2888652B2 (ja) | 1991-01-11 | 1991-01-11 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014001A JP2888652B2 (ja) | 1991-01-11 | 1991-01-11 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04239134A true JPH04239134A (ja) | 1992-08-27 |
| JP2888652B2 JP2888652B2 (ja) | 1999-05-10 |
Family
ID=11848985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3014001A Expired - Fee Related JP2888652B2 (ja) | 1991-01-11 | 1991-01-11 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2888652B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62160760A (ja) * | 1986-01-10 | 1987-07-16 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1991
- 1991-01-11 JP JP3014001A patent/JP2888652B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62160760A (ja) * | 1986-01-10 | 1987-07-16 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2888652B2 (ja) | 1999-05-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |