JP2655052B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
Description
【０００１】
【産業上の利用分野】本発明はバイポーラトランジスタ
と絶縁ゲートトランジスタ（以下、ＭＯＳトランジス
タ、と称す）を備えた半導体装置およびその製造方法に
係り、特に回路動作速度を大幅に向上するに好適な技術
に関する。
と絶縁ゲートトランジスタ（以下、ＭＯＳトランジス
タ、と称す）を備えた半導体装置およびその製造方法に
係り、特に回路動作速度を大幅に向上するに好適な技術
に関する。
【０００２】
【従来の技術】従来、バイポーラトランジスタとＭＯＳ
トランジスタとを同一半導体基板上に有する半導体装置
（以下ＢｉＣＭＯＳ、と称す）はセルフアライン技術や
微細加工技術等の進歩により微細化が進み動作速度も高
速化している。そしてこの動作速度を一層高速化する手
段としては、バイポーラトランジスタの特性を向上する
ことがひとつである。
トランジスタとを同一半導体基板上に有する半導体装置
（以下ＢｉＣＭＯＳ、と称す）はセルフアライン技術や
微細加工技術等の進歩により微細化が進み動作速度も高
速化している。そしてこの動作速度を一層高速化する手
段としては、バイポーラトランジスタの特性を向上する
ことがひとつである。
【０００３】バイポーラトランジスタの高速化のため
に、例えば特開平２−１０６９３７号公報や特開平１−
２８９１６３号公報に述べられているように、ヘテロ接
合バイポーラトランジスタをシリコン系で実現し、増幅
率の向上、ベース抵抗の低減を図ろうという試みがなさ
れている。
に、例えば特開平２−１０６９３７号公報や特開平１−
２８９１６３号公報に述べられているように、ヘテロ接
合バイポーラトランジスタをシリコン系で実現し、増幅
率の向上、ベース抵抗の低減を図ろうという試みがなさ
れている。
【０００４】また狭いバンドキャップをもったシリコン
・ゲルマ層（以下、ＳｉＧｅ層、と称す）をベースに用
いたヘテロ接合バイポーラトランジスタをＢｉＣＭＯＳ
に適用した例としては、例えばＫ．Ｉｍａｉ ｅｔ ａ
ｌ．，１９９０ ＩＥＥＥＢＣＴＭ，ＰＰ．９０−９
３，（１９９０）に記載されている。この文献において
バイポーラトランジスタ部の構造は図９に示すようにｐ
型基板６０１内に、ｎ型埋込み層６０２、ｎ型コレクタ
層６０３、素子分離領域６０４、コレクタ引出し層６０
５、外部ベース層６０６、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ
Ｂｅａｍ Ｅｐｉｔａｘｙ）技術により形成されたＳ
ｉＧｅ真性ベース層６０７、ＭＢＥ技術により形成され
た低濃度ｎ型シリコン層６０８、エミッタ層６０９、エ
ミッタ引出し多結晶シリコン電極６１０、から成る。
・ゲルマ層（以下、ＳｉＧｅ層、と称す）をベースに用
いたヘテロ接合バイポーラトランジスタをＢｉＣＭＯＳ
に適用した例としては、例えばＫ．Ｉｍａｉ ｅｔ ａ
ｌ．，１９９０ ＩＥＥＥＢＣＴＭ，ＰＰ．９０−９
３，（１９９０）に記載されている。この文献において
バイポーラトランジスタ部の構造は図９に示すようにｐ
型基板６０１内に、ｎ型埋込み層６０２、ｎ型コレクタ
層６０３、素子分離領域６０４、コレクタ引出し層６０
５、外部ベース層６０６、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ
Ｂｅａｍ Ｅｐｉｔａｘｙ）技術により形成されたＳ
ｉＧｅ真性ベース層６０７、ＭＢＥ技術により形成され
た低濃度ｎ型シリコン層６０８、エミッタ層６０９、エ
ミッタ引出し多結晶シリコン電極６１０、から成る。
【０００５】図１０はこの図９に示したトランジスタの
深さ方向の不純物濃度分布の一例である。最上領域７０
１はエミッタ電極用多結晶シリコン層６１０で不純物濃
度１０20〜１０21ｃｍ-3、厚さ１５０〜２５０ｎｍ、領
域７０２は不純物濃度５×１０17〜１×１０19ｃｍ-3、
厚さ１０〜１００ｎｍのシリコンエピタキシャル層６０
８、領域７０３はＳｉＧｅベース層６０７で不純物濃度
１×１０18〜５×１０19ｃｍ-3、Ｇｅの含有率５〜２０
％、厚さ１０〜１００ｎｍ、領域７０４はコレクタ層６
０２と６０３で不純物濃度１×１０16〜５×１０17ｃｍ
-3のｎ型コレクタ層６０３およびコレクタ抵抗を低減す
るための不純物濃度１０19〜１０21ｃｍ-3の埋込層６０
３からなる。
深さ方向の不純物濃度分布の一例である。最上領域７０
１はエミッタ電極用多結晶シリコン層６１０で不純物濃
度１０20〜１０21ｃｍ-3、厚さ１５０〜２５０ｎｍ、領
域７０２は不純物濃度５×１０17〜１×１０19ｃｍ-3、
厚さ１０〜１００ｎｍのシリコンエピタキシャル層６０
８、領域７０３はＳｉＧｅベース層６０７で不純物濃度
１×１０18〜５×１０19ｃｍ-3、Ｇｅの含有率５〜２０
％、厚さ１０〜１００ｎｍ、領域７０４はコレクタ層６
０２と６０３で不純物濃度１×１０16〜５×１０17ｃｍ
-3のｎ型コレクタ層６０３およびコレクタ抵抗を低減す
るための不純物濃度１０19〜１０21ｃｍ-3の埋込層６０
３からなる。
【０００６】
【発明が解決しようとする課題】このような構造のバイ
ポーラトランジスタにおいては、次のような問題点を有
する。
ポーラトランジスタにおいては、次のような問題点を有
する。
【０００７】製造工程中の熱処理によってＳｉＧｅベー
ス層中に含まれる不純物ボロンがコレクタ側へ拡散し、
ベース・コレクタ接合の境界がシリコン・コレクタ領域
内へ移動する（図１０中の７０５）。このため本来ベー
ス・コレクタ界面はヘテロ接合であったがベース・コレ
クタ接合位置の移動により、コレクタ内に形成さえたベ
ース領域のエネルギバンド幅は、図１１のエネルギバン
ド構造図に示すように、ＳｉＧｅベース層内のようにナ
ローバンド幅とはならず、シリコンのエネルギバンド幅
に近くなりベース・コレクタ接合近辺に寄生エネルギ障
壁７０９が形成される。尚、図１１において、７０６は
ＭＢＥ成長後のベース幅、７０８はベース中のボロンが
熱拡散した後のベース幅、７０７はボロン拡散領域を示
す。
ス層中に含まれる不純物ボロンがコレクタ側へ拡散し、
ベース・コレクタ接合の境界がシリコン・コレクタ領域
内へ移動する（図１０中の７０５）。このため本来ベー
ス・コレクタ界面はヘテロ接合であったがベース・コレ
クタ接合位置の移動により、コレクタ内に形成さえたベ
ース領域のエネルギバンド幅は、図１１のエネルギバン
ド構造図に示すように、ＳｉＧｅベース層内のようにナ
ローバンド幅とはならず、シリコンのエネルギバンド幅
に近くなりベース・コレクタ接合近辺に寄生エネルギ障
壁７０９が形成される。尚、図１１において、７０６は
ＭＢＥ成長後のベース幅、７０８はベース中のボロンが
熱拡散した後のベース幅、７０７はボロン拡散領域を示
す。
【０００８】ボロン拡散の度合と寄生エネルギ障壁の大
きさについてはＰｒｉｎｚ ｅｔａｌ．１９８９ ＩＥ
ＤＭ Ｔｅｃｈ Ｄｉｇｅｓｔ，ｐｐ．６３９−６４１
に述べられている。この寄生エネルギ障壁が存在するこ
とにより、ベースからコレクタへ注入される電子が減り
コレクタ電流が減少する。またバイポーラトランジスタ
の高周波特性を表わす遮断同波数（以下、ｆT と称す）
が低下する。このｆT の低下は高コレクタ電流密度にな
るほど大きく、その一例を図１２に示す。同図において
従来のシリコンホモ接合バイポーラトラジスタのｆT ７
１１と、ベース・コレクタ間に寄生エネルギ障壁が形成
されているＳｉＧｅベースヘテロ接合バイポーラトラン
ジスタのｆT ７１０を比較すると、ｆT の最大値は後者
の方が高いが、高コレクタ電流領域では前者のｆT の方
が高い。
きさについてはＰｒｉｎｚ ｅｔａｌ．１９８９ ＩＥ
ＤＭ Ｔｅｃｈ Ｄｉｇｅｓｔ，ｐｐ．６３９−６４１
に述べられている。この寄生エネルギ障壁が存在するこ
とにより、ベースからコレクタへ注入される電子が減り
コレクタ電流が減少する。またバイポーラトランジスタ
の高周波特性を表わす遮断同波数（以下、ｆT と称す）
が低下する。このｆT の低下は高コレクタ電流密度にな
るほど大きく、その一例を図１２に示す。同図において
従来のシリコンホモ接合バイポーラトラジスタのｆT ７
１１と、ベース・コレクタ間に寄生エネルギ障壁が形成
されているＳｉＧｅベースヘテロ接合バイポーラトラン
ジスタのｆT ７１０を比較すると、ｆT の最大値は後者
の方が高いが、高コレクタ電流領域では前者のｆT の方
が高い。
【０００９】図１３は、コレクタ側へのボロンが拡散す
る距離とバイポーラトランジスタのベース中をキャリア
が走行する時間の関係を計算により求めた結果である。
拡散距離が２０ｎｍ以上になるとベース走行時間（τ）
は著しく大きくなる。従ってｆT が低下する。
る距離とバイポーラトランジスタのベース中をキャリア
が走行する時間の関係を計算により求めた結果である。
拡散距離が２０ｎｍ以上になるとベース走行時間（τ）
は著しく大きくなる。従ってｆT が低下する。
【００１０】半導体装置内におけるＢｉＯＭＯＳ回路で
は、バイポーラトランジスタを出力負荷容量を急速に充
放電させるため高コレクタ電流領域で動作させている。
このため上述したような寄生エネルギ障害を有するバイ
ポーラトランジスタを使用すると回路性能が大きく劣化
し、従来のシリコンホモ接合トランジスタを用いた場合
よりも、シリコンヘテロ接合トランジスタを用いたＢｉ
ＣＭＯＳ回路の負荷駆動能力は悪化する。また高電流領
域でも高ｆT が得られるようにエミッタサイズを大きく
する対策案もあるが、それにはホモ接合バイポーラトラ
ンジスタのものより２〜４倍にしなければならず、トラ
ンジスタ面積が大きくなってしまい素子を高集積化する
際に大きな問題になる。
は、バイポーラトランジスタを出力負荷容量を急速に充
放電させるため高コレクタ電流領域で動作させている。
このため上述したような寄生エネルギ障害を有するバイ
ポーラトランジスタを使用すると回路性能が大きく劣化
し、従来のシリコンホモ接合トランジスタを用いた場合
よりも、シリコンヘテロ接合トランジスタを用いたＢｉ
ＣＭＯＳ回路の負荷駆動能力は悪化する。また高電流領
域でも高ｆT が得られるようにエミッタサイズを大きく
する対策案もあるが、それにはホモ接合バイポーラトラ
ンジスタのものより２〜４倍にしなければならず、トラ
ンジスタ面積が大きくなってしまい素子を高集積化する
際に大きな問題になる。
【００１１】これに対してＥＣＬ回路のようにバイポー
ラトランジスタを流れるスイッチング電流がＢｉＣＭＯ
Ｓ回路より小さくてすむ場合は、前述したようにＳｉＧ
ｅベースヘテロ接合トランジスタの方が高ｆT を得るこ
とができ回路動作速度も向上する。
ラトランジスタを流れるスイッチング電流がＢｉＣＭＯ
Ｓ回路より小さくてすむ場合は、前述したようにＳｉＧ
ｅベースヘテロ接合トランジスタの方が高ｆT を得るこ
とができ回路動作速度も向上する。
【００１２】前述したベース層中に含まれる不純物ボロ
ンのコレクタ側への拡散は製造工程中の熱処理の低温化
・処理時間短時間化により減らすことは可能であるが、
全く無くすことはできず、ＳｉＧｅベースヘテロ接合バ
イポーラトランジスタを搭載したＢｉＣＭＯＳのＬＳＩ
では性能向上を図る上で大きな問題になる。
ンのコレクタ側への拡散は製造工程中の熱処理の低温化
・処理時間短時間化により減らすことは可能であるが、
全く無くすことはできず、ＳｉＧｅベースヘテロ接合バ
イポーラトランジスタを搭載したＢｉＣＭＯＳのＬＳＩ
では性能向上を図る上で大きな問題になる。
【００１３】
【課題を解決するための手段】本発明の特徴は、ヘテロ
接合パイポーラトランジスタと、ホモ接合パイポーラト
ランジスタと、絶縁ゲート電解効果トランジスタとを同
一の半導体基板に備えたＢｉＣＭＯＳの半導体装置にお
いて、前記ヘテロ接合パイポーラトランジスタは該トラ
ンジスタの遮断周波数対コレクタ電流特性において遮断
周波数が最大値となるコレクタ電流値以下で主に動作す
る回路に用いられ、前記ホモ接合パイポーラトランジス
タは該トランジスタの遮断周波数対コレクタ電流特性に
おいて遮断周波数が最大値となるコレクタ電流値以上で
主に動作する回路に用いられる半導体装置にある。
接合パイポーラトランジスタと、ホモ接合パイポーラト
ランジスタと、絶縁ゲート電解効果トランジスタとを同
一の半導体基板に備えたＢｉＣＭＯＳの半導体装置にお
いて、前記ヘテロ接合パイポーラトランジスタは該トラ
ンジスタの遮断周波数対コレクタ電流特性において遮断
周波数が最大値となるコレクタ電流値以下で主に動作す
る回路に用いられ、前記ホモ接合パイポーラトランジス
タは該トランジスタの遮断周波数対コレクタ電流特性に
おいて遮断周波数が最大値となるコレクタ電流値以上で
主に動作する回路に用いられる半導体装置にある。
【００１４】本発明の他の特徴は、半導体基板の第１の
コレクタ領域上にヘテロ接合パイポーラトランジスタを
設け、前記半導体基板の第２のコレクタ領域上にホモ接
合パイポーラトランジスタを設ける半導体装置の製造方
法において、前記両トランジスタのベース多結晶シリコ
ン電極を同時に形成する工程と、前記ホモ接合パイポー
ラトランジスタのベース領域を形成する工程と、前記ヘ
テロ接合パイポーラトランジスタのベース領域を形成す
る工程と、前記両トランジスタのエミッタ多結晶シリコ
ン電極を同時に形成する工程と、熱処理により前記エミ
ッタ多結晶シリコン電極から不純物をそれぞれのベース
領域に拡散して前記両トランジスタのエミッタ領域を同
時に形成する工程とを有する半導体装置の製造方法にあ
る。
コレクタ領域上にヘテロ接合パイポーラトランジスタを
設け、前記半導体基板の第２のコレクタ領域上にホモ接
合パイポーラトランジスタを設ける半導体装置の製造方
法において、前記両トランジスタのベース多結晶シリコ
ン電極を同時に形成する工程と、前記ホモ接合パイポー
ラトランジスタのベース領域を形成する工程と、前記ヘ
テロ接合パイポーラトランジスタのベース領域を形成す
る工程と、前記両トランジスタのエミッタ多結晶シリコ
ン電極を同時に形成する工程と、熱処理により前記エミ
ッタ多結晶シリコン電極から不純物をそれぞれのベース
領域に拡散して前記両トランジスタのエミッタ領域を同
時に形成する工程とを有する半導体装置の製造方法にあ
る。
【００１５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１６】図１は本発面の一実施例の半導体装置の断
面図である。ｐ型半導体基板１００上にｐチャネルＭＯ
Ｓトランジスタ（以下、ＰＭＯＳ、と称す）５００，Ｎ
チャネルＭＯＳトランジスタ（以下、ＮＭＯＳ、と略
記）５１０、ＳｉＧｅエピタキシャルベース２３０を有
するヘテロ接合バイポーラトランジスタ５２０、ｎ型エ
ピタキシャル層１３０内に真性ベース２６０を有するホ
モ接合バイポーラトランジスタ５３０を備えている。
面図である。ｐ型半導体基板１００上にｐチャネルＭＯ
Ｓトランジスタ（以下、ＰＭＯＳ、と称す）５００，Ｎ
チャネルＭＯＳトランジスタ（以下、ＮＭＯＳ、と略
記）５１０、ＳｉＧｅエピタキシャルベース２３０を有
するヘテロ接合バイポーラトランジスタ５２０、ｎ型エ
ピタキシャル層１３０内に真性ベース２６０を有するホ
モ接合バイポーラトランジスタ５３０を備えている。
【００１７】そしてシリコンヘテロ接合バイポーラトラ
ンジスタはトランジスタの遮断周波数対コレクタ電流特
性において遮断周波数の最大値となるコレクタ電流以下
で動作する回路、例えばＥＣＬ回路やＮＴＬ回路に用い
られ、一方シリコンホモ接合バイポーラトランジスタは
遮断周波数の最大値となるコレクタ電流以上で主に動作
する回路、倒えばＢｉＣＭＯＳ回路にそれぞれ用いられ
る。
ンジスタはトランジスタの遮断周波数対コレクタ電流特
性において遮断周波数の最大値となるコレクタ電流以下
で動作する回路、例えばＥＣＬ回路やＮＴＬ回路に用い
られ、一方シリコンホモ接合バイポーラトランジスタは
遮断周波数の最大値となるコレクタ電流以上で主に動作
する回路、倒えばＢｉＣＭＯＳ回路にそれぞれ用いられ
る。
【００１８】すなわち同一半導体基板（同一の半導体チ
ップ）内にＢｉＣＭＯＳ回路（図８（Ａ））とＥＣＬ回
路（図８（Ｂ））とを形成する半導体装置において、図
８（Ａ）のＢｉＣＭＯＳ回路のＮＭＯＳ１、ＰＭＯＳ２
およびバイポーラトランジスタ３にはそれぞれ図１のＮ
ＭＯＳ５１０、ＰＭＯＳ５００およびシリコンホモ接合
バイポーラトランジスタ５３０を使用し、一方、図８
（Ｂ）のＥＣＬ回路のバイポーラトランジスタ３には図
１のシリコンヘテロ接合バイポーラトランジスタ５２０
を使用する。
ップ）内にＢｉＣＭＯＳ回路（図８（Ａ））とＥＣＬ回
路（図８（Ｂ））とを形成する半導体装置において、図
８（Ａ）のＢｉＣＭＯＳ回路のＮＭＯＳ１、ＰＭＯＳ２
およびバイポーラトランジスタ３にはそれぞれ図１のＮ
ＭＯＳ５１０、ＰＭＯＳ５００およびシリコンホモ接合
バイポーラトランジスタ５３０を使用し、一方、図８
（Ｂ）のＥＣＬ回路のバイポーラトランジスタ３には図
１のシリコンヘテロ接合バイポーラトランジスタ５２０
を使用する。
【００１９】図１において、ＰＭＯＳ５００は、ｎ型埋
込層１１０上のｎ型ウェル１５０にｐ型ＬＤＤ層３４０
を有する一対のｐ型ソース、ドレイン領域３３０とその
間のチャネル領域上のゲート多結晶シリコン電極２００
を具備して構成されている。ＮＭＯＳ５１０は、ｐ型埋
込層１２０上のｐ型ウェル１４０にｎ型ＬＤＤ型３１０
を有する一対のｎ型ソース、ドレイン領域３２０とその
間のチャネル領域上のゲート多結晶シリコン電極２００
を具備して構成されている。又、フィールド酸化膜１８
０下にはチャネルストッパー１７０が形成されている。
シリコンヘテロ接合バイポーラトランジスタ５２０は、
ｎ型埋込層１１０上のコレクタとなるｎ型エピタキシャ
ル層１３０の上面部にエピタキシャルＳｉＧｅベース層
２３０、その内にエミッタ領域、その外側にグラフトベ
ース層２４０を形成し、エミッタ領域に接続するエミッ
タ多結晶シリコン電極２２０、グラフトベース層２４０
に接続するベース多結晶シリコン引出し電極２１０を形
成して構成されている。シリコンホモ接合バイポーラト
ランジスタ５３０は、ｎ型埋込層１１０上のコレクタと
なるｎ型エピタキシャル層１３０の上面部にシリコン真
性ベース層２６０、その内にエミッタ領域、その外側に
グラフトベース層２５０を形成し、エミッタ領域に接続
するエミッタ多結晶シリコン電極２２０、グラフトベー
ス層２５０に接続するベース多結晶シリコン引出し電極
２１０を形成して構成されている。また、シリコンヘテ
ロ接合バイポーラトランジスタ５２０とシリコンホモ接
合バイポーラトランジスタ５３０との間には、フィール
ド酸化膜１８０、チャネルストッパー１７０、ｐ型ウェ
ル１４０、ｐ型埋込層１２０から成る素子分離領域５２
５が形成されている。
込層１１０上のｎ型ウェル１５０にｐ型ＬＤＤ層３４０
を有する一対のｐ型ソース、ドレイン領域３３０とその
間のチャネル領域上のゲート多結晶シリコン電極２００
を具備して構成されている。ＮＭＯＳ５１０は、ｐ型埋
込層１２０上のｐ型ウェル１４０にｎ型ＬＤＤ型３１０
を有する一対のｎ型ソース、ドレイン領域３２０とその
間のチャネル領域上のゲート多結晶シリコン電極２００
を具備して構成されている。又、フィールド酸化膜１８
０下にはチャネルストッパー１７０が形成されている。
シリコンヘテロ接合バイポーラトランジスタ５２０は、
ｎ型埋込層１１０上のコレクタとなるｎ型エピタキシャ
ル層１３０の上面部にエピタキシャルＳｉＧｅベース層
２３０、その内にエミッタ領域、その外側にグラフトベ
ース層２４０を形成し、エミッタ領域に接続するエミッ
タ多結晶シリコン電極２２０、グラフトベース層２４０
に接続するベース多結晶シリコン引出し電極２１０を形
成して構成されている。シリコンホモ接合バイポーラト
ランジスタ５３０は、ｎ型埋込層１１０上のコレクタと
なるｎ型エピタキシャル層１３０の上面部にシリコン真
性ベース層２６０、その内にエミッタ領域、その外側に
グラフトベース層２５０を形成し、エミッタ領域に接続
するエミッタ多結晶シリコン電極２２０、グラフトベー
ス層２５０に接続するベース多結晶シリコン引出し電極
２１０を形成して構成されている。また、シリコンヘテ
ロ接合バイポーラトランジスタ５２０とシリコンホモ接
合バイポーラトランジスタ５３０との間には、フィール
ド酸化膜１８０、チャネルストッパー１７０、ｐ型ウェ
ル１４０、ｐ型埋込層１２０から成る素子分離領域５２
５が形成されている。
【００２０】次に図１に示す第１の実施例の半導体基板
の製造方法を図２乃至図４を参照して説明する。
の製造方法を図２乃至図４を参照して説明する。
【００２１】ｐ型半導体基板１００上のバイポーラトラ
ンジスタ５２０，５３０およびＰＯＭＳ５００の形成領
域において選択的にｎ型不純物例えば不純物注入量１０
15〜１０16（ａｔｏｍｓ／ｃｍ2 ）のアンチモンをイオ
ン注入法を用いて導入する。次にＮＭＯＳ５１０および
素子分離領域５２５に選択的にｐ型不純物、例えばボロ
ンを注入量１０13〜１０14（ａｔｏｍｓ／ｃｍ2 ）イオ
ン注入法を用いて導入する。次に熱処理を施し、前記ア
ンチモン、およびボロンをｐ型半導体基板１００中に拡
散させ、ｎ型埋込層１１０，およびｐ型埋込層１２０を
形成する。次に前記ｐ型半導体基板１００上にｎ型エピ
タキシャル層１３０を、例えば膜厚１．０〜１．５（μ
ｍ）成長する。次にＰＭＯＳ形成領域５００において前
記ｎ型エピタキシャル層１３０にｎ型不純物例えばリン
を注入量１０12〜１０13（ａｔｏｍｓ／ｃｍ2 ）、加速
エネルギ１００〜１５０（ｋｅｖ）のイオン注入法で選
択的に導入する。しかる後ＮＯＭＳ形成領域５１０とア
イソレーション領域５２５において、前記ｎ型エピタキ
シャル層１３０にｐ型不純物、例えばボロン注入量１０
12〜１０13（ａｔｏｍｓ／ｃｍ2 ）、加速エネルギ１０
０〜１５０（ｋｅｖ）のイオン注入法で選択的に導入す
る。次に、熱拡散処理、例えば１０００℃、Ｎ2 雰囲気
中約１００分間行い前記ｎ型エピタキシャル層１３０中
に導入したリンおよびボロンを引き伸ばし拡散させてｎ
型およびｐ型ウェル領域１５０，１４０をそれぞれ形成
する。アイソレーション領域５２５としてのｐ型ウェル
領域１４０はｐ型埋込層１２０の上面に接するように形
成され、この領域によってバイポーラトランジスタおよ
びＭＯＳトランジスタ間が電気的に分離される。
ンジスタ５２０，５３０およびＰＯＭＳ５００の形成領
域において選択的にｎ型不純物例えば不純物注入量１０
15〜１０16（ａｔｏｍｓ／ｃｍ2 ）のアンチモンをイオ
ン注入法を用いて導入する。次にＮＭＯＳ５１０および
素子分離領域５２５に選択的にｐ型不純物、例えばボロ
ンを注入量１０13〜１０14（ａｔｏｍｓ／ｃｍ2 ）イオ
ン注入法を用いて導入する。次に熱処理を施し、前記ア
ンチモン、およびボロンをｐ型半導体基板１００中に拡
散させ、ｎ型埋込層１１０，およびｐ型埋込層１２０を
形成する。次に前記ｐ型半導体基板１００上にｎ型エピ
タキシャル層１３０を、例えば膜厚１．０〜１．５（μ
ｍ）成長する。次にＰＭＯＳ形成領域５００において前
記ｎ型エピタキシャル層１３０にｎ型不純物例えばリン
を注入量１０12〜１０13（ａｔｏｍｓ／ｃｍ2 ）、加速
エネルギ１００〜１５０（ｋｅｖ）のイオン注入法で選
択的に導入する。しかる後ＮＯＭＳ形成領域５１０とア
イソレーション領域５２５において、前記ｎ型エピタキ
シャル層１３０にｐ型不純物、例えばボロン注入量１０
12〜１０13（ａｔｏｍｓ／ｃｍ2 ）、加速エネルギ１０
０〜１５０（ｋｅｖ）のイオン注入法で選択的に導入す
る。次に、熱拡散処理、例えば１０００℃、Ｎ2 雰囲気
中約１００分間行い前記ｎ型エピタキシャル層１３０中
に導入したリンおよびボロンを引き伸ばし拡散させてｎ
型およびｐ型ウェル領域１５０，１４０をそれぞれ形成
する。アイソレーション領域５２５としてのｐ型ウェル
領域１４０はｐ型埋込層１２０の上面に接するように形
成され、この領域によってバイポーラトランジスタおよ
びＭＯＳトランジスタ間が電気的に分離される。
【００２２】次にｎ型エピタキシャル層１３０上を熱酸
化して２０〜４０（μｍ）の膜厚の酸化膜１６０を形成
する。次に窒化膜等の耐酸化マスクをバイポーラおよび
ＭＯＳトランジスタ形成領域において選択的に形成す
る。次にｎＭＯＳ領域の非活性領域およびバイポーラト
ランジスタのアイソレーション領域に選択的にｐ型不純
物、例えばボロンを注入量１０12〜１０13（ａｔｏｍｓ
／ｃｍ2 ）、加速エネルギ４０〜５０（ｋｅｖ）のイオ
ン注入法で導入し、チャネルストッパー１７０を形成す
る。次に前記窒化膜から露出するｎ型エピタキシャル層
１３０を熱酸化し、フィールド酸化膜１８０を形成す
る。このフィールド酸化膜は、例えば１０００℃程度の
スチーム酸化法で４００〜５００（ｎｍ）の膜厚を形成
後、窒化膜を除去する。次にバイポーラトランジスタの
一部に選択的にｎ型不純物、例えばリンを注入量１０15
〜１０16（ａｔｏｍｓ／ｃｍ2 ）、加速エネルギ７０〜
８０ｋｅｖのイオン注入法で導入しコレクタ引き上げ領
域１９０を形成する。この後、例えば９５０〜１０００
℃、３０分程度の熱処理を行うことにより前記ｎ型埋込
み層１１０に接触するようにｎ型不純物を拡散する。以
上の工程により図２（Ａ）の断面図に示す状態となる。
化して２０〜４０（μｍ）の膜厚の酸化膜１６０を形成
する。次に窒化膜等の耐酸化マスクをバイポーラおよび
ＭＯＳトランジスタ形成領域において選択的に形成す
る。次にｎＭＯＳ領域の非活性領域およびバイポーラト
ランジスタのアイソレーション領域に選択的にｐ型不純
物、例えばボロンを注入量１０12〜１０13（ａｔｏｍｓ
／ｃｍ2 ）、加速エネルギ４０〜５０（ｋｅｖ）のイオ
ン注入法で導入し、チャネルストッパー１７０を形成す
る。次に前記窒化膜から露出するｎ型エピタキシャル層
１３０を熱酸化し、フィールド酸化膜１８０を形成す
る。このフィールド酸化膜は、例えば１０００℃程度の
スチーム酸化法で４００〜５００（ｎｍ）の膜厚を形成
後、窒化膜を除去する。次にバイポーラトランジスタの
一部に選択的にｎ型不純物、例えばリンを注入量１０15
〜１０16（ａｔｏｍｓ／ｃｍ2 ）、加速エネルギ７０〜
８０ｋｅｖのイオン注入法で導入しコレクタ引き上げ領
域１９０を形成する。この後、例えば９５０〜１０００
℃、３０分程度の熱処理を行うことにより前記ｎ型埋込
み層１１０に接触するようにｎ型不純物を拡散する。以
上の工程により図２（Ａ）の断面図に示す状態となる。
【００２３】次にＰＭＯＳ形成領域５００のｎ型ウェル
１５０およびＮＭＯＳ領域５１０のｐ型ウェル１４０に
しきい値電圧調整用の不純物例えばリン又はボロンをイ
オン注入法で導入する。次に前記ウェル領域上の２０〜
４０（ｎｍ）の熱酸化膜１６０を除去し、ウェル表面を
露出させる。次に露出させたウェル上に例えば８００〜
９００（℃）スチーム酸化法で膜厚１０〜２０（ｎｍ）
のゲート酸化膜１９５を形成する。次にフィールド酸化
膜上および前記ゲート酸化膜を含む半導体基板全面上に
多結晶シリコン層２００を例えばＣＶＤ法で膜厚２００
〜４００（ｎｍ）に堆積する。この多結晶シリコン層２
００には抵抗値を低減するｎ型不純物、例えばリンをイ
オン注入法により導入する。尚、この多結晶シリコン層
２００上に高融点金属シリサイド層、例えばＷＳｉ2 を
形成したポリサイド構造にすることもできる。前記多結
晶シリコン層をフォトレジストをマスクとしＲＩＥ（Ｒ
ｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異方性
エッチングを用いて所定形状にエッチングしてＭＯＳの
ゲート電極２００を形成する。次にＮＭＯＳ形状領域５
１０にｎ型不純物、例えばリンを注入量１０13〜１０14
（ａｔｏｍｓ／ｃｍ2 ）、加速エネルギ５０〜７０（ｋ
ｅｖ）またＰＭＯＳ形状領域５００にｐ型不純物、例え
ばボロンを注入量１０13〜１０14（ａｔｏｍｓ／ｃ
ｍ2 ）、加速エネルギ３０〜５０（ｋｅｖ）でそれぞれ
導入する。これらの不純物は前記ゲート電極２００に対
し自己整合的に導入されＭＯＳトランジスタのＬＤＤ構
造における低濃度ソース・ドレイン領域３１０，３４０
を形成する。次に前記半導体基板上全面にＣＶＤ法を用
いて膜厚２００〜３００（ｎｍ）の酸化膜を堆積した
後、堆積した酸化膜の膜厚に相当する量だけＲＩＥ等の
異方性エッチングを行い、ゲート電極の側壁にサイドウ
ォールスペーサ３１５を形成する。次にＮＭＯＳ形成領
域５１０にｎ型不純物、例えばヒ素を注入量１０15〜１
０16（ａｔｏｍｓ／ｃｍ2 ）、加速エネルギ７０〜８０
（ｋｅｖ）、またＰＭＯＳ形成領域５００にｐ型不純
物、例えばフッ化ホウ素を注入量１０15〜１０16（ａｔ
ｏｍｓ／ｃｍ2 ）、加速エネルギ７０〜８０（ｋｅｖ）
でそれぞれ導入する。これらの不純物はゲート電極２０
０およびサイドウォールスペーサ３１５に対して自己整
合的に導入され、ＭＯＳトランジスタのソース・ドレイ
ン領域３２０，３３０を形成する。次に前記半導体基板
全面にＣＶＤ法を用いて膜厚５０〜１００（ｎｍ）の酸
化膜３５０を堆積する。以上の工程により図２（Ｂ）の
断面図に示す状態となる。
１５０およびＮＭＯＳ領域５１０のｐ型ウェル１４０に
しきい値電圧調整用の不純物例えばリン又はボロンをイ
オン注入法で導入する。次に前記ウェル領域上の２０〜
４０（ｎｍ）の熱酸化膜１６０を除去し、ウェル表面を
露出させる。次に露出させたウェル上に例えば８００〜
９００（℃）スチーム酸化法で膜厚１０〜２０（ｎｍ）
のゲート酸化膜１９５を形成する。次にフィールド酸化
膜上および前記ゲート酸化膜を含む半導体基板全面上に
多結晶シリコン層２００を例えばＣＶＤ法で膜厚２００
〜４００（ｎｍ）に堆積する。この多結晶シリコン層２
００には抵抗値を低減するｎ型不純物、例えばリンをイ
オン注入法により導入する。尚、この多結晶シリコン層
２００上に高融点金属シリサイド層、例えばＷＳｉ2 を
形成したポリサイド構造にすることもできる。前記多結
晶シリコン層をフォトレジストをマスクとしＲＩＥ（Ｒ
ｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異方性
エッチングを用いて所定形状にエッチングしてＭＯＳの
ゲート電極２００を形成する。次にＮＭＯＳ形状領域５
１０にｎ型不純物、例えばリンを注入量１０13〜１０14
（ａｔｏｍｓ／ｃｍ2 ）、加速エネルギ５０〜７０（ｋ
ｅｖ）またＰＭＯＳ形状領域５００にｐ型不純物、例え
ばボロンを注入量１０13〜１０14（ａｔｏｍｓ／ｃ
ｍ2 ）、加速エネルギ３０〜５０（ｋｅｖ）でそれぞれ
導入する。これらの不純物は前記ゲート電極２００に対
し自己整合的に導入されＭＯＳトランジスタのＬＤＤ構
造における低濃度ソース・ドレイン領域３１０，３４０
を形成する。次に前記半導体基板上全面にＣＶＤ法を用
いて膜厚２００〜３００（ｎｍ）の酸化膜を堆積した
後、堆積した酸化膜の膜厚に相当する量だけＲＩＥ等の
異方性エッチングを行い、ゲート電極の側壁にサイドウ
ォールスペーサ３１５を形成する。次にＮＭＯＳ形成領
域５１０にｎ型不純物、例えばヒ素を注入量１０15〜１
０16（ａｔｏｍｓ／ｃｍ2 ）、加速エネルギ７０〜８０
（ｋｅｖ）、またＰＭＯＳ形成領域５００にｐ型不純
物、例えばフッ化ホウ素を注入量１０15〜１０16（ａｔ
ｏｍｓ／ｃｍ2 ）、加速エネルギ７０〜８０（ｋｅｖ）
でそれぞれ導入する。これらの不純物はゲート電極２０
０およびサイドウォールスペーサ３１５に対して自己整
合的に導入され、ＭＯＳトランジスタのソース・ドレイ
ン領域３２０，３３０を形成する。次に前記半導体基板
全面にＣＶＤ法を用いて膜厚５０〜１００（ｎｍ）の酸
化膜３５０を堆積する。以上の工程により図２（Ｂ）の
断面図に示す状態となる。
【００２４】次にホモ接合バイポーラトランジスタ形成
領域５３０の酸化膜３５０を部分的に除去しベース領域
のｎ型エピタキシャル層１３０表面を露出するさせる。
次に半導体基板１００全面上に、例えばＣＶＤ法を用い
て膜厚２００〜４００（ｎｍ）の多結晶シリコン膜２１
０を堆積する。次にこの多結晶シリコン膜２１０には抵
抗低減とバイポーラトランジスタのベース引き出し層
（グラフトベース層）２５０を形成するため、ｐ型不純
物、例えばボロンを注入量１０15〜１０16（ａｔｏｍｓ
／ｃｍ2 ）、加速エネルギ３０〜４０（ｋｅｖ）のイオ
ン注入法で導入する。次に前記多結晶シリコン層２１０
上全面にＣＶＤ法を用いて窒化膜２１５を膜厚２００〜
３００（ｎｍ）堆積する。次に窒化膜２１５および多結
晶シリコン膜２１０をＲＩＥ等の異方性エッチングを用
いて順次エッチングし、バイポーラトランジスタのベー
ス引き出しポリシリ電極およびエミッタ領域の開口部を
形成する。尚エッチング終了時にはホモ接合バイポーラ
トランジスタ５３０のエミッタ開口部はｎ型エピタキシ
ャル層１３０表面が露出する。
領域５３０の酸化膜３５０を部分的に除去しベース領域
のｎ型エピタキシャル層１３０表面を露出するさせる。
次に半導体基板１００全面上に、例えばＣＶＤ法を用い
て膜厚２００〜４００（ｎｍ）の多結晶シリコン膜２１
０を堆積する。次にこの多結晶シリコン膜２１０には抵
抗低減とバイポーラトランジスタのベース引き出し層
（グラフトベース層）２５０を形成するため、ｐ型不純
物、例えばボロンを注入量１０15〜１０16（ａｔｏｍｓ
／ｃｍ2 ）、加速エネルギ３０〜４０（ｋｅｖ）のイオ
ン注入法で導入する。次に前記多結晶シリコン層２１０
上全面にＣＶＤ法を用いて窒化膜２１５を膜厚２００〜
３００（ｎｍ）堆積する。次に窒化膜２１５および多結
晶シリコン膜２１０をＲＩＥ等の異方性エッチングを用
いて順次エッチングし、バイポーラトランジスタのベー
ス引き出しポリシリ電極およびエミッタ領域の開口部を
形成する。尚エッチング終了時にはホモ接合バイポーラ
トランジスタ５３０のエミッタ開口部はｎ型エピタキシ
ャル層１３０表面が露出する。
【００２５】次に前記露出したエミッタ開口部のｎ型エ
ピタキシャル層１３０表面に８００〜９００（℃）のド
ライ酸化法を用いて膜厚１０〜５０（ｎｍ）の酸化膜２
１６を形成する。尚、図示していないが露出した多結晶
シリコン膜側面にも同時に酸化膜が形成される。次に８
００〜９００℃のＮ2 ガス雰囲気中で熱処理を１０〜３
０分間行い多結晶シリコン膜２１０に含まれるボロンを
ｎ型エピタキシャル層中に熱拡散し、ベース引き出し層
２５０を形成する。このときヘテロ接合バイポーラトラ
ンジスタ形成領域５２０の多結晶シリコン膜下には酸化
膜３５０が存るため、ボロンはｎ型エピタキシャル層１
３０中には拡散されない。次に前記ホモ接合バイポーラ
トランジスタ５３０のエミッタ開口部に自己整合的にバ
イポーラトランジスタの真性ベース領域２６０を形成す
るため、ｐ型不純物、例えばボロンを注入量１０13〜１
０14（ａｔｏｍｓ／ｃｍ2 ）、加速エネルギ１０〜３０
（ｋｅｖ）のイオン注入法で導入する。以上の工程によ
り図３（Ａ）の断面図に示す状態となる。
ピタキシャル層１３０表面に８００〜９００（℃）のド
ライ酸化法を用いて膜厚１０〜５０（ｎｍ）の酸化膜２
１６を形成する。尚、図示していないが露出した多結晶
シリコン膜側面にも同時に酸化膜が形成される。次に８
００〜９００℃のＮ2 ガス雰囲気中で熱処理を１０〜３
０分間行い多結晶シリコン膜２１０に含まれるボロンを
ｎ型エピタキシャル層中に熱拡散し、ベース引き出し層
２５０を形成する。このときヘテロ接合バイポーラトラ
ンジスタ形成領域５２０の多結晶シリコン膜下には酸化
膜３５０が存るため、ボロンはｎ型エピタキシャル層１
３０中には拡散されない。次に前記ホモ接合バイポーラ
トランジスタ５３０のエミッタ開口部に自己整合的にバ
イポーラトランジスタの真性ベース領域２６０を形成す
るため、ｐ型不純物、例えばボロンを注入量１０13〜１
０14（ａｔｏｍｓ／ｃｍ2 ）、加速エネルギ１０〜３０
（ｋｅｖ）のイオン注入法で導入する。以上の工程によ
り図３（Ａ）の断面図に示す状態となる。
【００２６】次に、半導体基板１００上全面にＣＶＤ法
を用いて膜厚１００〜３００（ｎｍ）の窒化膜を堆積し
た後、堆積した窒化膜の膜厚に相当する分だけＲＩＥ等
の異方性エッチングを行い、エミッタ開口部を含む多結
晶シリコン膜２１０の側壁にサイドウォールスペーサ２
１７を形成する。次にヘテロ接合バイポーラトランジス
タ形成領域５２０の多結晶シリコン膜下に存る酸化膜３
５０，１９５を例えばフッ酸とフッ化アンモニウムの混
合液を用いてフォトレジスト２１８をマスクに部分的に
除去する。このとき多結晶シリコン膜上および側壁の絶
縁膜は窒化膜２１５，２１７であるので前記混合液でエ
ッチングされない。以上の工程により図３（Ｂ）の断面
図に示す状態となる。
を用いて膜厚１００〜３００（ｎｍ）の窒化膜を堆積し
た後、堆積した窒化膜の膜厚に相当する分だけＲＩＥ等
の異方性エッチングを行い、エミッタ開口部を含む多結
晶シリコン膜２１０の側壁にサイドウォールスペーサ２
１７を形成する。次にヘテロ接合バイポーラトランジス
タ形成領域５２０の多結晶シリコン膜下に存る酸化膜３
５０，１９５を例えばフッ酸とフッ化アンモニウムの混
合液を用いてフォトレジスト２１８をマスクに部分的に
除去する。このとき多結晶シリコン膜上および側壁の絶
縁膜は窒化膜２１５，２１７であるので前記混合液でエ
ッチングされない。以上の工程により図３（Ｂ）の断面
図に示す状態となる。
【００２７】次に選択シリコンエピタキシャル技術を用
いてヘテロ接合バイポーラトランジスタ形成領域５２０
の露出したｎ型エピタキシャル層１３０表面から多結晶
シリコン膜２１０下に膜厚３０〜１００ｎｍ、ゲルマニ
ウムの含有率５〜２０％のシリコンゲルマベース層２３
０を選択的に成長する。成長条件は、例えば６５０℃、
Ｓｉ2 Ｈ6 の流量１ＳＣＣＭ，ＧｅＨ4 の流量１ＳＣＣ
Ｍとする。前記露出したｎ型エピタキシャル層１３０表
面以外の半導体基板表面は全て窒化膜または酸化膜で覆
われているためシリコン層は形成されない。以上の工程
により図４（Ａ）の断面図に示す状態となる。
いてヘテロ接合バイポーラトランジスタ形成領域５２０
の露出したｎ型エピタキシャル層１３０表面から多結晶
シリコン膜２１０下に膜厚３０〜１００ｎｍ、ゲルマニ
ウムの含有率５〜２０％のシリコンゲルマベース層２３
０を選択的に成長する。成長条件は、例えば６５０℃、
Ｓｉ2 Ｈ6 の流量１ＳＣＣＭ，ＧｅＨ4 の流量１ＳＣＣ
Ｍとする。前記露出したｎ型エピタキシャル層１３０表
面以外の半導体基板表面は全て窒化膜または酸化膜で覆
われているためシリコン層は形成されない。以上の工程
により図４（Ａ）の断面図に示す状態となる。
【００２８】次にホモ接合バイポーラトランジスタ形成
領域５３０のエミッタ部の酸化膜２１６を選択的に除去
した後、半導体基板１００上全面のＣＶＤ法を用いて例
えば膜厚２００〜３００（ｎｍ）の多結晶シリコン層２
２０を形成する。次に多結晶シリコン層２２０にｎ型不
純物例えばヒ素を注入量５×１０15〜１×１０16（ａｔ
ｏｍｓ／ｃｍ2 ）、加速エネルギ７０（ｋｅｖ）のイオ
ン注入法を用いて導入後、例えばＲＩＥ等の異方性エッ
チングを用いてエミッタ引出し用電極として前記多結晶
シリコン層２２０をバイポーラトランジスタのエミッタ
開口部に残す。次に高温短時間アニール１０００〜１１
００（℃）、１０〜３０（秒）を行いエミッタ引出し電
極中に導入されたヒ素が前記ホモ接合およびヘテロ接合
バイポーラトランジスタのベース領域に拡散しバイポー
ラトランジスタのエミッタ領域２２５が例えば０．０５
〜０．１（μｍ）の拡散深さで形成される。また前記ヘ
テロ接合バイポーラトランジスタのベース引出し多結晶
シリコン層２１０中に導入されたボロンが前記エピタキ
シャル成長ベース中に拡散しバイポーラトランジスタの
ベース引出し拡散領域２４０が形成される。以上の工程
により図４（Ｂ）の断面図に示す状態となる。
領域５３０のエミッタ部の酸化膜２１６を選択的に除去
した後、半導体基板１００上全面のＣＶＤ法を用いて例
えば膜厚２００〜３００（ｎｍ）の多結晶シリコン層２
２０を形成する。次に多結晶シリコン層２２０にｎ型不
純物例えばヒ素を注入量５×１０15〜１×１０16（ａｔ
ｏｍｓ／ｃｍ2 ）、加速エネルギ７０（ｋｅｖ）のイオ
ン注入法を用いて導入後、例えばＲＩＥ等の異方性エッ
チングを用いてエミッタ引出し用電極として前記多結晶
シリコン層２２０をバイポーラトランジスタのエミッタ
開口部に残す。次に高温短時間アニール１０００〜１１
００（℃）、１０〜３０（秒）を行いエミッタ引出し電
極中に導入されたヒ素が前記ホモ接合およびヘテロ接合
バイポーラトランジスタのベース領域に拡散しバイポー
ラトランジスタのエミッタ領域２２５が例えば０．０５
〜０．１（μｍ）の拡散深さで形成される。また前記ヘ
テロ接合バイポーラトランジスタのベース引出し多結晶
シリコン層２１０中に導入されたボロンが前記エピタキ
シャル成長ベース中に拡散しバイポーラトランジスタの
ベース引出し拡散領域２４０が形成される。以上の工程
により図４（Ｂ）の断面図に示す状態となる。
【００２９】次にバイポーラトランジスタおよびＣＭＯ
Ｓトランジスタを含む半導体基板全面に層間絶縁膜例え
ば酸化膜を３００〜５００（ｎｍ）ＣＶＤ法を用いて堆
積する。次に酸化膜をエッチングしバイポーラトランジ
スタおよびＣＭＯＳトランジスタのコンタクト孔を形成
する。以上の工程により図１に示す断面図が完成する。
Ｓトランジスタを含む半導体基板全面に層間絶縁膜例え
ば酸化膜を３００〜５００（ｎｍ）ＣＶＤ法を用いて堆
積する。次に酸化膜をエッチングしバイポーラトランジ
スタおよびＣＭＯＳトランジスタのコンタクト孔を形成
する。以上の工程により図１に示す断面図が完成する。
【００３０】次に図示していないが金属電極および配線
層を形成する。以上の工程により第１の実施例の半導体
装置を完成する。
層を形成する。以上の工程により第１の実施例の半導体
装置を完成する。
【００３１】以上の製造方法においてヘテロ接合および
ホモ接合バイポーラトランジスタの真性ベース領域の形
成を別々に行う以外は、両トランジスタのコレクタエミ
ッタ領域およびベース引き出し電極をそれぞれ同一に形
成できる。
ホモ接合バイポーラトランジスタの真性ベース領域の形
成を別々に行う以外は、両トランジスタのコレクタエミ
ッタ領域およびベース引き出し電極をそれぞれ同一に形
成できる。
【００３２】図５は本発明の第２の実施例で示す断面図
である。図５において第１の実施例を示す図１と同一も
しくは類似の機能の個所は同じ符号で示してあるから重
複する説明は省略する。
である。図５において第１の実施例を示す図１と同一も
しくは類似の機能の個所は同じ符号で示してあるから重
複する説明は省略する。
【００３３】この図５の第２の実施例において前記第１
の実施例と異なる点は、ホモ接合バイポーラトランジス
タ５４０のベースがヘテロ接合バイポーラトランジスタ
５２０と同じくシリコンエピタキシャルベースを有して
いる（但しゲルマは含有していない）。この構造にする
ことでベース幅を狭くでき第１の実施例よりも遮断周波
数を容易に向上することができる。
の実施例と異なる点は、ホモ接合バイポーラトランジス
タ５４０のベースがヘテロ接合バイポーラトランジスタ
５２０と同じくシリコンエピタキシャルベースを有して
いる（但しゲルマは含有していない）。この構造にする
ことでベース幅を狭くでき第１の実施例よりも遮断周波
数を容易に向上することができる。
【００３４】次に第２の実施例の製造方法について図６
および図７を参照して説明する。第１の実施例と異なる
点は図６（Ａ）に示すようにホモ接合バイポーラトラン
ジスタ形成領域５４０の酸化膜３５０，１９０を除去せ
ず、ベース領域のｎ型エピタキシャル層１３０表面を露
出させることなく、半導体基板１００全面上に、例えば
ＣＶＤ法を用いて膜厚２００〜４００（ｎｍ）の多結晶
シリコン膜２１０を堆積する。次にこの多結晶シリコン
膜２１０には抵抗低減とバイポーラトランジスタのベー
ス引き出し層（グラフトベース層）を形成するためｐ型
不純物、例えばボロンを注入量１０15〜１０16（ａｔｏ
ｍｓ／ｃｍ2 ）、加速エネルギー３０〜４０（ｋｅｖ）
のイオン注入法で導入する。次に前記多結晶シリコン層
２１０上全面にＣＶＤ法を用いて窒化膜２１５を膜厚２
００〜３００（ｎｍ）堆積する。次に、窒化膜２１５お
よび多結晶シリコン膜２１０をＲＩＥの異方性エッチン
グを用いて順次エッチングし、バイポーラトランジスタ
のベース引き出しポリシリ電極およびエミッタ領域の開
口部を形成する。次に半導体基板１００上全面にＣＶＤ
法を用いて１００〜３００（ｎｍ）の窒化膜２１７を堆
積した後、堆積した窒化膜の膜厚に相当する分だけＲＩ
Ｅ等の異方性エッチングを行いエミッタ開口部を含む多
結晶シリコン膜２１０の側壁にサイドウォールスペーサ
２１７を形成する。以上の工程により図６（Ａ）の断面
図の状態となる。
および図７を参照して説明する。第１の実施例と異なる
点は図６（Ａ）に示すようにホモ接合バイポーラトラン
ジスタ形成領域５４０の酸化膜３５０，１９０を除去せ
ず、ベース領域のｎ型エピタキシャル層１３０表面を露
出させることなく、半導体基板１００全面上に、例えば
ＣＶＤ法を用いて膜厚２００〜４００（ｎｍ）の多結晶
シリコン膜２１０を堆積する。次にこの多結晶シリコン
膜２１０には抵抗低減とバイポーラトランジスタのベー
ス引き出し層（グラフトベース層）を形成するためｐ型
不純物、例えばボロンを注入量１０15〜１０16（ａｔｏ
ｍｓ／ｃｍ2 ）、加速エネルギー３０〜４０（ｋｅｖ）
のイオン注入法で導入する。次に前記多結晶シリコン層
２１０上全面にＣＶＤ法を用いて窒化膜２１５を膜厚２
００〜３００（ｎｍ）堆積する。次に、窒化膜２１５お
よび多結晶シリコン膜２１０をＲＩＥの異方性エッチン
グを用いて順次エッチングし、バイポーラトランジスタ
のベース引き出しポリシリ電極およびエミッタ領域の開
口部を形成する。次に半導体基板１００上全面にＣＶＤ
法を用いて１００〜３００（ｎｍ）の窒化膜２１７を堆
積した後、堆積した窒化膜の膜厚に相当する分だけＲＩ
Ｅ等の異方性エッチングを行いエミッタ開口部を含む多
結晶シリコン膜２１０の側壁にサイドウォールスペーサ
２１７を形成する。以上の工程により図６（Ａ）の断面
図の状態となる。
【００３５】次にホモ接合バイポーラトランジスタ形成
領域５４０の露出したｎ型エピタキシャル層表面から多
結晶シリコン膜下２１０に選択シリコンエピタキシャル
技術用いて膜厚３０〜１００（ｎｍ）、ボロン濃度１０
18〜１０19（ａｔｏｍｓ／ｃｍ3 ）のシリコンベース層
２６１を形成する。前記露出したｎ型エピタキシャル層
１３０表面以外の半導体基板表面は全て窒化膜または酸
化膜が覆われているためシリコン層は形成されない。次
に半導体基板１００上全面にＣＶＤ法を用いて酸化膜２
１９を１０〜５０（ｎｍ）堆積する。次に前記ホモ接合
バイポーラトランジスタと同様に、例えばフッ酸とフッ
化アンモニウムの混合液を用いてフォトレジスト２１８
をマスクとしてヘテロ接合バイポーラトランジスタ形成
領域５２０の多結晶シリコン膜２１０下に存る酸化膜３
５０，１９０を部分的に除去する。以上の工程により図
７の断面図に示す状態となる。
領域５４０の露出したｎ型エピタキシャル層表面から多
結晶シリコン膜下２１０に選択シリコンエピタキシャル
技術用いて膜厚３０〜１００（ｎｍ）、ボロン濃度１０
18〜１０19（ａｔｏｍｓ／ｃｍ3 ）のシリコンベース層
２６１を形成する。前記露出したｎ型エピタキシャル層
１３０表面以外の半導体基板表面は全て窒化膜または酸
化膜が覆われているためシリコン層は形成されない。次
に半導体基板１００上全面にＣＶＤ法を用いて酸化膜２
１９を１０〜５０（ｎｍ）堆積する。次に前記ホモ接合
バイポーラトランジスタと同様に、例えばフッ酸とフッ
化アンモニウムの混合液を用いてフォトレジスト２１８
をマスクとしてヘテロ接合バイポーラトランジスタ形成
領域５２０の多結晶シリコン膜２１０下に存る酸化膜３
５０，１９０を部分的に除去する。以上の工程により図
７の断面図に示す状態となる。
【００３６】次に選択シリコンエピタキシャル技術を用
いてヘテロ接合バイポーラトランジスタ形成領域５２０
の露出したｎ型エピタキシャル層１３０表面から多結晶
シリコン膜下２１０に膜厚３０〜１００（ｎｍ）、ゲル
マニウムの含有率５〜２０％のシリコン・ゲルマベース
層を選択的に形成する。次にホモ接合バイポーラトラン
ジスタ５４０のベース層２６１上にある酸化膜２１９を
ウェットエッチングで除去する。以下第１の実施例の製
造方法を同様にエミッタ引き出し電極形成以降の処理を
行い図５の断面図に示す第２の実施例の半導体装置が完
成する。但し図５には金属配線および電極の図示を省略
してある。
いてヘテロ接合バイポーラトランジスタ形成領域５２０
の露出したｎ型エピタキシャル層１３０表面から多結晶
シリコン膜下２１０に膜厚３０〜１００（ｎｍ）、ゲル
マニウムの含有率５〜２０％のシリコン・ゲルマベース
層を選択的に形成する。次にホモ接合バイポーラトラン
ジスタ５４０のベース層２６１上にある酸化膜２１９を
ウェットエッチングで除去する。以下第１の実施例の製
造方法を同様にエミッタ引き出し電極形成以降の処理を
行い図５の断面図に示す第２の実施例の半導体装置が完
成する。但し図５には金属配線および電極の図示を省略
してある。
【００３７】この第２の実施例はホモ接合バイポーラト
ランジスタのベースがシリコンエピタキシャルベース
（但しゲルマは含有していない）のでベース幅を第１の
実施例よりも薄くすることが可能であり遮断周波数を向
上することができる。
ランジスタのベースがシリコンエピタキシャルベース
（但しゲルマは含有していない）のでベース幅を第１の
実施例よりも薄くすることが可能であり遮断周波数を向
上することができる。
【００３８】
【発明の効果】以上説明したように本発明は、同一半導
体基板上にシリコン・ホモ接合バイポーラトランジスタ
とシリコンヘテロ接合バイポーラトランジスタを有し、
前記シリコンヘテロ接合バイポーラトランジスタは該ト
ランジスタの遮断周波数対コレクタ電流特性において遮
断周波数の最大値となるコレクタ電流以下で主に動作す
る回路に用い、一方、前記シリコンホモ接合バイポーラ
トランジスタは該トランジスタの遮断周波数対コレクタ
電流特性において遮断周波数の最大値となるコレクタ電
流以上で主に動作する回路に用いるので高速動作が可能
なＥＣＬやＮＴＬ回路と高負荷駆動能力をもったＢｉＣ
ＭＯＳ回路を同時に実現できる。
体基板上にシリコン・ホモ接合バイポーラトランジスタ
とシリコンヘテロ接合バイポーラトランジスタを有し、
前記シリコンヘテロ接合バイポーラトランジスタは該ト
ランジスタの遮断周波数対コレクタ電流特性において遮
断周波数の最大値となるコレクタ電流以下で主に動作す
る回路に用い、一方、前記シリコンホモ接合バイポーラ
トランジスタは該トランジスタの遮断周波数対コレクタ
電流特性において遮断周波数の最大値となるコレクタ電
流以上で主に動作する回路に用いるので高速動作が可能
なＥＣＬやＮＴＬ回路と高負荷駆動能力をもったＢｉＣ
ＭＯＳ回路を同時に実現できる。
【００３９】シリコンヘテロ接合バイポーラトランジス
タで構成したＥＣＬゲート回路のゲート１段当りの遅延
時間は、ホモ接合バイポーラトランジスタで構成したゲ
ートよりも１５〜２０ｐｓｅｃ高速動作ができる。また
ホモ接合バイポーラトランジスタで構成したＢｉＣＭＯ
Ｓゲート回路の負荷駆動能力（単位負荷容量をゲート１
段当りの遅延時間で割った値）が１．５〜２倍になる。
タで構成したＥＣＬゲート回路のゲート１段当りの遅延
時間は、ホモ接合バイポーラトランジスタで構成したゲ
ートよりも１５〜２０ｐｓｅｃ高速動作ができる。また
ホモ接合バイポーラトランジスタで構成したＢｉＣＭＯ
Ｓゲート回路の負荷駆動能力（単位負荷容量をゲート１
段当りの遅延時間で割った値）が１．５〜２倍になる。
【図１】本発明の第１の実施例の半導体装置に示す断面
図である。
図である。
【図２】第１の実施例のは導体層装置を製造する方法を
工程順に示す断面図である。
工程順に示す断面図である。
【図３】図２の続きの工程を順に示す断面図である。
【図４】図３の続きの工程を順に示す断面図である。
【図５】本発明の第２の実施例の半導体装置を示す断面
図である。
図である。
【図６】第２の実施例の半導体装置を製造する方法を工
程順に示す断面図である。
程順に示す断面図である。
【図７】図６の続きの工程を示す断面図である。
【図８】本発明の実施例の半導体装置における回路図で
あり、（Ａ）はＢｉＣＭＯＳ回路、（Ｂ）はＥＣＬ回路
である。
あり、（Ａ）はＢｉＣＭＯＳ回路、（Ｂ）はＥＣＬ回路
である。
【図９】従来技術の半導体装置を示す断面図ある。
【図１０】図９の半導体装置における深さ方法の不純物
濃度分布を示す図である。
濃度分布を示す図である。
【図１１】バイポーラトランジスタのエネルギーバンド
を示す図である。
を示す図である。
【図１２】シリコンホモ接合バイポーラトランジスタお
よびシリコンヘテロ接合バイポーラトランジスタのそれ
ぞれにおける遮断周波数（ｆT ）とコレクタ電流との関
係を示す図である。
よびシリコンヘテロ接合バイポーラトランジスタのそれ
ぞれにおける遮断周波数（ｆT ）とコレクタ電流との関
係を示す図である。
【図１３】コレクタ側へのボロン拡散深さとベース走行
時間との関係を示す図である。
時間との関係を示す図である。
１ ＮＭＯＳ ２ ＰＭＯＳ ３ バイポーラトランジスタ ４ 抵抗 １００ ｐ型半導体基板 １１０ ｎ型埋込層 １２０ ｐ型埋込層 １３０ ｎ型エピタキシャル層 １４０ ｐ型ウェル １５０ ｎ型ウェル １７０ チャネルストッパー １８０ フィールド酸化膜 １９０ コレクタ引出し拡散層 ２００ ゲート多結晶シリコン電極 ２１０ ベース多結晶シリコン引出し電極 ２２０ エミッタ多結晶シリコン電極 ２３０ エピタキシャルＳｉＧｅベース層 ２４０，２５０ グラフトベース層 ２６０ シリコンベース層 ３１０ ｎ型ＬＤＤ層 ３２０ ｎ型ソース・ドレイン領域 ３３０ ｐ型ソース・ドレイン領域 ３４０ ｐ型ＬＤＤ層 ５００ ＰＭＯＳ ５１０ ＮＭＯＳ ５２０ シリコンヘテロ接合バイポーラトランジスタ ５２５ 素子分離領域 ５３０ シリコンホモ接合バイポーラトランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−213219（ＪＰ，Ａ) 特開 平５−109750（ＪＰ，Ａ) 日経マイクロデバイス（1991−８) Ｐ．57−63 日経マイクロデバイス（1989−８) Ｐ．50 1990 ＤＩＧ．ＴＥＣＨ．ＰＡＰ．Ｓ ＹＭＰＯＳＩＵＭ ＯＮ ＶＬＳＩ Ｔ ＥＣＨＮＯＬＯＧＹ（ＩＥＥＥ）Ｐ．49 −50
Claims (3)
- 【請求項１】 ヘテロ接合パイポーラトランジスタと、
ホモ接合パイポーラトランジスタと、絶縁ゲート電解効
果トランジスタとを同一の半導体基板に備えたＢｉＣＭ
ＯＳの半導体装置において、前記ヘテロ接合パイポーラ
トランジスタは該トランジスタの遮断周波数対コレクタ
電流特性において遮断周波数が最大値となるコレクタ電
流値以下で主に動作する回路に用いられ、前記ホモ接合
パイポーラトランジスタは該トランジスタの遮断周波数
対コレクタ電流特性において遮断周波数が最大値となる
コレクタ電流値以上で主に動作する回路に用いられるこ
とを特徴とする半導体装置。 - 【請求項２】 前記ヘテロ接合パイポーラトランジスタ
は前記半導体基板に形成されたＥＣＬ回路に用いられ、
前記ホモ接合パイポーラトランジスタは前記半導体基板
に形成されたＢｉＣＭＯＳ回路に用いられていることを
特徴とする請求項１記載の半導体装置。 - 【請求項３】 半導体基板の第１のコレクタ領域上にヘ
テロ接合パイポーラトランジスタを設け、前記半導体基
板の第２のコレクタ領域上にホモ接合パイポーラトラン
ジスタを設ける半導体装置の製造方法において、前記両
トランジスタのベース多結晶シリコン電極を同時に形成
する工程と、前記ホモ接合パイポーラトランジスタのベ
ース領域を形成する工程と、前記ヘテロ接合パイポーラ
トランジスタのベース領域を形成する工程と、前記両ト
ランジスタのエミッタ多結晶シリコン電極を同時に形成
する工程と、熱処理により前記エミッタ多結晶シリコン
電極から不純物をそれぞれのベース領域に拡散して前記
両トランジスタのエミッタ領域を同時に形成する工程と
を有することを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5251253A JP2655052B2 (ja) | 1993-10-07 | 1993-10-07 | 半導体装置およびその製造方法 |
| US08/319,845 US5523606A (en) | 1993-10-07 | 1994-10-07 | BiCMOS semiconductor device having SiGe heterojunction and Si homo-junction transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5251253A JP2655052B2 (ja) | 1993-10-07 | 1993-10-07 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106453A JPH07106453A (ja) | 1995-04-21 |
| JP2655052B2 true JP2655052B2 (ja) | 1997-09-17 |
Family
ID=17220023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5251253A Expired - Fee Related JP2655052B2 (ja) | 1993-10-07 | 1993-10-07 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5523606A (ja) |
| JP (1) | JP2655052B2 (ja) |
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|---|---|---|---|---|
| JP2937253B2 (ja) * | 1996-01-17 | 1999-08-23 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP3409618B2 (ja) * | 1996-12-26 | 2003-05-26 | ソニー株式会社 | 半導体装置の製造方法 |
| US6633069B2 (en) * | 1997-05-20 | 2003-10-14 | Kabushiki Kaisha Toshiba | Semiconductor device |
| TW460978B (en) | 1999-03-15 | 2001-10-21 | Matsushita Electric Ind Co Ltd | A semiconductor device and its fabrication method |
| US6521974B1 (en) * | 1999-10-14 | 2003-02-18 | Hitachi, Ltd. | Bipolar transistor and manufacturing method thereof |
| JP3546169B2 (ja) * | 2000-05-26 | 2004-07-21 | 三菱重工業株式会社 | 半導体装置及びその製造方法 |
| JP2001338930A (ja) * | 2000-05-29 | 2001-12-07 | Nec Corp | 半導体装置および半導体製造方法 |
| US6552406B1 (en) * | 2000-10-03 | 2003-04-22 | International Business Machines Corporation | SiGe transistor, varactor and p-i-n velocity saturated ballasting element for BiCMOS peripheral circuits and ESD networks |
| US6396107B1 (en) | 2000-11-20 | 2002-05-28 | International Business Machines Corporation | Trench-defined silicon germanium ESD diode network |
| US6492238B1 (en) | 2001-06-22 | 2002-12-10 | International Business Machines Corporation | Bipolar transistor with raised extrinsic base fabricated in an integrated BiCMOS circuit |
| FR2835652B1 (fr) * | 2002-02-04 | 2005-04-15 | St Microelectronics Sa | Procede de fabrication d'un circuit integre comportant des transistors bipolaires, en particulier a heterojonction si/sige, et des transistors a effet de champ a grilles isolees, et circuit integre correspondant |
| DE10221416A1 (de) * | 2002-05-14 | 2003-11-27 | Infineon Technologies Ag | Verfahren zum Herstellen einer integrierten Schaltung und integrierte Schaltung mit einem Bipolartransistor und einem Heterobipolartransistor |
| US7521733B2 (en) * | 2002-05-14 | 2009-04-21 | Infineon Technologies Ag | Method for manufacturing an integrated circuit and integrated circuit with a bipolar transistor and a hetero bipolar transistor |
| CN100358110C (zh) * | 2002-12-20 | 2007-12-26 | 皇家飞利浦电子股份有限公司 | 半导体器件的制造方法 |
| US20040222436A1 (en) * | 2003-05-09 | 2004-11-11 | International Business Machines Corporation | Bicmos technology on soi substrates |
| US6936910B2 (en) * | 2003-05-09 | 2005-08-30 | International Business Machines Corporation | BiCMOS technology on SOI substrates |
| US6809024B1 (en) | 2003-05-09 | 2004-10-26 | International Business Machines Corporation | Method to fabricate high-performance NPN transistors in a BiCMOS process |
| US6777302B1 (en) | 2003-06-04 | 2004-08-17 | International Business Machines Corporation | Nitride pedestal for raised extrinsic base HBT process |
| US7087473B2 (en) * | 2003-06-13 | 2006-08-08 | Matsushita Electric Industrial Co., Ltd. | Method of forming conventional complementary MOS transistors and complementary heterojunction MOS transistors on common substrate |
| US7057216B2 (en) * | 2003-10-31 | 2006-06-06 | International Business Machines Corporation | High mobility heterojunction complementary field effect transistors and methods thereof |
| US7534680B2 (en) * | 2003-11-19 | 2009-05-19 | Electronics And Telecommunications Research Institute | Bipolar transistor, BiCMOS device, and method for fabricating thereof |
| KR100554465B1 (ko) * | 2003-11-19 | 2006-03-03 | 한국전자통신연구원 | ＳＯＩ 기판 위에 구현된 ＳｉＧｅ ＢｉＣＭＯＳ 소자 및그 제조 방법 |
| DE10358046B4 (de) * | 2003-12-05 | 2010-06-17 | Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik | Bipolartransistor mit erhöhtem Basisanschlussgebiet und Verfahren zu seiner Herstellung |
| KR100741682B1 (ko) * | 2004-12-03 | 2007-07-23 | 한국전자통신연구원 | 실리콘 게르마늄 바이시모스 소자의 제조 방법 |
| EP2038918B1 (en) * | 2006-06-28 | 2011-09-21 | Nxp B.V. | Method of manufacturing a bipolar transistor and bipolar transitor obtained therewith |
| CN103035749B (zh) * | 2012-01-12 | 2015-04-08 | 上海华虹宏力半导体制造有限公司 | 锗硅BiCMOS中的横向齐纳二极管结构及其实现方法 |
| US9761700B2 (en) | 2012-06-28 | 2017-09-12 | Skyworks Solutions, Inc. | Bipolar transistor on high-resistivity substrate |
| US20140001602A1 (en) * | 2012-06-28 | 2014-01-02 | Skyworks Solutions, Inc. | Device manufacturing using high-resistivity bulk silicon wafer |
| US9048284B2 (en) | 2012-06-28 | 2015-06-02 | Skyworks Solutions, Inc. | Integrated RF front end system |
| WO2015152816A1 (en) * | 2014-04-03 | 2015-10-08 | Trina Solar Energy Development Pte Ltd | A hybrid all-back-contact solar cell and method of fabricating the same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2625879B2 (ja) * | 1988-05-16 | 1997-07-02 | ソニー株式会社 | 半導体装置 |
| JPH02106937A (ja) * | 1988-10-17 | 1990-04-19 | Fujitsu Ltd | 半導体装置 |
| JP2590295B2 (ja) * | 1990-06-06 | 1997-03-12 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JPH04213219A (ja) * | 1990-12-07 | 1992-08-04 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路 |
| JPH05144834A (ja) * | 1991-03-20 | 1993-06-11 | Hitachi Ltd | バイポーラトランジスタ及びその製造方法 |
| US5268588A (en) * | 1992-09-30 | 1993-12-07 | Texas Instruments Incorporated | Semiconductor structure for electrostatic discharge protection |
-
1993
- 1993-10-07 JP JP5251253A patent/JP2655052B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-07 US US08/319,845 patent/US5523606A/en not_active Expired - Fee Related
Non-Patent Citations (3)
| Title |
|---|
| １９９０ ＤＩＧ．ＴＥＣＨ．ＰＡＰ．ＳＹＭＰＯＳＩＵＭ ＯＮ ＶＬＳＩ ＴＥＣＨＮＯＬＯＧＹ（ＩＥＥＥ）Ｐ．４９−５０ |
| 日経マイクロデバイス（１９８９−８）Ｐ．５０ |
| 日経マイクロデバイス（１９９１−８）Ｐ．５７−６３ |
Also Published As
| Publication number | Publication date |
|---|---|
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| JPH07106453A (ja) | 1995-04-21 |
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