JP2606648B2 - バイポーラトランジスタ及びその製造方法 - Google Patents
バイポーラトランジスタ及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明はバイポーラオランジスタ
とその製造方法に関し、特にＥＣＬロジックと高速ＳＲ
ＡＭやＣＭＯＳ／ＢｉＣＭＯＳロジックを混載した高性
能ＢｉＣＭＯＳ集積回路装置におけるバイポーラトラン
ジスタのベース領域の構造に関する。
とその製造方法に関し、特にＥＣＬロジックと高速ＳＲ
ＡＭやＣＭＯＳ／ＢｉＣＭＯＳロジックを混載した高性
能ＢｉＣＭＯＳ集積回路装置におけるバイポーラトラン
ジスタのベース領域の構造に関する。
【０００２】
【従来の技術】従来のセルフアライン型の高速バイポー
ラトランジスタは、図７に縦断面図を示すように、Ｐ形
シリコン基板１と、Ｎ+ 型埋込領域２と、Ｎ型コレクタ
領域３と、Ｎ+ 型コレクタ引出し領域４と、フィールド
酸化膜５と、Ｐ形真性ベース領域１０と、ベース多結晶
シリコン６からの不純物拡散により形成されるＰ+ 型ベ
ース引出し領域１１と、第１絶縁膜７とサイドウォール
絶縁膜９によりベース多結晶シリコン６から分離される
Ｎ+ 型多結晶シリコン１２と、この多結晶シリコン１２
からの不純物拡散により形成されるＮ+ 型エミッタ領域
１３と、第２絶縁膜１４と、各電極１５とを有して構成
されている。
ラトランジスタは、図７に縦断面図を示すように、Ｐ形
シリコン基板１と、Ｎ+ 型埋込領域２と、Ｎ型コレクタ
領域３と、Ｎ+ 型コレクタ引出し領域４と、フィールド
酸化膜５と、Ｐ形真性ベース領域１０と、ベース多結晶
シリコン６からの不純物拡散により形成されるＰ+ 型ベ
ース引出し領域１１と、第１絶縁膜７とサイドウォール
絶縁膜９によりベース多結晶シリコン６から分離される
Ｎ+ 型多結晶シリコン１２と、この多結晶シリコン１２
からの不純物拡散により形成されるＮ+ 型エミッタ領域
１３と、第２絶縁膜１４と、各電極１５とを有して構成
されている。
【０００３】ゲート一段当りの基本遅延時間４０ｐｓ以
下の高速ＥＣＬロジックを実現するために、図７に示す
ようにベース多結晶シリコン６の側面にエッチバック法
によりサイドウォール絶縁膜９を設け、Ｐ+ 型ベース引
出し領域１１とＮ+ 型エミッタ領域１３をセルフアライ
ンで形成することにより素子面積を縮小化して、コレク
タ−ベース間，コレクタ−基板間の寄生容量を低減した
バイポーラトランジスタが用いられている。
下の高速ＥＣＬロジックを実現するために、図７に示す
ようにベース多結晶シリコン６の側面にエッチバック法
によりサイドウォール絶縁膜９を設け、Ｐ+ 型ベース引
出し領域１１とＮ+ 型エミッタ領域１３をセルフアライ
ンで形成することにより素子面積を縮小化して、コレク
タ−ベース間，コレクタ−基板間の寄生容量を低減した
バイポーラトランジスタが用いられている。
【０００４】一方バイポーラトランジスタの高速化のた
めには真性ベース領域１０を浅く形成しなければならな
い。それに従い真性ベース領域１０、Ｎ+ エミッタ領域
１３共に浅く、高濃度になっていく。その結果、エミッ
タ−ベース間接合耐圧（以下ＢＶEBO と略す）が低下
し、最大遮断周波数ｆTmaxが２０ＧＨZ 以上のトランジ
スタを得るためにはＢＶEBO が３〜４Ｖまで低下する。
めには真性ベース領域１０を浅く形成しなければならな
い。それに従い真性ベース領域１０、Ｎ+ エミッタ領域
１３共に浅く、高濃度になっていく。その結果、エミッ
タ−ベース間接合耐圧（以下ＢＶEBO と略す）が低下
し、最大遮断周波数ｆTmaxが２０ＧＨZ 以上のトランジ
スタを得るためにはＢＶEBO が３〜４Ｖまで低下する。
【０００５】高速バイポーラトランジスタをＢｉＣＭＯ
Ｓロジック回路に用いた場合、このＢＶEBO の低下はそ
の回路性能の信頼性に大きな影響を及ぼす。ＢｉＣＭＯ
Ｓロジック回路では、バイポーラトランジスタのエミッ
タ−ベース接合が過渡的に逆バイアスされることがあ
る。
Ｓロジック回路に用いた場合、このＢＶEBO の低下はそ
の回路性能の信頼性に大きな影響を及ぼす。ＢｉＣＭＯ
Ｓロジック回路では、バイポーラトランジスタのエミッ
タ−ベース接合が過渡的に逆バイアスされることがあ
る。
【０００６】例えば図８に示すような、ＮＰＮバイポー
ラトランジスタ２５，ＰチャンネルＦＥＴ２６，Ｎチャ
ンネルＦＥＴ２７，２８とから構成されるＢｉＮＭＯＳ
インバータ回路において、入力信号Ｖinが“Ｌ”から
“Ｈ”レベルにスイッチングする時、次段の容量性負荷
が大きい程、ＮＰＮトランジスタ２５のベース電位に比
べて出力レベルＶout の下がり方がより鈍くなる為、過
渡的にエミッタ−ベース間に印加される逆バイアスが大
きくなる。バイポーラトランジスタのエミッタ−ベース
間に逆バイアスが印加されると、接合部の高電界により
発生したホットキャリア効果により電流増幅率ｈFEが低
下することはよく知られている。従ってＢｉＣＭＯＳ回
路では、バイポーラトランジスタのＢＶEBO が低下する
と、動作中にｈFEが低下していくという信頼性上の問題
があるため、バイポーラトランジスタの高速化を図る際
には、ＢＶEBO を維持しなければならない。
ラトランジスタ２５，ＰチャンネルＦＥＴ２６，Ｎチャ
ンネルＦＥＴ２７，２８とから構成されるＢｉＮＭＯＳ
インバータ回路において、入力信号Ｖinが“Ｌ”から
“Ｈ”レベルにスイッチングする時、次段の容量性負荷
が大きい程、ＮＰＮトランジスタ２５のベース電位に比
べて出力レベルＶout の下がり方がより鈍くなる為、過
渡的にエミッタ−ベース間に印加される逆バイアスが大
きくなる。バイポーラトランジスタのエミッタ−ベース
間に逆バイアスが印加されると、接合部の高電界により
発生したホットキャリア効果により電流増幅率ｈFEが低
下することはよく知られている。従ってＢｉＣＭＯＳ回
路では、バイポーラトランジスタのＢＶEBO が低下する
と、動作中にｈFEが低下していくという信頼性上の問題
があるため、バイポーラトランジスタの高速化を図る際
には、ＢＶEBO を維持しなければならない。
【０００７】ＢＶEBO を低下させることなく、高速化を
図れるバイポーラトラジスタのデバイス構造が特開平２
−２８３０３２号公報に提案されている。図９にその縦
断面図を示す。Ｐ型シリコン基板１上にＮ+ 型高濃度埋
込領域２を介してＮ型コレクタ領域３が存在し、フィー
ルド酸化膜５で分離されたＮ型コレクタ領域３中にＰ型
ベース領域１０−ａが設けられる。Ｐ型ベース領域１０
−ａ中には、Ｐ+ 型ベース引出し領域１１とＮ+ 型多結
晶シリコン１２からの不純物の拡散により形成されるＮ
+ 型エミッタ領域１３が設けられ、Ｎ+ 型エミッタ領域
１３とＰ型ベース領域１０−ａの接合部の最も電界が集
中する端部に低濃度のＮ型エミッタ領域２１が存在す
る。このＮ型領域２１によりエミッタ−ベース接合端に
集中する電界が弱められＢＶEBO が上昇する。
図れるバイポーラトラジスタのデバイス構造が特開平２
−２８３０３２号公報に提案されている。図９にその縦
断面図を示す。Ｐ型シリコン基板１上にＮ+ 型高濃度埋
込領域２を介してＮ型コレクタ領域３が存在し、フィー
ルド酸化膜５で分離されたＮ型コレクタ領域３中にＰ型
ベース領域１０−ａが設けられる。Ｐ型ベース領域１０
−ａ中には、Ｐ+ 型ベース引出し領域１１とＮ+ 型多結
晶シリコン１２からの不純物の拡散により形成されるＮ
+ 型エミッタ領域１３が設けられ、Ｎ+ 型エミッタ領域
１３とＰ型ベース領域１０−ａの接合部の最も電界が集
中する端部に低濃度のＮ型エミッタ領域２１が存在す
る。このＮ型領域２１によりエミッタ−ベース接合端に
集中する電界が弱められＢＶEBO が上昇する。
【０００８】この図９の従来技術のトランジスタの製造
方法を図１０に示す。第２酸化膜２２の開孔，酸化膜２
０の成長後、リン（Ｐ）のイオン注入によりＮ型エミッ
タ領域２１を形成する（図１０（ａ））。そして多結晶
シリコンの堆積とエッチバックによりサイドウォール多
結晶シリコン２３を形成後、Ｎ+ 型多結晶シリコン１２
を成長し、Ｎ+ 型多結晶シリコン１２からの熱拡散によ
りＮ+ 型エミッタ領域１３を形成する（図１０
（ｂ））。
方法を図１０に示す。第２酸化膜２２の開孔，酸化膜２
０の成長後、リン（Ｐ）のイオン注入によりＮ型エミッ
タ領域２１を形成する（図１０（ａ））。そして多結晶
シリコンの堆積とエッチバックによりサイドウォール多
結晶シリコン２３を形成後、Ｎ+ 型多結晶シリコン１２
を成長し、Ｎ+ 型多結晶シリコン１２からの熱拡散によ
りＮ+ 型エミッタ領域１３を形成する（図１０
（ｂ））。
【０００９】図１１にはＢＶEBO の高耐圧化を図った他
の従来の技術として特開平３−１２０７２７号公報に提
案されたトランジスタを示す。この技術はＬＥＣ（Ｌｏ
ｗＥｍｉｔｔｅｒ Ｃｏｎｃｅｎｔｒａｔｉｏｎ）構造
のバイポーラトランジスタに関するものである。Ｎ型コ
レクタ領域３とＮ型エミッタ領域２１の間にＰ型真性ベ
ース領域１０が存在し、真性ベース領域１０とＰ+ 型ベ
ース引出し領域１１はＰ型リンクベース領域８により連
結される。
の従来の技術として特開平３−１２０７２７号公報に提
案されたトランジスタを示す。この技術はＬＥＣ（Ｌｏ
ｗＥｍｉｔｔｅｒ Ｃｏｎｃｅｎｔｒａｔｉｏｎ）構造
のバイポーラトランジスタに関するものである。Ｎ型コ
レクタ領域３とＮ型エミッタ領域２１の間にＰ型真性ベ
ース領域１０が存在し、真性ベース領域１０とＰ+ 型ベ
ース引出し領域１１はＰ型リンクベース領域８により連
結される。
【００１０】この図１１の従来技術のトランジスタの製
造方法を図１２に示す。パターニングされた多結晶シリ
コン２４をマスクとしてホウ素（Ｂ）を高濃度にイオン
注入することによりＮ型コレクタ領域３中にＰ+ 型ベー
ス引出し領域１１を形成後（図１２（ａ））、同じ多結
晶シリコン２４をマスクとしたホウ素（Ｂ）の高エネル
ギー斜めイオン注入によりＰ型リンクベース領域８を形
成する（図１２（ｂ））。その後、第１絶縁膜７の堆積
とエッチバック、多結晶シリコン２４の除去を行ない
（図１２（ｃ））、サイドウォール絶縁膜９を形成し
て、多結晶シリコン１２−ａを成長する。そして、ヒ素
（Ａｓ）のイオン注入とその後の熱処理により、Ｎ+ 型
エミッタ領域２１を形成し、ホウ素の高エネルギーイオ
ン注入により、Ｐ型真性ベース領域１０をＰ型リンクベ
ース領域８に隣接するように形成する（図１２
（ｄ））。
造方法を図１２に示す。パターニングされた多結晶シリ
コン２４をマスクとしてホウ素（Ｂ）を高濃度にイオン
注入することによりＮ型コレクタ領域３中にＰ+ 型ベー
ス引出し領域１１を形成後（図１２（ａ））、同じ多結
晶シリコン２４をマスクとしたホウ素（Ｂ）の高エネル
ギー斜めイオン注入によりＰ型リンクベース領域８を形
成する（図１２（ｂ））。その後、第１絶縁膜７の堆積
とエッチバック、多結晶シリコン２４の除去を行ない
（図１２（ｃ））、サイドウォール絶縁膜９を形成し
て、多結晶シリコン１２−ａを成長する。そして、ヒ素
（Ａｓ）のイオン注入とその後の熱処理により、Ｎ+ 型
エミッタ領域２１を形成し、ホウ素の高エネルギーイオ
ン注入により、Ｐ型真性ベース領域１０をＰ型リンクベ
ース領域８に隣接するように形成する（図１２
（ｄ））。
【００１１】
【発明が解決しようとする課題】図９に示した従来のバ
イポーラトランジスタの構造では、エミッタを高濃度領
域と低濃度領域に分けている。本構造によりエミッタ−
ベース接合の電界緩和を図るためには図９の様に低濃度
のＮ型エミッタ領域２１がその端部でＰ型ベース領域１
０−ａと接することが必要である。しかし本構造を図７
で示した様なＮ+型エミッタ領域１３とＰ+ 型ベース引
出し領域１１をセルフアライン法で形成する高速バイポ
ーラトランジスタへ応用すると、図１３の様にサイドウ
ォール絶縁膜９直下のＮ型エミッタ領域２１と、ベース
多結晶シリコン６の下のＰ+ 型ベース引出し領域１１が
直接接する。Ｎ型エミッタ領域２１方面のＮ型不純物濃
度はＰ型真性ベース領域１０の濃度よりも１桁高い３×
１０19ｃｍ-3以上に設定され、Ｐ+ 型ベース引き出し領
域１１の表面濃度は１０20ｃｍ-3以上である。従ってエ
ミッタ−ベース接合の最大電界は、図７に示す構造（例
えば表面濃度１０21ｃｍ-3のＮ+ 型エミッタ領域１３と
表面濃度３×１０18ｃｍ-3のＰ型真性ベース領域１０の
接合）と比較すると逆に大きくなってしまい更に接合間
にトンネル電流が流れるという問題点がある。
イポーラトランジスタの構造では、エミッタを高濃度領
域と低濃度領域に分けている。本構造によりエミッタ−
ベース接合の電界緩和を図るためには図９の様に低濃度
のＮ型エミッタ領域２１がその端部でＰ型ベース領域１
０−ａと接することが必要である。しかし本構造を図７
で示した様なＮ+型エミッタ領域１３とＰ+ 型ベース引
出し領域１１をセルフアライン法で形成する高速バイポ
ーラトランジスタへ応用すると、図１３の様にサイドウ
ォール絶縁膜９直下のＮ型エミッタ領域２１と、ベース
多結晶シリコン６の下のＰ+ 型ベース引出し領域１１が
直接接する。Ｎ型エミッタ領域２１方面のＮ型不純物濃
度はＰ型真性ベース領域１０の濃度よりも１桁高い３×
１０19ｃｍ-3以上に設定され、Ｐ+ 型ベース引き出し領
域１１の表面濃度は１０20ｃｍ-3以上である。従ってエ
ミッタ−ベース接合の最大電界は、図７に示す構造（例
えば表面濃度１０21ｃｍ-3のＮ+ 型エミッタ領域１３と
表面濃度３×１０18ｃｍ-3のＰ型真性ベース領域１０の
接合）と比較すると逆に大きくなってしまい更に接合間
にトンネル電流が流れるという問題点がある。
【００１２】一方、図１１に示したトランジスタ構造は
ＬＥＣ構造のバイポーラトランジスタに関するもので、
サイドウォール絶縁膜９によりＮ+ エミッタ領域１３と
Ｐ+型ベース引出し領域１１が直接接することを防止し
ている。そして、Ｐ型リンクベース領域８はＮ+ エミッ
タ領域１３に接しないように深いところに設けられ、Ｐ
型真性ベース領域１０とＰ+ 型ベース引出し領域１１を
連結している。本構造のトランジスタでは１０Ｖ以上の
高いＢＶEBO を得ることができるが、Ｐ型真性ベース領
域１０の厚さを薄くして最大遮断周波数が２０ＧＨZ を
超えるような高速バイポーラトランジスタを形成するの
が難しいという問題点があった。
ＬＥＣ構造のバイポーラトランジスタに関するもので、
サイドウォール絶縁膜９によりＮ+ エミッタ領域１３と
Ｐ+型ベース引出し領域１１が直接接することを防止し
ている。そして、Ｐ型リンクベース領域８はＮ+ エミッ
タ領域１３に接しないように深いところに設けられ、Ｐ
型真性ベース領域１０とＰ+ 型ベース引出し領域１１を
連結している。本構造のトランジスタでは１０Ｖ以上の
高いＢＶEBO を得ることができるが、Ｐ型真性ベース領
域１０の厚さを薄くして最大遮断周波数が２０ＧＨZ を
超えるような高速バイポーラトランジスタを形成するの
が難しいという問題点があった。
【００１３】
【課題を解決するための手段】本発明のバイポーラトラ
ンジスタは、第１導電型のシリコン基体上に接して開孔
部を有する様に設けられた第２導電型のシリコン膜と、
前記シリコン膜上に設けられた絶縁膜と、前記シリコン
膜及び前記絶縁膜の開孔部の側面に設けられたサイドウ
ォール絶縁膜と、前記サイドウォール絶縁膜により規定
される開孔部の前記シリコン基体内に形成された第２導
電型の真性ベース領域と、前記シリコン膜に接して前記
シリコン基体内に形成された第２導電型の外部ベース領
域と、前記真性ベース領域と前記外部ベース領域を連結
し、かつ前記真性ベース領域よりも第２導電型の不純物
濃度が低い第２導電型のリンクベース領域と、前記真性
ベース領域の表面から前記リンクベース領域の表面にか
けて設けられその端部が前記リンクベース領域の表面に
位置する第１導電型のエミッタ領域とを有して構成され
ている。また、本発明のバイポーラトランジスタの製造
方法は、第１導電型のシリコン基体上に第２導電型のシ
リコン膜を形成する工程と、前記シリコン膜上に絶縁膜
を成長する工程と、前記絶縁膜と前記シリコン膜を開孔
する工程と、前記絶縁膜及び前記シリコン膜をマスクと
して第２導電型のリンクベース領域を前記シリコン基体
中に選択的に形成する工程と、前記シリコン膜及び前記
絶縁膜の開孔部の側面にサイドウォール絶縁膜を形成す
る工程と、前記サイドウォール絶縁膜と前記絶縁膜をマ
スクとして第２導電型の不純物を選択的に前記リンクベ
ース領域に導入することにより第２導電型の真性ベース
領域を前記リンクベース領域中に選択的に形成する工程
と、前記真性ベース領域を形成した際にマスクとして用
いた状態の前記サイドウォール絶縁膜もしくは前記真性
ベース領域を形成した際にマスクとして用いた状態から
その表面を除去した状態の前記サイドウォール絶縁膜と
前記絶縁膜をマスクとして第１導電型の不純物を導入す
ることにより前記真性ベース領域の表面から前記リンク
ベース領域の表面にかけて設けられその端部が前記リン
クベース領域の表面に位置する第１導電型のエミッタ領
域を形成する工程とを有して構成されている。
ンジスタは、第１導電型のシリコン基体上に接して開孔
部を有する様に設けられた第２導電型のシリコン膜と、
前記シリコン膜上に設けられた絶縁膜と、前記シリコン
膜及び前記絶縁膜の開孔部の側面に設けられたサイドウ
ォール絶縁膜と、前記サイドウォール絶縁膜により規定
される開孔部の前記シリコン基体内に形成された第２導
電型の真性ベース領域と、前記シリコン膜に接して前記
シリコン基体内に形成された第２導電型の外部ベース領
域と、前記真性ベース領域と前記外部ベース領域を連結
し、かつ前記真性ベース領域よりも第２導電型の不純物
濃度が低い第２導電型のリンクベース領域と、前記真性
ベース領域の表面から前記リンクベース領域の表面にか
けて設けられその端部が前記リンクベース領域の表面に
位置する第１導電型のエミッタ領域とを有して構成され
ている。また、本発明のバイポーラトランジスタの製造
方法は、第１導電型のシリコン基体上に第２導電型のシ
リコン膜を形成する工程と、前記シリコン膜上に絶縁膜
を成長する工程と、前記絶縁膜と前記シリコン膜を開孔
する工程と、前記絶縁膜及び前記シリコン膜をマスクと
して第２導電型のリンクベース領域を前記シリコン基体
中に選択的に形成する工程と、前記シリコン膜及び前記
絶縁膜の開孔部の側面にサイドウォール絶縁膜を形成す
る工程と、前記サイドウォール絶縁膜と前記絶縁膜をマ
スクとして第２導電型の不純物を選択的に前記リンクベ
ース領域に導入することにより第２導電型の真性ベース
領域を前記リンクベース領域中に選択的に形成する工程
と、前記真性ベース領域を形成した際にマスクとして用
いた状態の前記サイドウォール絶縁膜もしくは前記真性
ベース領域を形成した際にマスクとして用いた状態から
その表面を除去した状態の前記サイドウォール絶縁膜と
前記絶縁膜をマスクとして第１導電型の不純物を導入す
ることにより前記真性ベース領域の表面から前記リンク
ベース領域の表面にかけて設けられその端部が前記リン
クベース領域の表面に位置する第１導電型のエミッタ領
域を形成する工程とを有して構成されている。
【００１４】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１５】図１は本発明の一実施例の縦断面図であ
る。また図２は図１のベース領域近傍を拡大した縦断面
図である。Ｐ型シリコン基板１上にＮ+ 型埋込領域２を
介してＮ型コレクタ領域３が設けられる。フィールド酸
化膜５で分離されたＮ型コレクタ領域３中にベース多結
晶シリコン６からの拡散によりＰ+ 型ベース引出し領域
１１が形成され、サイドウォール酸化膜９の下にはＰ+
型ベース引出し領域１１に接してＰ型リンクベース領域
８が設けられ、サイドウォール酸化膜９で規定されるエ
ミッタ開孔部の下にはＰ型真性ベース領域１０が設けら
れている。Ｐ型真性ベース領域１０の表面には、Ｎ+ 型
多結晶シリコンからの熱拡散によりＮ+ 型エミッタ領域
１３が設けられ、エミッタ−ベース間接合において最も
電界の集中するエミッタ領域の端部はＰ型リンクベース
領域８に形成される。
る。また図２は図１のベース領域近傍を拡大した縦断面
図である。Ｐ型シリコン基板１上にＮ+ 型埋込領域２を
介してＮ型コレクタ領域３が設けられる。フィールド酸
化膜５で分離されたＮ型コレクタ領域３中にベース多結
晶シリコン６からの拡散によりＰ+ 型ベース引出し領域
１１が形成され、サイドウォール酸化膜９の下にはＰ+
型ベース引出し領域１１に接してＰ型リンクベース領域
８が設けられ、サイドウォール酸化膜９で規定されるエ
ミッタ開孔部の下にはＰ型真性ベース領域１０が設けら
れている。Ｐ型真性ベース領域１０の表面には、Ｎ+ 型
多結晶シリコンからの熱拡散によりＮ+ 型エミッタ領域
１３が設けられ、エミッタ−ベース間接合において最も
電界の集中するエミッタ領域の端部はＰ型リンクベース
領域８に形成される。
【００１６】Ｐ型リンクベース領域８の表面近傍のホウ
素の濃度は、Ｐ型真性ベース領域１０に比べて１／３〜
１／２０程度の濃度となっている。
素の濃度は、Ｐ型真性ベース領域１０に比べて１／３〜
１／２０程度の濃度となっている。
【００１７】次に前述の実施例の製造方法を図３と図４
を用いて説明する。公知の手段を用いてＰ型シリコン基
板１上にＮ+ 型埋込領域２を介して厚さ０．８〜１．６
μｍのＮ型コレクタ領域３を成長する。そしてシリコン
窒化膜を用いた選択酸化法により厚さ０．５μｍ程度の
フィールド酸化膜５を形成後、リンのイオン注入により
Ｎ+ 型コレクタ引出し領域４を選択的に形成する（図３
（ａ））。
を用いて説明する。公知の手段を用いてＰ型シリコン基
板１上にＮ+ 型埋込領域２を介して厚さ０．８〜１．６
μｍのＮ型コレクタ領域３を成長する。そしてシリコン
窒化膜を用いた選択酸化法により厚さ０．５μｍ程度の
フィールド酸化膜５を形成後、リンのイオン注入により
Ｎ+ 型コレクタ引出し領域４を選択的に形成する（図３
（ａ））。
【００１８】その後、全面に厚さ２００ｎｍ程度の多結
晶シリコンを堆積しパターニングを行なう。Ｎ+ 型コレ
クタ引出し領域上の多結晶シリコンには加速電圧５０〜
７０ＫＶ、ドーズ量１〜５×１０15ｃｍ-2の条件でリン
のイオン注入を行ないＮ+ 型化し、素子形成領域上の多
結晶シリコンには加速電圧１０〜１５ＫＶ，ドーズ量３
〜５×１０15ｃｍ-2のホウ素のイオン注入を施してＰ+
型化する。そして全面に例えば厚さ２０ｎｍ程度のシリ
コン窒化膜と、厚さ１５〜３０ｎｍのシリコン酸化膜か
ら成る第１絶縁膜を堆積した後、ホトリソグラフィ工程
によりエミッタ領域の開孔を行なう。そして加速電圧２
０〜４０ＫＶ，ドーズ量３×１０12〜１×１０13ｃｍ-2
のホウ素のイオン注入と、加速電圧１０ＫＶ程度ドーズ
量１〜３×１０12ｃｍ-2のホウ素のイオン注入を行ない
Ｐ型リンクベース領域８を形成する（図３（ｂ））。
晶シリコンを堆積しパターニングを行なう。Ｎ+ 型コレ
クタ引出し領域上の多結晶シリコンには加速電圧５０〜
７０ＫＶ、ドーズ量１〜５×１０15ｃｍ-2の条件でリン
のイオン注入を行ないＮ+ 型化し、素子形成領域上の多
結晶シリコンには加速電圧１０〜１５ＫＶ，ドーズ量３
〜５×１０15ｃｍ-2のホウ素のイオン注入を施してＰ+
型化する。そして全面に例えば厚さ２０ｎｍ程度のシリ
コン窒化膜と、厚さ１５〜３０ｎｍのシリコン酸化膜か
ら成る第１絶縁膜を堆積した後、ホトリソグラフィ工程
によりエミッタ領域の開孔を行なう。そして加速電圧２
０〜４０ＫＶ，ドーズ量３×１０12〜１×１０13ｃｍ-2
のホウ素のイオン注入と、加速電圧１０ＫＶ程度ドーズ
量１〜３×１０12ｃｍ-2のホウ素のイオン注入を行ない
Ｐ型リンクベース領域８を形成する（図３（ｂ））。
【００１９】更に加速電圧３００ＫＶ，ドーズ量１０12
〜１０13ｃｍ-2のリンのイオン注入を行ない、エミッタ
領域開孔部のＮ型コレクタ領域３−ａの濃度を高める。
〜１０13ｃｍ-2のリンのイオン注入を行ない、エミッタ
領域開孔部のＮ型コレクタ領域３−ａの濃度を高める。
【００２０】その後、厚さ２０ｎｍ程度のシリコン窒化
膜７−ｂと厚さ２００ｎｍ程度のシリコン酸化膜を成長
後、エッチバック法によりベース多結晶シリコン６と第
１絶縁膜７−ａの側面にサイドウォール酸化膜９を成長
する。そして露出したシリコン表面を厚さ２０ｎｍ程度
に酸化後（図中略）、加速電圧１０〜１５ＫＶ，ドーズ
量１〜２×１０13ｃｍ-2のホウ素を注入角度０°（基板
に対して垂直）でイオン注入することによりＰ型真性ベ
ース領域１０を形成する（図４（ａ））。
膜７−ｂと厚さ２００ｎｍ程度のシリコン酸化膜を成長
後、エッチバック法によりベース多結晶シリコン６と第
１絶縁膜７−ａの側面にサイドウォール酸化膜９を成長
する。そして露出したシリコン表面を厚さ２０ｎｍ程度
に酸化後（図中略）、加速電圧１０〜１５ＫＶ，ドーズ
量１〜２×１０13ｃｍ-2のホウ素を注入角度０°（基板
に対して垂直）でイオン注入することによりＰ型真性ベ
ース領域１０を形成する（図４（ａ））。
【００２１】次にヒ素を１０20〜５×１０21ｃｍ-2含ん
だＮ+ 型多結晶シリコン１２を厚さ０．２μｍ程度成長
後、Ｎ+ 型多結晶シリコン１２のパターニングを行なう
（図４（ｂ））。
だＮ+ 型多結晶シリコン１２を厚さ０．２μｍ程度成長
後、Ｎ+ 型多結晶シリコン１２のパターニングを行なう
（図４（ｂ））。
【００２２】そして厚さ０．５〜１．５μｍのＢＰＳＧ
膜１４を成長後、温度１０００〜１１００℃で１０〜２
０秒のランプアニール、あるいは９００℃、１０〜２０
分の熱処理を行ない、Ｎ+ 型多結晶シリコン１２からの
ヒ素の拡散によりＮ+ 型エミッタ領域１３を深さ０．１
〜０．１５μｍ迄形成する。この時Ｎ+ 型エミッタ領域
１３は横方向にも拡散し、その端部はＰ型リンクベース
領域８に達する。その後、コンタクト領域の開孔を行な
い、例えばＡｌ−Ｓｉ−Ｃｕ／埋込Ｗ／ＴｉＮ／Ｔｉか
ら成る電極１５の形成により所望の特性を有するバイポ
ーラトランジスタが完成する（図１）。
膜１４を成長後、温度１０００〜１１００℃で１０〜２
０秒のランプアニール、あるいは９００℃、１０〜２０
分の熱処理を行ない、Ｎ+ 型多結晶シリコン１２からの
ヒ素の拡散によりＮ+ 型エミッタ領域１３を深さ０．１
〜０．１５μｍ迄形成する。この時Ｎ+ 型エミッタ領域
１３は横方向にも拡散し、その端部はＰ型リンクベース
領域８に達する。その後、コンタクト領域の開孔を行な
い、例えばＡｌ−Ｓｉ−Ｃｕ／埋込Ｗ／ＴｉＮ／Ｔｉか
ら成る電極１５の形成により所望の特性を有するバイポ
ーラトランジスタが完成する（図１）。
【００２３】本構造では、Ｎ+ 型エミッタ領域１３の端
部はＰ型リンクベース領域８内にある。Ｐ型リンクベー
ス領域８はＰ型真性ベース領域１０と比べて深さはほぼ
等しく表面近傍のホウ素の濃度は１／３〜１／２０に設
定される。
部はＰ型リンクベース領域８内にある。Ｐ型リンクベー
ス領域８はＰ型真性ベース領域１０と比べて深さはほぼ
等しく表面近傍のホウ素の濃度は１／３〜１／２０に設
定される。
【００２４】図４（ｂ）におけるａ−ａ′断面（真性ベ
ース領域１０）とｂ−ｂ′断面（リンクベース領域８）
の不純物の濃度分布のシミュレーション結果を図５に示
す。Ｐ型リンクベース領域８の形成は加速電圧３０Ｋ
Ｖ、ドーズ量７．５×１０12ｃｍ-2のホウ素のイオン注
入と加速電圧１０ＫＶ、ドーズ量２×１０12ｃｍ-2のホ
ウ素のイオン注入により行われ、Ｐ型真性ベース領域１
０は加速電圧３０ＫＶ、ドーズ量１．５×１０13ｃｍ-2
により形成された場合である。真性ベース領域１０とリ
ンクベース領域８はほほ同じ接合深さに形成されリンク
ベース領域８の表面付近の濃度は真性ベース領域１０の
約１／４である。従ってＮ+ 型エミッタ領域１３の端部
をリンクベース領域８内に設けることにより、エミッタ
−ベース接合の最大電界は、図７に示した従来の高速バ
イポーラトランジスタ構造の様に真性ベース領域１０内
に端部が設けられる場合に比べて大幅に低減する。
ース領域１０）とｂ−ｂ′断面（リンクベース領域８）
の不純物の濃度分布のシミュレーション結果を図５に示
す。Ｐ型リンクベース領域８の形成は加速電圧３０Ｋ
Ｖ、ドーズ量７．５×１０12ｃｍ-2のホウ素のイオン注
入と加速電圧１０ＫＶ、ドーズ量２×１０12ｃｍ-2のホ
ウ素のイオン注入により行われ、Ｐ型真性ベース領域１
０は加速電圧３０ＫＶ、ドーズ量１．５×１０13ｃｍ-2
により形成された場合である。真性ベース領域１０とリ
ンクベース領域８はほほ同じ接合深さに形成されリンク
ベース領域８の表面付近の濃度は真性ベース領域１０の
約１／４である。従ってＮ+ 型エミッタ領域１３の端部
をリンクベース領域８内に設けることにより、エミッタ
−ベース接合の最大電界は、図７に示した従来の高速バ
イポーラトランジスタ構造の様に真性ベース領域１０内
に端部が設けられる場合に比べて大幅に低減する。
【００２５】図６は本発明の他の実施例のベース領域近
傍の拡大縦断面図である。本実施例では、前述の実施例
と同様にサイドウォール酸化膜９を形成してホウ素のイ
オン注入によりＰ型真性ベース領域１０を形成後、サイ
ドウォール酸化膜９の表面を約３０ｎｍ除去し、更に露
出しているシリコン窒化膜７ｂをウェットエッチングに
より除去することにより、サイドウォールを後退させ
る。その後、前述の実施例と同様にＮ+ 型多結晶シリコ
ン１２の堆積、Ｎ+ 型エミッタ領域１３の形成を行な
い、バイポーラトランジスタを形成する。本実施例にお
いては、真性ベース領域８を形成後サイドウォールの絶
縁膜を後退させるためＮ+ 型エミッタ領域１２が非常に
浅い場合でも確実にその端部をリンクベース領域８中に
設けることができるという利点がある。これにより、エ
ミッタ−ベース接合耐圧の向上と同時にバイポーラトラ
ジスタの高性能化を容易に図ることが可能となる。
傍の拡大縦断面図である。本実施例では、前述の実施例
と同様にサイドウォール酸化膜９を形成してホウ素のイ
オン注入によりＰ型真性ベース領域１０を形成後、サイ
ドウォール酸化膜９の表面を約３０ｎｍ除去し、更に露
出しているシリコン窒化膜７ｂをウェットエッチングに
より除去することにより、サイドウォールを後退させ
る。その後、前述の実施例と同様にＮ+ 型多結晶シリコ
ン１２の堆積、Ｎ+ 型エミッタ領域１３の形成を行な
い、バイポーラトランジスタを形成する。本実施例にお
いては、真性ベース領域８を形成後サイドウォールの絶
縁膜を後退させるためＮ+ 型エミッタ領域１２が非常に
浅い場合でも確実にその端部をリンクベース領域８中に
設けることができるという利点がある。これにより、エ
ミッタ−ベース接合耐圧の向上と同時にバイポーラトラ
ジスタの高性能化を容易に図ることが可能となる。
【００２６】
【発明の効果】以上説明したように、本発明は、真性ベ
ース領域と外部ベース領域の間に真性ベース領域よりも
不純物濃度が低いリンクベース領域を設け、エミッタ領
域をその端部がリンクベース領域内に存在するように形
成することにより、接合端部の電界集中を緩和しエミッ
タ−ベース接合の耐圧を向上できる効果がある。
ース領域と外部ベース領域の間に真性ベース領域よりも
不純物濃度が低いリンクベース領域を設け、エミッタ領
域をその端部がリンクベース領域内に存在するように形
成することにより、接合端部の電界集中を緩和しエミッ
タ−ベース接合の耐圧を向上できる効果がある。
【００２７】本発明の構造と製造方法はエミッタとベー
スをセルフアラインで形成する高速バイポーラトラジス
タへの応用が容易であり、フォトマスクの追加は不要で
わずかなイオン注入工程の追加のみでその効果が得られ
る。
スをセルフアラインで形成する高速バイポーラトラジス
タへの応用が容易であり、フォトマスクの追加は不要で
わずかなイオン注入工程の追加のみでその効果が得られ
る。
【００２８】例えば最大遮断周波数が２０ＧＨz のバイ
ポーラトランジスタに適用するとエミッタ−ベース間接
合耐圧は３．５Ｖから５．５Ｖに向上する。またエミッ
タ−ベース接合端部以外の領域の不純物濃度プロファイ
ルは変わらないので、電流増巾率ｈFEや遮断周波数ｆT
の様な直流交流特性は変わらない。
ポーラトランジスタに適用するとエミッタ−ベース間接
合耐圧は３．５Ｖから５．５Ｖに向上する。またエミッ
タ−ベース接合端部以外の領域の不純物濃度プロファイ
ルは変わらないので、電流増巾率ｈFEや遮断周波数ｆT
の様な直流交流特性は変わらない。
【００２９】従来のエミッタ−ベース接合の高耐圧化を
図ったデバイス構造では最大遮断周波数ｆT が１５ＧＨ
Z を超えるバイポーラトランジスタに適用することがで
きなかったのに対し、本発明の構造ではｆT が２０ＧＨ
Z を越えるトランジスタへも容易に適用できる。その結
果、高速ＥＣＬ回路とＢｉＣＭＯＳ回路を同一チップ上
へ混載することが可能となる。例えば基本遅延時間３０
ｐｓのＥＣＬロジックに、ＣＭＯＳ／ＢｉＣＭＯＳロジ
ックやＢｉＣＭＯＳＳＲＡＭを混載することが容易とな
る。
図ったデバイス構造では最大遮断周波数ｆT が１５ＧＨ
Z を超えるバイポーラトランジスタに適用することがで
きなかったのに対し、本発明の構造ではｆT が２０ＧＨ
Z を越えるトランジスタへも容易に適用できる。その結
果、高速ＥＣＬ回路とＢｉＣＭＯＳ回路を同一チップ上
へ混載することが可能となる。例えば基本遅延時間３０
ｐｓのＥＣＬロジックに、ＣＭＯＳ／ＢｉＣＭＯＳロジ
ックやＢｉＣＭＯＳＳＲＡＭを混載することが容易とな
る。
【図１】本発明の一実施例の縦断面図である。
【図２】本発明の一実施例のベース領域近傍の拡大縦断
面図である。
面図である。
【図３】本発明の一実施例の製造を工程順に示した断面
図である。
図である。
【図４】図３の続きの工程を順に示した断面図である。
【図５】本発明の一実施例のベース領域の不純物濃度プ
ロファイルを示す図である。
ロファイルを示す図である。
【図６】本発明の他の実施例を示す縦断面図である。
【図７】従来技術の高速バイポーラトランジスタを示す
縦断面図である。
縦断面図である。
【図８】ＢｉＣＭＯＳインバータの回路図である。
【図９】他の従来技術のバイポーラトランジスタを示す
縦断面図である。
縦断面図である。
【図１０】図９のバイポーラトランジスタの製造を工程
順に示す縦断面図である。
順に示す縦断面図である。
【図１１】別の従来技術のバイポーラトランジスタを示
す縦断面図である。
す縦断面図である。
【図１２】図１１のバイポーラトランジスタの製造を工
程順に示す縦断面図である。
程順に示す縦断面図である。
【図１３】従来の技術を適用した場合の高速バイポーラ
トランジスタの縦断面図である。
トランジスタの縦断面図である。
１ Ｐ型シリコン基板 ２ Ｎ+ 型埋込領域 ３，３−ａ Ｎ型コレクタ領域 ４ Ｎ+ 型コレクタ引出し領域 ５ フィールド酸化膜 ６ ベース多結晶シリコン ７，７−ａ 第１絶縁膜 ７−ｂ シリコン窒化膜 ８ Ｐ型リンクベース領域 ９ サイドウォール酸化膜 １０ Ｐ型真性ベース領域 １１ Ｐ+ 型ベース引出し領域 １２ Ｎ+ 型多結晶シリコン １３ Ｎ+ 型エミッタ領域 １４ ＢＰＳＧ膜 １５ 電極 ２０ 酸化膜 ２１ Ｎ型エミッタ領域 ２２ 第２酸化膜 ２３ サイドウォール多結晶シリコン ２４ Ｎ+ 型多結晶シリコン ２５ ＮＰＮバイポーラトランジスタ ２６ ＰチャンネルＦＥＴ ２７ ＮチャンネルＦＥＴ ２８ ＮチャンネルＦＥＴ
Claims (2)
- 【請求項１】 第１導電型のシリコン基体上に接して開
孔部を有する様に設けられた第２導電型のシリコン膜
と、前記シリコン膜上に設けられた絶縁膜と、前記シリ
コン膜及び前記絶縁膜の開孔部の側面に設けられたサイ
ドウォール絶縁膜と、前記サイドウォール絶縁膜により
規定される開孔部の前記シリコン基体内に形成された第
２導電型の真性ベース領域と、前記シリコン膜に接して
前記シリコン基体内に形成された第２導電型の外部ベー
ス領域と、前記真性ベース領域と前記外部ベース領域を
連結し、かつ前記真性ベース領域よりも第２導電型の不
純物濃度が低い第２導電型のリンクベース領域と、前記
真性ベース領域の表面から前記リンクベース領域の表面
にかけて設けられその端部が前記リンクベース領域の表
面に位置する第１導電型のエミッタ領域とを有すること
を特徴とするバイポーラトランジスタ。 - 【請求項２】 第１導電型のシリコン基体上に第２導電
型のシリコン膜を形成する工程と、前記シリコン膜上に
絶縁膜を成長する工程と、前記絶縁膜と前記シリコン膜
を開孔する工程と、前記絶縁膜及び前記シリコン膜をマ
スクとして第２導電型のリンクベース領域を前記シリコ
ン基体中に選択的に形成する工程と、前記シリコン膜及
び前記絶縁膜の開孔部の側面にサイドウォール絶縁膜を
形成する工程と、前記サイドウォール絶縁膜と前記絶縁
膜をマスクとして第２導電型の不純物を選択的に前記リ
ンクベース領域に導入することにより第２導電型の真性
ベース領域を前記リンクベース領域中に選択的に形成す
る工程と、前記真性ベース領域を形成した際にマスクと
して用いた状態の前記サイドウォール絶縁膜もしくは前
記真性ベース領域を形成した際にマスクとして用いた状
態からその表面を除去した状態の前記サイドウォール絶
縁膜と前記絶縁膜をマスクとして第１導電型の不純物を
導入することにより前記真性ベース領域の表面から前記
リンクベース領域の表面にかけて設けられその端部が前
記リンクベース領域の表面に位置する第１導電型のエミ
ッタ領域を形成する工程とを有することを特徴とするバ
イポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5059798A JP2606648B2 (ja) | 1993-03-19 | 1993-03-19 | バイポーラトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5059798A JP2606648B2 (ja) | 1993-03-19 | 1993-03-19 | バイポーラトランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193079A JPH07193079A (ja) | 1995-07-28 |
| JP2606648B2 true JP2606648B2 (ja) | 1997-05-07 |
Family
ID=13123659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5059798A Expired - Fee Related JP2606648B2 (ja) | 1993-03-19 | 1993-03-19 | バイポーラトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2606648B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2236901A (en) * | 1989-09-20 | 1991-04-17 | Philips Nv | A method of manufacturing a semiconductor device |
-
1993
- 1993-03-19 JP JP5059798A patent/JP2606648B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07193079A (ja) | 1995-07-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961224 |
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| LAPS | Cancellation because of no payment of annual fees |