JPH04213219A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04213219A JPH04213219A JP2406219A JP40621990A JPH04213219A JP H04213219 A JPH04213219 A JP H04213219A JP 2406219 A JP2406219 A JP 2406219A JP 40621990 A JP40621990 A JP 40621990A JP H04213219 A JPH04213219 A JP H04213219A
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- Japan
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- amplification factor
- current amplification
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- ecl
- bipolar transistor
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- Pending
Links
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- 230000003321 amplification Effects 0.000 claims abstract description 28
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 28
- 239000012535 impurity Substances 0.000 claims description 8
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＥＣＬインタフェースを
有する半導体集積回路に関するものである。
有する半導体集積回路に関するものである。
【０００２】
【従来技術】従来、この種の半導体集積回路は、その基
本的なデバイス構造を図９に示すように、出力バッファ
２２のバイポーラトランジスタＱｂのベース幅Ｗｂを、
それ以外の回路（以後、内部回路という。）２１を構成
するバイポーラトランジスタＱａのベース幅Ｗａと等し
く形成しているのが普通である。ただし、同図中１はｐ
形基板、２はｎ＋形埋込み層２ａとｎ形コレクタ層２ｂ
を含むコレクタ部、３はｐ形ベース層、４はｎ＋形エミ
ッタ層、５はシリコン酸化膜等の絶縁膜、６は素子分離
用ｐ−形領域である。
本的なデバイス構造を図９に示すように、出力バッファ
２２のバイポーラトランジスタＱｂのベース幅Ｗｂを、
それ以外の回路（以後、内部回路という。）２１を構成
するバイポーラトランジスタＱａのベース幅Ｗａと等し
く形成しているのが普通である。ただし、同図中１はｐ
形基板、２はｎ＋形埋込み層２ａとｎ形コレクタ層２ｂ
を含むコレクタ部、３はｐ形ベース層、４はｎ＋形エミ
ッタ層、５はシリコン酸化膜等の絶縁膜、６は素子分離
用ｐ−形領域である。
【０００３】かかる従来のバイポーラのデバイス構造に
おいて消費電力を一定に保ち回路の高速化を行う場合、
■エミッタ寸法の縮小■ベース幅の縮小■ベース不純物
濃度の増加のいわゆるスケーリングが行われる。しかし
ながら、このスケーリングを行うと、 ベース不純物
濃度（ＮＢ）が増加するため、電流増幅率ｈＦＥは次式
にしたがって減少する。
おいて消費電力を一定に保ち回路の高速化を行う場合、
■エミッタ寸法の縮小■ベース幅の縮小■ベース不純物
濃度の増加のいわゆるスケーリングが行われる。しかし
ながら、このスケーリングを行うと、 ベース不純物
濃度（ＮＢ）が増加するため、電流増幅率ｈＦＥは次式
にしたがって減少する。
【０００４】
【数１】
【０００５】ところで、上記した従来のデバイス構造で
図１０に示すＥＣＬインタフェース出力バッファ回路を
実現した場合、出力端Ｔｏｕｔに現れるＥＣＬ出力の高
レベルＶｏｕｔ（Ｈ）は次式で表される。
図１０に示すＥＣＬインタフェース出力バッファ回路を
実現した場合、出力端Ｔｏｕｔに現れるＥＣＬ出力の高
レベルＶｏｕｔ（Ｈ）は次式で表される。
【０００６】
【数２】
【０００７】ここで、ＶｂｉはシリコンＰＮ接合の内蔵
電圧で約０．８Ｖ、ｈＦＥはエミッタ接地の電流増幅率
、Ｉｏは出力バッファ用トランジスタＱ０のエミッタに
接続された抵抗Ｒ０を流れる電流である。なお、図１０
において２１ａは内部回路２１としてのＣＭＬ回路であ
り、これは２つのトランジスタＱ１，Ｑ２のエミッタを
共通に接続して、一方のトランジスタＱ１の入力端Ｔａ
に入力される電位が他方のトランジスタＱ２の入力端Ｔ
ｂに入力される電位より高いときそのトランジスタＱ１
が導通し、逆に低いときは非導通になる差動増幅作用を
有するものである。ただし、図中Ｒ１，Ｒ２は抵抗、Ｃ
Ｏは容量であり、ＶＥＥは直流定定電圧源（低電圧側）
、ＶＴＴはＥＣＬインタフェース部の直流定電圧源であ
る。
電圧で約０．８Ｖ、ｈＦＥはエミッタ接地の電流増幅率
、Ｉｏは出力バッファ用トランジスタＱ０のエミッタに
接続された抵抗Ｒ０を流れる電流である。なお、図１０
において２１ａは内部回路２１としてのＣＭＬ回路であ
り、これは２つのトランジスタＱ１，Ｑ２のエミッタを
共通に接続して、一方のトランジスタＱ１の入力端Ｔａ
に入力される電位が他方のトランジスタＱ２の入力端Ｔ
ｂに入力される電位より高いときそのトランジスタＱ１
が導通し、逆に低いときは非導通になる差動増幅作用を
有するものである。ただし、図中Ｒ１，Ｒ２は抵抗、Ｃ
Ｏは容量であり、ＶＥＥは直流定定電圧源（低電圧側）
、ＶＴＴはＥＣＬインタフェース部の直流定電圧源であ
る。
【０００８】
【発明が解決しようとする課題】しかし、このような従
来のデバイス構造では、スケーリングにより電流増幅率
ｈＦＥの小さいトランジスタを用いると、上記（２）式
の第２項が無視できなくなり、ＥＣＬ出力高電位が出力
インタフェース仕様（例えば、ＭＥＣＬ１００Ｋシリー
ズ）から外れるという問題があった。また、（２）式の
第２項の効果をキャンセルするために抵抗Ｒ２の抵抗値
を小さくすると、論理振幅を保つために電流Ｉａを大き
くしなければならず、消費電力が増大するため、バイポ
ーラトランジスタの微細化に限界があった。本発明は以
上の点に鑑みてなされたもので、その目的は上述した問
題点を解決し、高速，低消費電力，高耐圧な半導体集積
回路を提供することにある。
来のデバイス構造では、スケーリングにより電流増幅率
ｈＦＥの小さいトランジスタを用いると、上記（２）式
の第２項が無視できなくなり、ＥＣＬ出力高電位が出力
インタフェース仕様（例えば、ＭＥＣＬ１００Ｋシリー
ズ）から外れるという問題があった。また、（２）式の
第２項の効果をキャンセルするために抵抗Ｒ２の抵抗値
を小さくすると、論理振幅を保つために電流Ｉａを大き
くしなければならず、消費電力が増大するため、バイポ
ーラトランジスタの微細化に限界があった。本発明は以
上の点に鑑みてなされたもので、その目的は上述した問
題点を解決し、高速，低消費電力，高耐圧な半導体集積
回路を提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、ＥＣＬインタフェースを有する集積回路
において、出力バッファ部のバイポーラトランジスタの
電流増幅率を、それ以外の内部回路を構成するバイポー
ラトランジスタの電流増幅率より大きくしたことを特徴
としている。
めに本発明は、ＥＣＬインタフェースを有する集積回路
において、出力バッファ部のバイポーラトランジスタの
電流増幅率を、それ以外の内部回路を構成するバイポー
ラトランジスタの電流増幅率より大きくしたことを特徴
としている。
【００１０】
【作用】本発明によると、出力バッファ部ではそのトラ
ンジスタの電流増幅率が大きいため、ＥＣＬ出力高レベ
ルの低下を抑えられ、消費電力が削減できる。また、内
部回路では電流増幅率が小さいため、トランジスタのコ
レクタ・エミッタ間の耐圧を大きくできる。
ンジスタの電流増幅率が大きいため、ＥＣＬ出力高レベ
ルの低下を抑えられ、消費電力が削減できる。また、内
部回路では電流増幅率が小さいため、トランジスタのコ
レクタ・エミッタ間の耐圧を大きくできる。
【００１１】
【実施例】図１は本発明の一実施例を示すデバイス構造
の断面図である。本実施例では、図１に示すように、出
力バッファ２２のバイポーラトランジスタＱｂのベース
幅Ｗｂを、内部回路２１を構成するトランジスタＱａの
ベース幅Ｗａに比べて大きくしたことである。ここで内
部回路２１と出力バッファ２２で同じベース抵抗を実現
するためには、出力バッファ２２のバイポーラトランジ
スタＱｂのベース不純物濃度を低くする。その結果、出
力バッファ部２２のバイポーラトランジスタＱｂの電流
増幅率は内部回路２１のそれに比べて大きな値をとるこ
とができる。なお、図中同一符号は同一または相当部分
を示している。
の断面図である。本実施例では、図１に示すように、出
力バッファ２２のバイポーラトランジスタＱｂのベース
幅Ｗｂを、内部回路２１を構成するトランジスタＱａの
ベース幅Ｗａに比べて大きくしたことである。ここで内
部回路２１と出力バッファ２２で同じベース抵抗を実現
するためには、出力バッファ２２のバイポーラトランジ
スタＱｂのベース不純物濃度を低くする。その結果、出
力バッファ部２２のバイポーラトランジスタＱｂの電流
増幅率は内部回路２１のそれに比べて大きな値をとるこ
とができる。なお、図中同一符号は同一または相当部分
を示している。
【００１２】図２は図１のデバイス構造を実現するため
のベース製造法を示す工程断面図である。この方法は、
不純物イオン１１を用いたイオン打込み（ドーピング）
法により、内部回路２１のベース層３を同図（ａ）の工
程で作成した後、同図（ｂ）の工程で内部回路２１とそ
のベース幅の異なる出力バッファ部２２のベース層３を
形成することにより、出力バッファ部２２のベース幅Ｗ
ｂを内部回路２１のベース幅Ｗａより大きく形成するこ
とができる。なお、１２，１３は各イオン打込みの際に
用いるマスクである。
のベース製造法を示す工程断面図である。この方法は、
不純物イオン１１を用いたイオン打込み（ドーピング）
法により、内部回路２１のベース層３を同図（ａ）の工
程で作成した後、同図（ｂ）の工程で内部回路２１とそ
のベース幅の異なる出力バッファ部２２のベース層３を
形成することにより、出力バッファ部２２のベース幅Ｗ
ｂを内部回路２１のベース幅Ｗａより大きく形成するこ
とができる。なお、１２，１３は各イオン打込みの際に
用いるマスクである。
【００１３】図３は図２と異なる他のベース製造方法を
示したもので、全トランジスタのベースを形成した後（
同図（ａ））、出力バッファ部２２のみのベースに、さ
らに不純物イオン１１をイオン打込みベース幅を拡げる
ことによって、上記した図２の方法と同様に出力バッフ
ァ部２２のバッファ幅Ｗｂを内部回路２１のベース幅Ｗ
ａより大きく形成することが可能である。
示したもので、全トランジスタのベースを形成した後（
同図（ａ））、出力バッファ部２２のみのベースに、さ
らに不純物イオン１１をイオン打込みベース幅を拡げる
ことによって、上記した図２の方法と同様に出力バッフ
ァ部２２のバッファ幅Ｗｂを内部回路２１のベース幅Ｗ
ａより大きく形成することが可能である。
【００１４】図４は図１のデバイス構造を実現するため
のベース製造方法の第３の方法を示しており、出力バッ
ファ部２２の酸化膜７ｂの膜厚を内部回路２１の酸化膜
７ａの膜厚より厚くしてベース幅を変化させたのち、出
力バッファ２２部の不純物濃度を内部回路２１よりも低
くすることにより、上記実施例と同様に電流増幅率ｈＦ
Ｅの異なるトランジスタを実現できる。
のベース製造方法の第３の方法を示しており、出力バッ
ファ部２２の酸化膜７ｂの膜厚を内部回路２１の酸化膜
７ａの膜厚より厚くしてベース幅を変化させたのち、出
力バッファ２２部の不純物濃度を内部回路２１よりも低
くすることにより、上記実施例と同様に電流増幅率ｈＦ
Ｅの異なるトランジスタを実現できる。
【００１５】次に本実施例の作用効果を図１０を参照し
て以下説明する。先ず、出力バッファ２２部では電流増
幅率ｈＦＥを大きくしているため、上記（２）式の第２
項における抵抗Ｒ２を大きく設定できる。その結果、定
電流Ｉ２を小さくでき、ＣＭＬ回路２１ａの消費電力を
削減できる。図５に出力バッファ部２２の電流増幅率ｈ
ＦＥを２倍大きくした場合、ＣＭＬ回路の消費電力の出
力ビット数依存性を示す。本発明により、ｈＦＥを２倍
大きくした場合、消費電力を５０％削減できることがわ
かる。
て以下説明する。先ず、出力バッファ２２部では電流増
幅率ｈＦＥを大きくしているため、上記（２）式の第２
項における抵抗Ｒ２を大きく設定できる。その結果、定
電流Ｉ２を小さくでき、ＣＭＬ回路２１ａの消費電力を
削減できる。図５に出力バッファ部２２の電流増幅率ｈ
ＦＥを２倍大きくした場合、ＣＭＬ回路の消費電力の出
力ビット数依存性を示す。本発明により、ｈＦＥを２倍
大きくした場合、消費電力を５０％削減できることがわ
かる。
【００１６】次に内部回路２１では、電流増幅率ｈＦＥ
を小さくしているため、バイポーラトランジスタのコレ
クタ・エミッタ間の耐圧ＢＶＣＥＯは次式に従って増加
する。
を小さくしているため、バイポーラトランジスタのコレ
クタ・エミッタ間の耐圧ＢＶＣＥＯは次式に従って増加
する。
【００１７】
【数３】
【００１８】ここでｎは３〜５の値、ＢＶＣＢＯはコレ
クタ・ベース間の耐圧である。出力バッファ部２２では
電流増幅率ｈＦＥを大きくするため、コレクタ・ベース
間耐圧ＢＶＣＥＯは低下するが、出力バッファ部２２の
電源電圧ＶＴＴは−２Ｖと小さいため、耐圧低下は問題
とならない。
クタ・ベース間の耐圧である。出力バッファ部２２では
電流増幅率ｈＦＥを大きくするため、コレクタ・ベース
間耐圧ＢＶＣＥＯは低下するが、出力バッファ部２２の
電源電圧ＶＴＴは−２Ｖと小さいため、耐圧低下は問題
とならない。
【００１９】図６は本発明の別の実施例を示す図１相当
のデバイス構造の断面図であって、これは、ＭＯＳＦＥ
ＴデバイスＱｃとバイポーラトランジスタＱａ，Ｑｂを
同一チップ上に搭載したＢｉＣＭＯＳプロセスを用いた
場合の構成例を示している。本実施例では出力バッファ
部２２のバイポーラトランジスタＱｂのベース形成のた
めのイオン打ち込みと、内部回路２１のＭＯＳＦＥＴデ
バイスＱｃのチャネルイオン打ち込みをマスク１５を用
いて同一工程で行うので、出力回路部の電流増幅率ｈＦ
Ｅを変えるための特別なマスクの追加は不要となる。な
お、同図中８及び９はＭＯＳＦＥＴデバイスＱｃを構成
するソースおよびドレイン領域、１０はそのしきい値制
御領域を示す。
のデバイス構造の断面図であって、これは、ＭＯＳＦＥ
ＴデバイスＱｃとバイポーラトランジスタＱａ，Ｑｂを
同一チップ上に搭載したＢｉＣＭＯＳプロセスを用いた
場合の構成例を示している。本実施例では出力バッファ
部２２のバイポーラトランジスタＱｂのベース形成のた
めのイオン打ち込みと、内部回路２１のＭＯＳＦＥＴデ
バイスＱｃのチャネルイオン打ち込みをマスク１５を用
いて同一工程で行うので、出力回路部の電流増幅率ｈＦ
Ｅを変えるための特別なマスクの追加は不要となる。な
お、同図中８及び９はＭＯＳＦＥＴデバイスＱｃを構成
するソースおよびドレイン領域、１０はそのしきい値制
御領域を示す。
【００２０】図７は、図６に示すＢｉＣＭＯＳ構造を図
８に示すＭＯＳＦＥＴデバイスＱ３〜Ｑ６とバイポーラ
トランジスタＱ７，Ｑ８からなるＢｉＣＭＯＳインバー
タ回路に適用した場合の速度性能を示したものである。 ここで電流増幅率ｈＦＥが小さくコレクタ・エミッタ間
耐圧の大きい内部のバイポーラトランジスタを使えば、
電源電圧を下げることなくＢｉＣＭＯＳ回路を動作させ
ることが可能となる。これにより本発明によれば、電流
増幅率ｈＦＥが４０であるトランジスタを用いると電源
電圧を５Ｖに設定でき、従来回路（ｈＦＥ＝１００）に
比べて、遅延時間を約５０％削減できる。
８に示すＭＯＳＦＥＴデバイスＱ３〜Ｑ６とバイポーラ
トランジスタＱ７，Ｑ８からなるＢｉＣＭＯＳインバー
タ回路に適用した場合の速度性能を示したものである。 ここで電流増幅率ｈＦＥが小さくコレクタ・エミッタ間
耐圧の大きい内部のバイポーラトランジスタを使えば、
電源電圧を下げることなくＢｉＣＭＯＳ回路を動作させ
ることが可能となる。これにより本発明によれば、電流
増幅率ｈＦＥが４０であるトランジスタを用いると電源
電圧を５Ｖに設定でき、従来回路（ｈＦＥ＝１００）に
比べて、遅延時間を約５０％削減できる。
【００２１】
【発明の効果】以上説明したように本発明の集積回路は
、出力部のＥＣＬ出力バッファを構成するバイポーラト
ランジスタの電流増幅率を、内部回路を構成するバイポ
ーラトランジスタの電流増幅率より大きく設定すること
により、出力バッファ部では電流増幅率が大きいため、
ＥＣＬ出力レベルの低下を抑えられ、消費電力を削減で
きる。また、内部回路では電流増幅率を小さくし、コレ
クタ・エミッタ間の耐圧を大きくできるので、ＢｉＣＭ
ＯＳインバータの電源電圧を低下させる必要がなく、回
路動作の高速化がはかれるという利点がある。
、出力部のＥＣＬ出力バッファを構成するバイポーラト
ランジスタの電流増幅率を、内部回路を構成するバイポ
ーラトランジスタの電流増幅率より大きく設定すること
により、出力バッファ部では電流増幅率が大きいため、
ＥＣＬ出力レベルの低下を抑えられ、消費電力を削減で
きる。また、内部回路では電流増幅率を小さくし、コレ
クタ・エミッタ間の耐圧を大きくできるので、ＢｉＣＭ
ＯＳインバータの電源電圧を低下させる必要がなく、回
路動作の高速化がはかれるという利点がある。
【図１】本発明の一実施例を示すデバイス構造の断面図
である。
である。
【図２】本実施例を実現するための一手法を示す工程断
面図である。
面図である。
【図３】本実施例を実現するための第２の手法を示す図
である。
である。
【図４】本実施例を実現するための第３の手法を示す図
である。
である。
【図５】本発明による消費電力削減の効果を説明する図
である。
である。
【図６】本発明の第２の実施例を示すデバイス構造の断
面図である。
面図である。
【図７】本発明による速度性能改善の効果を説明する図
である。
である。
【図８】従来のＢｉＣＭＯＳインバータを示す回路図で
ある。
ある。
【図９】従来例を示すデバイス構造の断面図である。
【図１０】ＥＣＬインタフェース出力回路を示す回路図
である。
である。
１ ｐ形基板
２ コレクタ部
３ ベース層
４ エミッタ層
２１ 内部回路
２２ 出力バッファ
Ｑａ，Ｑｂ，Ｑ０〜Ｑ２ ｎｐｎ形バイポーラトラン
ジスタ Ｑｃ ＭＯＳＦＥＴ
ジスタ Ｑｃ ＭＯＳＦＥＴ
Claims (3)
- 【請求項１】 バイポーラトランジスタのエミッタ端
を出力インタフェース端とするＥＣＬインタフェース出
力バッファを有し、該バイポーラトランジスタの電流増
幅率を、それ以外の部分の回路を構成するバイポーラト
ランジスタの電流増幅率より大きくしたことを特徴とす
る半導体集積回路。 - 【請求項２】 請求項１記載の出力バッファ部のトラ
ンジスタのベース幅を、それ以外の部分のトランジスタ
のベース幅よりも大きくしたことを特徴とする半導体集
積回路。 - 【請求項３】 バイポーラトランジスタのエミッタ端
を出力インタフェース端とするＥＣＬインタフェース出
力バッファを有し、ＭＯＳＦＥＴとバイポーラトランジ
スタを同一チップ上に搭載するＢｉＣＭＯＳ回路におい
て、前記ＥＣＬ出力インタフェース部のバイポーラトラ
ンジスタのベースの不純物ドーピングをＭＯＳＦＥＴの
チャネル不純物ドーピングと同時に行うことを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2406219A JPH04213219A (ja) | 1990-12-07 | 1990-12-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2406219A JPH04213219A (ja) | 1990-12-07 | 1990-12-07 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04213219A true JPH04213219A (ja) | 1992-08-04 |
Family
ID=18515829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2406219A Pending JPH04213219A (ja) | 1990-12-07 | 1990-12-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04213219A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07106453A (ja) * | 1993-10-07 | 1995-04-21 | Nec Corp | 半導体装置 |
| KR100372035B1 (ko) * | 1995-04-13 | 2003-06-19 | 텔레폰아크티에볼라게트 엘엠 에릭슨 | 증가된항복전압을갖는바이폴라절연기판상의실리콘트랜지스터 |
-
1990
- 1990-12-07 JP JP2406219A patent/JPH04213219A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07106453A (ja) * | 1993-10-07 | 1995-04-21 | Nec Corp | 半導体装置 |
| KR100372035B1 (ko) * | 1995-04-13 | 2003-06-19 | 텔레폰아크티에볼라게트 엘엠 에릭슨 | 증가된항복전압을갖는바이폴라절연기판상의실리콘트랜지스터 |
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