KR100372035B1 - 증가된항복전압을갖는바이폴라절연기판상의실리콘트랜지스터 - Google Patents

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Abstract

주 표면을 가지는 기판(1), 상기 주 표면상의 산화층(2), 상기 산화층(2)상의 제 1전도 유형의 실리콘층(3), 상기 실리콘층(3)내로 연장하는 제 2전도 유형의 베이스 영역(4), 상기 베이스 영역(4)내로 연장하는 제 1전도 유형의 이미터 영역(5), 및 상기 베이스 영역(4)과 수평으로 거리를 두고 상기 실리콘층(3) 내로 연장하는 제 1전도 유형의 컬렉터 영역(6)을 포함하는 바이폴라 절연기판 상의 실리콘 트랜지스터에 있어서, 제 2전도 유형의 플러그 영역(8)이 실리콘층(3)을 지나 상기 컬렉터 영역(6)에 대해 반대쪽의 상기 이미터 영역(5)에서 상기 산화층(2)까지 연장하고, 상기 플러그 영역(8)의 일부(8')는 상기 베이스 영역(4)과 거리를 두고 적어도 이미터 영역(5)의 부분 아래의 상기 산화층(2)의 표면을 따라 컬렉터 영역(6)을 향해 수평으로 연장하고, 그리고 상기 플러그 영역은 상기 베이스영역(4)에 전기 접속된다.

Description

증가된 항복 전압을 갖는 바이폴라 절연기판 상의 실리콘 트랜지스터{BIPOLAR SILICON-ON-INSULATOR TRANSISTOR WITH INCREASED BREAKDOWN VOLTAGE}
이러한 트랜지스터는 예컨대, 1995년 1월, IEEE Transactions on Electron Devices, Vol. 42, No.1에 발표된 토르켈 아른보르그(Torkel Arnborg)와 안드레이리트윈(Andrej Litwin)의 논문 "Analysis of Ncw High-Voltage Bipolar Silicon-on-Insulator Transistor with Fully Depleted Collector"로부터 공지되었다.
상기 공지된 트랜지스터에서, 항복전압은, npn트랜지스터의 이미터 전압 및 pnp트랜지스터의 이미터 전압과 비교해 볼 때 기판전압을 증가시키는 한편 매우 급격히 강하한다. 이는, 축적층(accumulation layer)이 트랜지스터의 이미터 아래에생성되기 때문인데, 특정 기판 전압값에 있어서 이 축적층은 이미터 아래 컬렉터를 완전히 공핍시켜 전위를 고정시키는 것을 불가능하게 한다. 따라서, 항복전압은 매립층(buried layer)과 이 매립층 위에 절연기판 상에 실리콘층과 유사한 두께나 도핑을 갖는 에피텍셜층(epitaxial layer)을 가진 종형 트랜지스터의 경우와 동일한데, 이 항복 전압은 매우 낮다.
npn과 pnp트랜지스터 두 가지 모두에 대한 항복 전압에 동일한 조건이 필요하다는 것은, 기판 전압이 인가된 동작 전압 스팬(span)의 중간에 가까울 필요가 잇다는 것을 의미한다. 이는 또한 트랜지스터에 대해 최대 가능한 항복 전압을 낮춘다. 또한, 어떤 경우에는, 컬렉터 바이어스를 증가시키는 동안 전위 고정이 발생하기 직전에 소프트 컬렉터 항복 또는 펀치스루(punch through)가 발생될 수도 있다.
본 발명은 주 표면을 가진 기판, 상기 주 표면상의 산화층, 상기 산화층 상의 제 1전도 유형의 실리콘층, 상기 실리콘층 내로 연장하는 제 2전도 유형의 베이스 영역, 상기 베이스 영역 내로 연장하는 제 1전도 유형의 이미터 영역, 및 상기 베이스 영역으로부터 수평으로 거리를 두고 상기 실리콘층 내로 연장하는 제 1전도 유형의 컬렉터 영역을 포함하는 바이폴라 절연기판 상의 실리콘(silicon-on-insulator) 트랜지스터에 관한 것이다.
도 1은 본 발명에 따른 트랜지스터의 제1실시예의 개략적인 단면도.
도 2는 본 발명에 따른 트랜지스터의 제2실시예의 개략적인 단면도.
도 3은 본 발명에 따른 트랜지스터의 제3실시예의 개략적인 단면도.
본 발명의 목적은, 전기장을 변경시킴으로써 상기와 같은 형태의 항복을 방지하여 이미터 아래 컬렉터-산화면(oxide interface) 상의 축적층 생성을 줄이거나 방지하는 것이다.
상기의 목적은 본 발명에 따른 트랜지스로써 이루어지는데, 본 발명의 트랜지스터에 있어서, 제 2전도 유형의 플러그 영역은 상기 실리콘층을 지나 상기 컬렉터 영역에 대해 반대쪽의 상기 이미터 영역에서 상기 산화층까지 연장하고, 상기 플러그 영역의 일부는 상기 베이스 영역과 거리를 두고 적어도 이미터 영역 부분아래의 상기 산화층 표면을 따라 측면으로 컬렉터 영역을 쪽으로 연장하며, 그리고상기 플러그 영역은 상기 베이스 영역에 전기 접속된다.
이로써, 완전 공핍된 컬렉터를 가진 트랜지스터에 대해 항복이 발생하기 전에 전압 동작 영역이 증가하게 된다.
본 발명은 첨부도면을 참조하여 아래에서 보다 상세히 설명된다.
도 1은 본 발명에 따른 바이폴라 절연기판 상의 실리콘(silicon-on-insulator:SOI) npn트랜지스터의 제 1실시예를 도시하는 것이다. 반대 극성으로 도핑시키면, 본 발명은 pnp트랜지스터에도 적용된다.
트랜지스터는 실리콘기판(1)을 포함하는데, 이 기판의 표면에는 실리콘 이산화물로 이루어진 절연층(2)이 제공된다.
N 전도유형의 불순물로 약하게 도핑되는 실리콘(3)층이 절연 산화층(2)에 제공된다.
P 전도유형의 불순물로 도핑되는 베이스 영역(4)이 실리콘층(3)의 자유면(free surface)에서 실리콘층(3) 내로 연장한다.
N 전도유형의 불순물로 강하게 도핑되는 이미터 영역(5)이 베이스 영역(4)의 자유면에서 베이스 영역(4) 내로 연장한다.
베이스 영역(4)과 수평으로 거리를 두고, N 전도유형의 불순물로 강하게 도핑되는 컬렉터 영역(6)이 실리콘층(3)의 자유면에서부터 실리콘층(3) 내로 연장한다.
이미터 영역(5) 아래 실리콘층(3)과 산화층(2)사이의 계면에 축적층이 생성되는 것을 줄이거나 방지하기 위하여, P 전도유형, 즉 베이스 영역과 동일한 전도유형으로 도핑되는 플러그 영역(7)이 컬렉터 영역(6)에 대해 반대쪽의 이미터 영역(5) 상에서 실리콘층(3)을 지나 산화층(2)까지 연장한다.
도 1에 도시된 실시예에서, 플러그 영역(7)은 베이스 영역(4)을 완전히 통과하여 연장하며, 베이스 영역(4)과 전기적으로 접촉한다.
도 2는 본 발명에 따른 바이폴라 SOI트랜지스터의 제 2실시예를 도시하는 것이다.
도 2에 따른 트랜지스터의 전반적인 설계는 도 1에 따른 트랜지스터의 설계와 동일하며, 동일한 요소에는 동일한 참조번호가 주어진다.
그러나, 도 2에 따른 트랜지스터의 플러그 영역(8)의 설계는, 베이스 영역(4)의 하부면과 떨어져 산화층(2)의 표면을 따라 수평으로 컬렉터 영역(6)을 향해 연장하는 부분(8')을 포함한다는 점에서 도 1에 따른 트랜지스터의 설계와 다르다.
본 발명에 따르면, 플러그 영역(8')은 적어도 이미터 영역(5) 부분 아래의 산화층(2)의 산화층(2)의 표면을 따라 수평으로 연장한다. 플러그 영역(8)의 수평부(8')는 최대, 컬렉터 영역(6)을 향하고있는 베이스 영역(5)의 모서리까지 수평으로 연장한다.
도 3은 본 발명에 따른 바이폴라 SOI트랜지스터의 제 3실시예를 도시하는 것이다.
도 3에 따른 트랜지스터의 전반적인인 설계는 도 1 및 2에 따른 트랜지스터의 설계와 상이하지 않으므로, 동일한 요소에는 도 1 및 2에 따른 트랜지스터의 요소와 동일한 참조번호가 주어진다.
도 3에 따른 트랜지스터는 베이스 영역(4)과 수평으로 거리를 두고 산화층(2)으로 하향 연장하는 플러그 영역(9)을 포함한다.
그러나, 본 발명에 따르면, 플러그 영역(9)과 베이스 영역(4)은 외부 도체(10)에 의해 상호 전기접속된다.
도 3에 따른 플러그 영역(9)에는 또한, 도 2치 플러그 영역(8)의 수평부(8')와 유사한 수평부(도시되지 않음)가 제공될 수도 있다.
또 다른 실시예(도시되지 않음)에 있어서, 플러그 영역은 베이스 영역(4)을 통해 일부 연장하고 베이스 영역(4) 외부를 통해 일부 연장할 수 있다.
도 1, 2, 3에 따른 실시예에서, 전압이 컬렉터(6)와 베이스(4) 사이에 인가되면, 플러그 영역에 가까운 컬렉터 영역의 수평 공핍이 시작됨에 따라, 컬렉터와 산화층 사이의 계면에서 축적층이 감소된다.
베이스 펀치스루에 의해 항복이 일어나면, 베이스 영역으로부터의 수평 전기장이 베이스와 컬렉터 사이의 공간 전하층을 증가시키게 되므로 펀치스루를 지연시킨다.
또한, 충돌 이온화(impact ionization)에 의해 항복이 일어나면, 베이스 영역으로부터의 전기장 재분배에 의해 전기장 강도가 낮아지고 애벌런치 브레이크-스루(avalanche break-through)가 지연된다.
컬렉터 전압을 증가시켜 항복을 지연시키는 것은, 이후 발생하는 전위 고정에 충분하여 트랜지스터를 보호하게 된다.
도 2에 따른 플러그 영역(8, 8')은 도 1 및 3에 따른 플러그 영역(7, 9)보다 제작하기 더 어렵긴 하지만, 상기 모든 플러그 영역의 실시예는 완전히 공핍된 컬렉터 영역을 가진 트랜지스터에 대해 항복 이전에 전압 동작 영역을 증가시키는데 기여한다.

Claims (6)

  1. -주 표면을 가지는 기판(1),
    -상기 주 표면상의 산화층(2),
    -상기 산화층(2)상의 제 1전도 유형의 실리콘층(3),
    - 상기 실리콘층(3)내로 연장하는 제 2전도 유형의 베이스 영역(4),
    - 상기 베이스 영역(4)내로 연장하는 제 1전도 유형의 이미터 영역(5), 및
    - 상기 베이스 영역(4)과 수평으로 거리를 두고 상기 실리콘층(3)내로 연장하는 제 1전도 유형의 컬렉터 영역(6)을 포함하는 바이폴라 전연기판 상의 실리콘 트랜지스터에 있어서,
    제 2전도 유형의 플러그 영역(8)이 상기 실리콘층(3)을 지나 상기 컬렉터 영역(6)에 대해 반대쪽의 상기 이미터 영역(5)에서 상기 산화층(2)까지 연장하고, 상기 플러그 영역(8)의 일부(8')가 상기 베이스 영역(4)과 거리를 두고 적어도 상기 이미터 영역(5) 아래의 상기 산화층(2)의 표면을 따라 컬렉러 영역(6)쪽으로 수평으로 연장하며, 그리고 상기 플러그 영역은 상기 베이스 영역(4)에 전기 접속되는 것을 특징으로 하는 바이폴라 절연기판 상의 실리콘 트랜지스터.
  2. 제 1항에 있어서,
    상기 플러그 영역(8)은 적어도 부분적으로 상기 베이스 영역(4)을 통해 연장하는 것을 특징으로 하는 바이폴라 절연기판 상의 실리콘 트랜지스터.
  3. 제 2항에 있어서,
    상기 플러그 영역(8)은 상기 베이스 영역(4)을 완전히 통해 연장하는 것을 특징으로 하는 바이폴라 절연기판 상의 실리콘 트랜지스터.
  4. 제 1항에 있어서,
    상기 플러그 영역은 상기 베이스 영역(4)과 거리를 두고 연장하는 것을 특징으로 하는 바이폴라 절연기판 상의 실리콘 트랜지스터.
  5. 제 4항에 있어서,
    상기 플러그 영역은 상기 베이스 영역(4)과 외부에서 접속되는 것을 특징으로 하는 바이폴라 절연기판 상의 실리콘 트랜지스터.
  6. 제 1항 내지 6항 중 어느 한 항에 있어서,
    상기 플러그 영역(8)의 일부(8')는 베이스 영역(4)의 모서리까지 수평으로 연장하는 것을 특징으로 하는 바이폴라 절연기판 상의 실리콘 트랜지스터.
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