JPH07183309A - 半導体デバイス - Google Patents
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- JPH07183309A JPH07183309A JP6301595A JP30159594A JPH07183309A JP H07183309 A JPH07183309 A JP H07183309A JP 6301595 A JP6301595 A JP 6301595A JP 30159594 A JP30159594 A JP 30159594A JP H07183309 A JPH07183309 A JP H07183309A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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-
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Abstract
(57)【要約】
【目的】 出力特性中の歪みを低減した横形高電圧ＰＮ
Ｐトランジスタを提供することである。 【構成】 第１の導電型をもつベース領域、第２の導電
型をもつコレクタ領域およびエミッタ領域を半導体基板
に横方向に配置してなる半導体デバイスである。半導体
基板は、ベース領域、コレクタ領域、エミッタ領域にそ
れぞれ接触しているベース接点部、コレクタ接点部、エ
ミッタ接点部を有し、半導体基板の上方に第１の導体層
がパターン化される。第２の導体層が、ベース領域の一
部の上方にパターン化され、かつエミッタ接点部に電気
的に結合されており、ベース領域のための静電シールド
として機能する。
Ｐトランジスタを提供することである。 【構成】 第１の導電型をもつベース領域、第２の導電
型をもつコレクタ領域およびエミッタ領域を半導体基板
に横方向に配置してなる半導体デバイスである。半導体
基板は、ベース領域、コレクタ領域、エミッタ領域にそ
れぞれ接触しているベース接点部、コレクタ接点部、エ
ミッタ接点部を有し、半導体基板の上方に第１の導体層
がパターン化される。第２の導体層が、ベース領域の一
部の上方にパターン化され、かつエミッタ接点部に電気
的に結合されており、ベース領域のための静電シールド
として機能する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイスに係
り、特に、横形高電圧ＰＮＰトランジスタに関する。
り、特に、横形高電圧ＰＮＰトランジスタに関する。
【０００２】
【従来技術の説明】横形ＰＮＰトランジスタの設計は、
種々の性能要求を満足するトランジスタを生産する必要
によって複雑になっている。１つの要求は、高電圧動作
である。そのようなデバイスには、十分な電流利得を生
じることも必要とされる。横形ＰＮＰトランジスタ（以
下、単にトランジスタと呼ぶこともある。）は、耐高電
圧の設計がなされ、デバイスのベースドリフト領域は高
電圧に耐えるように低濃度にドープされている。ベース
ドリフト領域の低濃度ドーピングは、ベースドリフト領
域を上にある酸化物中の静電気の発生に対して傷つきや
すくする。そのような静電気の発生は、オフ状態漏れ電
流を過大にし、ブレークダウン電圧の低下、および上に
ある酸化物からベースドリフト領域への電流の利得の減
少を招く。
種々の性能要求を満足するトランジスタを生産する必要
によって複雑になっている。１つの要求は、高電圧動作
である。そのようなデバイスには、十分な電流利得を生
じることも必要とされる。横形ＰＮＰトランジスタ（以
下、単にトランジスタと呼ぶこともある。）は、耐高電
圧の設計がなされ、デバイスのベースドリフト領域は高
電圧に耐えるように低濃度にドープされている。ベース
ドリフト領域の低濃度ドーピングは、ベースドリフト領
域を上にある酸化物中の静電気の発生に対して傷つきや
すくする。そのような静電気の発生は、オフ状態漏れ電
流を過大にし、ブレークダウン電圧の低下、および上に
ある酸化物からベースドリフト領域への電流の利得の減
少を招く。
【０００３】従って、シリコン表面上の誘電体層（例え
ば、二酸化珪素）中に主に存在する充電器からベースド
リフト領域を完全に静電シールドすることがさらに要求
される。これらの要求を満たすために、多結晶シリコン
シールド（以下、単にポリシリコンシールドと称す
る。）が、上にある誘電体層の電荷の存在からベースド
リフト領域を保護するために用いられる。
ば、二酸化珪素）中に主に存在する充電器からベースド
リフト領域を完全に静電シールドすることがさらに要求
される。これらの要求を満たすために、多結晶シリコン
シールド（以下、単にポリシリコンシールドと称す
る。）が、上にある誘電体層の電荷の存在からベースド
リフト領域を保護するために用いられる。
【０００４】図１、図２のＡとＢを参照して、ポリシリ
コンシールドを含む従来の横形高電圧ＰＮＰトランジス
タの構成を説明する。図１はトランジスタの上面図、図
２のＡは図１中のＡ−Ａ’断面図、図２のＢは図１中の
Ｂ−Ｂ’断面図である。なお、Ｂ−Ｂ’断面は直線的な
断面ではない。トランジスタの重要な物理的特徴を示す
ために、Ｂ−Ｂ’断面は互い違いになっている。
コンシールドを含む従来の横形高電圧ＰＮＰトランジス
タの構成を説明する。図１はトランジスタの上面図、図
２のＡは図１中のＡ−Ａ’断面図、図２のＢは図１中の
Ｂ−Ｂ’断面図である。なお、Ｂ−Ｂ’断面は直線的な
断面ではない。トランジスタの重要な物理的特徴を示す
ために、Ｂ−Ｂ’断面は互い違いになっている。
【０００５】図１において、トランジスタ１００は、コ
レクタ金属電極１０２、コレクタ領域１０４、およびコ
レクタ接点領域１０６を含む。コレクタ金属電極１０２
は、コレクタ接点領域１０６においてコレクタ領域１０
４に接触している。コレクタ領域１０４は、適度にドー
プされたＰタイプ導電型シリコン（Ｓｉ）からなる。
レクタ金属電極１０２、コレクタ領域１０４、およびコ
レクタ接点領域１０６を含む。コレクタ金属電極１０２
は、コレクタ接点領域１０６においてコレクタ領域１０
４に接触している。コレクタ領域１０４は、適度にドー
プされたＰタイプ導電型シリコン（Ｓｉ）からなる。
【０００６】また、トランジスタ１００は、エミッタ金
属電極１０８、エミッタ領域１１０、およびエミッタ接
点領域１１２を含む。エミッタ金属電極１０８は、エミ
ッタ接点領域１１２においてエミッタ領域１１０に電気
的に接触している。エミッタ領域１１０は、高濃度にド
ープされたＰ+タイプ導電型シリコンからなる。
属電極１０８、エミッタ領域１１０、およびエミッタ接
点領域１１２を含む。エミッタ金属電極１０８は、エミ
ッタ接点領域１１２においてエミッタ領域１１０に電気
的に接触している。エミッタ領域１１０は、高濃度にド
ープされたＰ+タイプ導電型シリコンからなる。
【０００７】さらに、トランジスタ１００は、高濃度に
ドープされたＮ+タイプ導電型シリコンからなるベース
接点領域１１４を含む。図１中に示されていない活性ベ
ース領域２０３は、ベースドリフト領域と呼ばれ、図２
のＡおよび図２のＢに示されている。
ドープされたＮ+タイプ導電型シリコンからなるベース
接点領域１１４を含む。図１中に示されていない活性ベ
ース領域２０３は、ベースドリフト領域と呼ばれ、図２
のＡおよび図２のＢに示されている。
【０００８】図１は、多結晶シリコン（ポリシリコン）
シールド１１６も示している。ポリシリコンシールド１
１６は、平面的には内側端１１８および外側端１２０に
より決定される。経由接点１２２はコレクタ金属電極１
０２をポリシリコンシールド１１６に接続している。
シールド１１６も示している。ポリシリコンシールド１
１６は、平面的には内側端１１８および外側端１２０に
より決定される。経由接点１２２はコレクタ金属電極１
０２をポリシリコンシールド１１６に接続している。
【０００９】図２のＡおよび図２のＢに示すように、図
１中のＡ−Ａ’断面およびＢ−Ｂ’断面は、コレクタ金
属電極１０２、コレクタ領域１０４、エミッタ金属電極
１０８、エミッタ領域１１０、エミッタ接点領域１１
２、ポリシリコンシールド１１６、内側端１１８および
外側端１２０を示している。図２のＢは、公知の方法で
接触をより容易にするための高濃度にドープされたＰ+
タイプ領域を含むコレクタ接点領域１０６を示してい
る。
１中のＡ−Ａ’断面およびＢ−Ｂ’断面は、コレクタ金
属電極１０２、コレクタ領域１０４、エミッタ金属電極
１０８、エミッタ領域１１０、エミッタ接点領域１１
２、ポリシリコンシールド１１６、内側端１１８および
外側端１２０を示している。図２のＢは、公知の方法で
接触をより容易にするための高濃度にドープされたＰ+
タイプ領域を含むコレクタ接点領域１０６を示してい
る。
【００１０】Ｂ−Ｂ’断面の左側部分は、図２のＢ中に
経由接点１２２を示すために、直線的な断面から離れて
いる。図２のＢから明らかなように、コレクタ金属電極
１０２とポリシリコンシールド１１６との間の電気的接
続を提供する。
経由接点１２２を示すために、直線的な断面から離れて
いる。図２のＢから明らかなように、コレクタ金属電極
１０２とポリシリコンシールド１１６との間の電気的接
続を提供する。
【００１１】また、図２のＡおよび図２のＢは、低濃度
にドープされたＮ-タイプ導電型シリコンのベース領域
２０２を示している。ベース領域２０２はベースドリフ
ト領域２０３を含む。ベースドリフト領域はエミッタ領
域１１０を取り巻く。ベースドリフト領域２０３および
エミッタ領域１１０の両方がコレクタ領域１０４に取り
巻かれる。高濃度にドープされたＮ+タイプ導電型シリ
コン基板２０４は、ベース領域２０２およびベースドリ
フト領域２０３への電気的接触を提供するために使用さ
れる。図２のＡおよび図２のＢに示されていないが、基
板２０４はベース接点領域１１４と電気的に接触してい
る。２０６、２０８は絶縁層である。絶縁層２０６、２
０８は、ともに二酸化珪素（ＳｉＯ2）などにより形成
される。トランジスタ１００を形成するために、ＢＣＤ
ＭＯＳプロセスが使用可能である。
にドープされたＮ-タイプ導電型シリコンのベース領域
２０２を示している。ベース領域２０２はベースドリフ
ト領域２０３を含む。ベースドリフト領域はエミッタ領
域１１０を取り巻く。ベースドリフト領域２０３および
エミッタ領域１１０の両方がコレクタ領域１０４に取り
巻かれる。高濃度にドープされたＮ+タイプ導電型シリ
コン基板２０４は、ベース領域２０２およびベースドリ
フト領域２０３への電気的接触を提供するために使用さ
れる。図２のＡおよび図２のＢに示されていないが、基
板２０４はベース接点領域１１４と電気的に接触してい
る。２０６、２０８は絶縁層である。絶縁層２０６、２
０８は、ともに二酸化珪素（ＳｉＯ2）などにより形成
される。トランジスタ１００を形成するために、ＢＣＤ
ＭＯＳプロセスが使用可能である。
【００１２】
【発明が解決しようとする課題】しかし、ＢＣＤＭＯＳ
（バイポーラ相補形二重拡散金属酸化物シリコン）技術
による高電圧ＰＮＰトランジスタは、ＩC−ＶCE特性中
の歪み、およびベース表面領域の静電シールドに必要な
ポリシリコン・フィールドプレートの電位による低い初
期電圧を示す。「An Analog/Digital BCDMOS Technolog
y with Dielectric Isolation-Devices and Processe
s」,Lu et al.,I.E.E.E Transactions on Electron Devi
ces,Vol.35,No.2,p.230-239(Feb.1988)を参照。トラン
ジスタのコレクタ−エミッタ特性中の歪みは、出力イン
ピーダンスおよびトランジスタの動作の活性領域中の電
流利得を乱し、初期電圧を低くする。従って、この歪み
を除去する構造をもつ横形高電圧ＰＮＰトランジスタが
望まれている。
（バイポーラ相補形二重拡散金属酸化物シリコン）技術
による高電圧ＰＮＰトランジスタは、ＩC−ＶCE特性中
の歪み、およびベース表面領域の静電シールドに必要な
ポリシリコン・フィールドプレートの電位による低い初
期電圧を示す。「An Analog/Digital BCDMOS Technolog
y with Dielectric Isolation-Devices and Processe
s」,Lu et al.,I.E.E.E Transactions on Electron Devi
ces,Vol.35,No.2,p.230-239(Feb.1988)を参照。トラン
ジスタのコレクタ−エミッタ特性中の歪みは、出力イン
ピーダンスおよびトランジスタの動作の活性領域中の電
流利得を乱し、初期電圧を低くする。従って、この歪み
を除去する構造をもつ横形高電圧ＰＮＰトランジスタが
望まれている。
【００１３】本発明は、出力特性中の歪みを改善した横
形高電圧ＰＮＰトランジスタを提供することを目的とす
る。
形高電圧ＰＮＰトランジスタを提供することを目的とす
る。
【００１４】
【課題を解決するための手段】本発明による横形高電圧
ＰＮＰトランジスタは、トランジスタのベースドリフト
領域の上に形成され、エミッタ金属電極に電気的に接続
されたポリシリコンシールドを有することを特徴とす
る。ポリシリコンシールドをエミッタ金属電極に電気的
に接触させることにより、従来の横形高電圧ＰＮＰトラ
ンジスタのコレクタ−エミッタ特性曲線中にあった歪み
が除去され、出力特性が改善される。
ＰＮＰトランジスタは、トランジスタのベースドリフト
領域の上に形成され、エミッタ金属電極に電気的に接続
されたポリシリコンシールドを有することを特徴とす
る。ポリシリコンシールドをエミッタ金属電極に電気的
に接触させることにより、従来の横形高電圧ＰＮＰトラ
ンジスタのコレクタ−エミッタ特性曲線中にあった歪み
が除去され、出力特性が改善される。
【００１５】本発明の他の特徴は、ポリシリコンシール
ドを段をつけて形成することである。ポリシリコンシー
ルドは、ポリシリコンシールドがベースドリフト領域−
コレクタ接合の上に形成されるデバイスの外側の領域で
は、厚い絶縁物層の上に形成される。また、ポリシリコ
ンシールドは、ポリシリコンシールドがベースドリフト
領域−エミッタＰＮ接合の上に形成されるデバイスの内
側の部分では、薄い絶縁物層の上に形成される。この２
段のポリシリコンシールドは、デバイスのブレークダウ
ン電圧を改善する。
ドを段をつけて形成することである。ポリシリコンシー
ルドは、ポリシリコンシールドがベースドリフト領域−
コレクタ接合の上に形成されるデバイスの外側の領域で
は、厚い絶縁物層の上に形成される。また、ポリシリコ
ンシールドは、ポリシリコンシールドがベースドリフト
領域−エミッタＰＮ接合の上に形成されるデバイスの内
側の部分では、薄い絶縁物層の上に形成される。この２
段のポリシリコンシールドは、デバイスのブレークダウ
ン電圧を改善する。
【００１６】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。ポリシリコン静電シールドを含む横形高電圧Ｐ
ＮＰトランジスタ３００が図３に示されている。簡単に
理解できるようにするため、図４のＡおよび図４のＢも
参照して説明する。図４のＡは図３中のトランジスタ３
００のＡ−Ａ’断面図、図４のＢはＢ−Ｂ’断面図であ
る。
明する。ポリシリコン静電シールドを含む横形高電圧Ｐ
ＮＰトランジスタ３００が図３に示されている。簡単に
理解できるようにするため、図４のＡおよび図４のＢも
参照して説明する。図４のＡは図３中のトランジスタ３
００のＡ−Ａ’断面図、図４のＢはＢ−Ｂ’断面図であ
る。
【００１７】トランジスタ３００は、単一金属層／単一
ポリシリコン層プロセスである標準ＢＣＤＭＯＳ技術に
より製造され得る。単一の金属（導体）層は、トランジ
スタ領域電極接点を形成するためにパターン化される。
また、単一のポリシリコン層も、導電性層と考えられ、
本発明による静電シールドを形成するためにパターン化
される。
ポリシリコン層プロセスである標準ＢＣＤＭＯＳ技術に
より製造され得る。単一の金属（導体）層は、トランジ
スタ領域電極接点を形成するためにパターン化される。
また、単一のポリシリコン層も、導電性層と考えられ、
本発明による静電シールドを形成するためにパターン化
される。
【００１８】図３において、横形高電圧ＰＮＰトランジ
スタ３００は、コレクタ金属電極３０２、外側端３０４
と内側端３０５を有するコレクタ領域３０３、およびコ
レクタ接点領域３０６を含む。コレクタ金属電極３０２
は、アルミニウム、アルミニウム合金などを含む。コレ
クタ領域３０３は、図４のＡおよび図４のＢに示すよう
にベース領域２０２中に形成された、適度にドープされ
たＰタイプ導電型領域を含む。コレクタ金属電極３０２
は、コレクタ接点領域３０６において、コレクタ領域３
０３に電気的に接触している。コレクタ領域３０３は、
最上面から５〜６μｍの間の接合深さにおいて約７Ｅ１
５ｃｍ-3の最高（表面）拡散濃度を有する。
スタ３００は、コレクタ金属電極３０２、外側端３０４
と内側端３０５を有するコレクタ領域３０３、およびコ
レクタ接点領域３０６を含む。コレクタ金属電極３０２
は、アルミニウム、アルミニウム合金などを含む。コレ
クタ領域３０３は、図４のＡおよび図４のＢに示すよう
にベース領域２０２中に形成された、適度にドープされ
たＰタイプ導電型領域を含む。コレクタ金属電極３０２
は、コレクタ接点領域３０６において、コレクタ領域３
０３に電気的に接触している。コレクタ領域３０３は、
最上面から５〜６μｍの間の接合深さにおいて約７Ｅ１
５ｃｍ-3の最高（表面）拡散濃度を有する。
【００１９】また、トランジスタ３００は、エミッタ金
属電極３０８、エミッタ領域３１０、およびエミッタ接
点領域３１２を含む。エミッタ金属電極３０８は、エミ
ッタ接点領域３１２においてエミッタ領域３１０に電気
的に接触している。エミッタ金属電極３０８は、アルミ
ニウム、アルミニウム合金などを含む。エミッタ領域３
１０は、図３には示されていないベースドリフト領域２
０３の中央に形成される、高濃度にドープされたＰ+タ
イプ導電型領域を含む。ベースドリフト領域２０３は、
コレクタ領域３０３により横方向に囲まれている。エミ
ッタ−ベースドリフト領域のＰ−Ｎ接合４００が、エミ
ッタ領域３１０とベースドリフト領域２０３との間に形
成される。また、図４のＡおよび図４のＢに示すよう
に、第２のＰ−Ｎ接合４０１がベースドリフト領域２０
３とコレクタ領域３０３の内側端３０５との間に形成さ
れる。エミッタ領域３１０は、約１〜２μｍの接合深さ
まで約２Ｅ１９ｃｍ-3の表面濃度を有する。
属電極３０８、エミッタ領域３１０、およびエミッタ接
点領域３１２を含む。エミッタ金属電極３０８は、エミ
ッタ接点領域３１２においてエミッタ領域３１０に電気
的に接触している。エミッタ金属電極３０８は、アルミ
ニウム、アルミニウム合金などを含む。エミッタ領域３
１０は、図３には示されていないベースドリフト領域２
０３の中央に形成される、高濃度にドープされたＰ+タ
イプ導電型領域を含む。ベースドリフト領域２０３は、
コレクタ領域３０３により横方向に囲まれている。エミ
ッタ−ベースドリフト領域のＰ−Ｎ接合４００が、エミ
ッタ領域３１０とベースドリフト領域２０３との間に形
成される。また、図４のＡおよび図４のＢに示すよう
に、第２のＰ−Ｎ接合４０１がベースドリフト領域２０
３とコレクタ領域３０３の内側端３０５との間に形成さ
れる。エミッタ領域３１０は、約１〜２μｍの接合深さ
まで約２Ｅ１９ｃｍ-3の表面濃度を有する。
【００２０】図３には、トランジスタ３００のベース接
点領域は示されていない。トランジスタ３００のベース
接点領域は、トランジスタ１００について示したものと
実質的に同じである。ベース領域２０２は、約４．４５
Ｅ１４ｃｍ-3または３．１５Ｅ１４ｃｍ-3（それぞれ１
０Ωｃｍおよび１４Ωｃｍ）の濃度をもち得る。
点領域は示されていない。トランジスタ３００のベース
接点領域は、トランジスタ１００について示したものと
実質的に同じである。ベース領域２０２は、約４．４５
Ｅ１４ｃｍ-3または３．１５Ｅ１４ｃｍ-3（それぞれ１
０Ωｃｍおよび１４Ωｃｍ）の濃度をもち得る。
【００２１】２段の静電多結晶シリコンシールド（ポリ
シリコンシールド）３１６は、図３中に斜線を引かれた
領域により示されている。ポリシリコンシールド３１６
は、外側端３１８および内側端３２０を有する。トラン
ジスタ３００の製造中において、ポリシリコンシールド
３１６の内側端３２０は、自己整合技術によりエミッタ
領域３１０を形成するために使用される。そのような自
己整合技術は、半導体製造分野における当業者に知られ
ている。
シリコンシールド）３１６は、図３中に斜線を引かれた
領域により示されている。ポリシリコンシールド３１６
は、外側端３１８および内側端３２０を有する。トラン
ジスタ３００の製造中において、ポリシリコンシールド
３１６の内側端３２０は、自己整合技術によりエミッタ
領域３１０を形成するために使用される。そのような自
己整合技術は、半導体製造分野における当業者に知られ
ている。
【００２２】ポリシリコンシールド３１６は、エミッタ
金属電極３０８とベースドリフト領域２０３との間の絶
縁層の絶縁破壊についてのトランジスタ３００の耐性を
改善するために、２段の輪郭を有する。２つの厚さをも
つ酸化物層４０２、４０４が、ポリシリコンシールド３
１６の２段の輪郭を形成するために使用される。薄い酸
化物層４０２と厚い酸化物層４０４の変わり目３２４が
図３に示されている。薄い酸化物層４０２は約７５０〜
１，２５０オングストロームの厚さに形成され、厚い酸
化物層４０４は約１〜１．５μｍの厚さに形成される。
金属電極３０８とベースドリフト領域２０３との間の絶
縁層の絶縁破壊についてのトランジスタ３００の耐性を
改善するために、２段の輪郭を有する。２つの厚さをも
つ酸化物層４０２、４０４が、ポリシリコンシールド３
１６の２段の輪郭を形成するために使用される。薄い酸
化物層４０２と厚い酸化物層４０４の変わり目３２４が
図３に示されている。薄い酸化物層４０２は約７５０〜
１，２５０オングストロームの厚さに形成され、厚い酸
化物層４０４は約１〜１．５μｍの厚さに形成される。
【００２３】ポリシリコンシールド３１６の静電シール
ド能力は、ベースドリフト領域２０３の全体の上をポリ
シリコンシールド３１６で覆うことにより向上する。本
発明の好ましい実施例においては、ポリシリコンシール
ド３１６の内側端３２０はエミッタ領域３１０の上に達
し、Ｐ−Ｎ接合４００を覆っている。また、ポリシリコ
ンシールド３１６の外側端３１８は、コレクタ領域３０
３の一部を覆うように延びて、Ｐ−Ｎ接合４０１を越え
て延びている。
ド能力は、ベースドリフト領域２０３の全体の上をポリ
シリコンシールド３１６で覆うことにより向上する。本
発明の好ましい実施例においては、ポリシリコンシール
ド３１６の内側端３２０はエミッタ領域３１０の上に達
し、Ｐ−Ｎ接合４００を覆っている。また、ポリシリコ
ンシールド３１６の外側端３１８は、コレクタ領域３０
３の一部を覆うように延びて、Ｐ−Ｎ接合４０１を越え
て延びている。
【００２４】ポリシリコンシールド３１６の静電シール
ド能力は、経由接点３２２においてエミッタ金属電極３
０８に電気的に接続することによりさらに強化される。
ポリシリコンシールド３１６は、その面抵抗値を調節す
るためにドープされ得る。ドープすると、ポリシリコン
シールド３１６は、ベースドリフト領域の上にある誘電
体層から電荷をより効率よく取り去ることができる。本
発明の好ましい実施例においては、ポリシリコンシール
ド３１６は、図３中に符号３２６で示された形状のマス
クを使用してＰ+タイプにドープされる。しかし、ポリ
シリコンシールド３１６は、ドープしないままでも良い
し、Ｎ+タイプ導電型にドープしても良い。
ド能力は、経由接点３２２においてエミッタ金属電極３
０８に電気的に接続することによりさらに強化される。
ポリシリコンシールド３１６は、その面抵抗値を調節す
るためにドープされ得る。ドープすると、ポリシリコン
シールド３１６は、ベースドリフト領域の上にある誘電
体層から電荷をより効率よく取り去ることができる。本
発明の好ましい実施例においては、ポリシリコンシール
ド３１６は、図３中に符号３２６で示された形状のマス
クを使用してＰ+タイプにドープされる。しかし、ポリ
シリコンシールド３１６は、ドープしないままでも良い
し、Ｎ+タイプ導電型にドープしても良い。
【００２５】本実施例によれば、従来の横形高電圧ＰＮ
Ｐトランジスタのコレクタ−エミッタ特性中の歪みは除
去された。図５は、従来の横形高電圧ＰＮＰトランジス
タのＩC−ＶCE特性曲線を示している。トランジスタの
コレクタ−エミッタ特性中の歪みは５０２で示されてい
る。図６は、本実施例による横形高電圧ＰＮＰトランジ
スタのＩC−ＶCE特性曲線である。
Ｐトランジスタのコレクタ−エミッタ特性中の歪みは除
去された。図５は、従来の横形高電圧ＰＮＰトランジス
タのＩC−ＶCE特性曲線を示している。トランジスタの
コレクタ−エミッタ特性中の歪みは５０２で示されてい
る。図６は、本実施例による横形高電圧ＰＮＰトランジ
スタのＩC−ＶCE特性曲線である。
【００２６】さらに、本実施例によれば、より平坦な出
力特性（すなわち高い初期電圧）が得られる。すなわ
ち、飽和領域におけるＩC−ＶCE特性曲線の傾きが小さ
くなった。図７は、従来のトランジスタの出力特性を示
している。図８に示す本実施例による出力特性と比べて
みると、より平坦な出力特性が得られていることがわか
る。
力特性（すなわち高い初期電圧）が得られる。すなわ
ち、飽和領域におけるＩC−ＶCE特性曲線の傾きが小さ
くなった。図７は、従来のトランジスタの出力特性を示
している。図８に示す本実施例による出力特性と比べて
みると、より平坦な出力特性が得られていることがわか
る。
【００２７】この効果は、約２２μｍまで短くされた長
さのベースをもつ横形高電圧ＰＮＰトランジスタについ
て比較するとより明確になる。図９は、約２２μｍの長
さのベースをもつ従来の横形高電圧ＰＮＰトランジスタ
の電流特性を示す。図１０は、約２２μｍの長さのベー
スをもつ本実施例による横形高電圧ＰＮＰトランジスタ
の電流特性を示す。図９および図１０を比較することに
よって、本実施例により平坦な出力特性に改善されてい
ることがわかる。
さのベースをもつ横形高電圧ＰＮＰトランジスタについ
て比較するとより明確になる。図９は、約２２μｍの長
さのベースをもつ従来の横形高電圧ＰＮＰトランジスタ
の電流特性を示す。図１０は、約２２μｍの長さのベー
スをもつ本実施例による横形高電圧ＰＮＰトランジスタ
の電流特性を示す。図９および図１０を比較することに
よって、本実施例により平坦な出力特性に改善されてい
ることがわかる。
【００２８】
【発明の効果】以上述べたように、本発明によれば、出
力特性中の歪みを改善した横形高電圧ＰＮＰトランジス
タを提供することができる。
力特性中の歪みを改善した横形高電圧ＰＮＰトランジス
タを提供することができる。
【図１】従来の横形高電圧ＰＮＰトランジスタの構造を
示す上面図。
示す上面図。
【図２】Ａは、図１中のＡ−Ａ’断面図、Ｂは、図１中
のＢ−Ｂ’断面図。
のＢ−Ｂ’断面図。
【図３】本発明の一実施例による横形高電圧ＰＮＰトラ
ンジスタの構造を示す上面図。
ンジスタの構造を示す上面図。
【図４】Ａは、図３中のＡ−Ａ’断面図、Ｂは、図３中
のＢ−Ｂ’断面図。
のＢ−Ｂ’断面図。
【図５】図１と図２のＡとＢに示す従来のトランジスタ
のＩC−ＶCE特性図。
のＩC−ＶCE特性図。
【図６】図３と図４のＡとＢに示す本発明の一実施例に
よるトランジスタのＩC−ＶCE特性図。
よるトランジスタのＩC−ＶCE特性図。
【図７】従来の横形高電圧ＰＮＰトランジスタの出力特
性図。
性図。
【図８】本発明の一実施例による横形高電圧ＰＮＰトラ
ンジスタの出力特性図。
ンジスタの出力特性図。
【図９】ベース長の短い従来の横形高電圧ＰＮＰトラン
ジスタの電流特性図。
ジスタの電流特性図。
【図１０】ベース長の短い本発明の一実施例による横形
高電圧ＰＮＰトランジスタの電流特性図。
高電圧ＰＮＰトランジスタの電流特性図。
１００ トランジスタ １０２ コレクタ金属電極 １０４ コレクタ領域 １０６ コレクタ接点領域 １０８ エミッタ金属電極 １１０ エミッタ領域 １１２ エミッタ接点領域 １１４ ベース接点領域 １１６ ポリシリコンシールド １１８ 内側端 １２０ 外側端 １２２ 経由接点 ２０２ ベース領域 ２０３ ベースドリフト領域 ２０４ 基板 ２０６・２０８ 絶縁層 ３００ 横形高電圧ＰＮＰトランジスタ（トランジス
タ） ３０２ コレクタ金属電極 ３０３ コレクタ領域 ３０４ 外側端 ３０５ 内側端 ３０６ コレクタ接点領域 ３０８ エミッタ金属電極 ３１０ エミッタ領域 ３１２ エミッタ接点領域 ３１６ ポリシリコンシールド ３１８ 外側端 ３２０ 内側端 ３２２ 経由接点 ４００・４０１ Ｐ−Ｎ接合 ４０２・４０４ 酸化物層 ５０２ 歪み
タ） ３０２ コレクタ金属電極 ３０３ コレクタ領域 ３０４ 外側端 ３０５ 内側端 ３０６ コレクタ接点領域 ３０８ エミッタ金属電極 ３１０ エミッタ領域 ３１２ エミッタ接点領域 ３１６ ポリシリコンシールド ３１８ 外側端 ３２０ 内側端 ３２２ 経由接点 ４００・４０１ Ｐ−Ｎ接合 ４０２・４０４ 酸化物層 ５０２ 歪み
Claims (7)
- 【請求項１】 第１の導電型のベース領域（２０２）
と、第２の導電型のコレクタ領域（３０３）と、エミッ
タ領域（３１０）とを横方向に配置してなる半導体基板
（２０４）と、 前記ベース領域（２０２）と、コレクタ領域（３０３）
と、エミッタ領域（３１０）とにそれぞれ接触するベー
ス接点部と、コレクタ接点部と、エミッタ接点部とを有
する前記半導体基板の上方にパターン化された第１の導
体層（３０２，３０３，３０８）と、 前記ベース領域の一部の上方にパターン化され、前記エ
ミッタ接点部に電気的に結合され、前記ベース領域の静
電シールドとして機能する第２の導体層（３１６）とを
有することを特徴とする半導体デバイス。 - 【請求項２】 第２の導体層（３１６）が、エミッタ領
域（３１０）に接触していることを特徴とする請求項１
記載の半導体デバイス。 - 【請求項３】 第２の導体層（３１６）が、エミッタ接
点部（３０８）に接触していることを特徴とする請求項
２記載の半導体デバイス。 - 【請求項４】 第１の導電型がＮタイプで、第２の導電
型がＰタイプであることを特徴とする請求項１記載の半
導体デバイス。 - 【請求項５】 基板がシリコン、第１の導体層が金属、
第２の導体層が多結晶シリコンからなることを特徴とす
る請求項４記載の半導体デバイス。 - 【請求項６】 第２の導体層（３１６）が、コレクタ領
域の一部の上方に形成されている（３１８）ことを特徴
とする請求項１記載の半導体デバイス。 - 【請求項７】 第２の導体層が、第１の段および第２の
段からなり、 第１の段が第１の酸化物層上であって、ベース領域とエ
ミッタ領域との間の第１のｐ−ｎ接合の上方に形成され
ており、 第２の段が第２の酸化物層上であって、ベース領域とコ
レクタ領域との間の第２のｐ−ｎ接合の上方に形成され
ており、 第２の酸化物層が第１の酸化物層よりも厚いことを特徴
とする請求項６記載の半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US152992 | 1993-11-12 | ||
| US08/152,992 US5420457A (en) | 1993-11-12 | 1993-11-12 | Lateral high-voltage PNP transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183309A true JPH07183309A (ja) | 1995-07-21 |
Family
ID=22545334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6301595A Pending JPH07183309A (ja) | 1993-11-12 | 1994-11-11 | 半導体デバイス |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5420457A (ja) |
| JP (1) | JPH07183309A (ja) |
| KR (1) | KR950015808A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008244321A (ja) * | 2007-03-28 | 2008-10-09 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973341A (en) * | 1998-12-14 | 1999-10-26 | Philips Electronics North America Corporation | Lateral thin-film silicon-on-insulator (SOI) JFET device |
| US6313489B1 (en) * | 1999-11-16 | 2001-11-06 | Philips Electronics North America Corporation | Lateral thin-film silicon-on-insulator (SOI) device having a lateral drift region with a retrograde doping profile, and method of making such a device |
| US9312335B2 (en) | 2011-09-23 | 2016-04-12 | Alpha And Omega Semiconductor Incorporated | Lateral PNP bipolar transistor with narrow trench emitter |
| US8916951B2 (en) | 2011-09-23 | 2014-12-23 | Alpha And Omega Semiconductor Incorporated | Lateral PNP bipolar transistor formed with multiple epitaxial layers |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3573571A (en) * | 1967-10-13 | 1971-04-06 | Gen Electric | Surface-diffused transistor with isolated field plate |
| IT1085486B (it) * | 1977-05-30 | 1985-05-28 | Ates Componenti Elettron | Struttura a semiconduttore integrata monolitica con giunzioni planari schermate da campi elettrostatici esterni |
| US4665424A (en) * | 1984-03-30 | 1987-05-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JPS61168257A (ja) * | 1985-01-21 | 1986-07-29 | Hitachi Ltd | 半導体装置 |
| US4782030A (en) * | 1986-07-09 | 1988-11-01 | Kabushiki Kaisha Toshiba | Method of manufacturing bipolar semiconductor device |
| JP2503460B2 (ja) * | 1986-12-01 | 1996-06-05 | 三菱電機株式会社 | バイポ−ラトランジスタおよびその製造方法 |
| US4789885A (en) * | 1987-02-10 | 1988-12-06 | Texas Instruments Incorporated | Self-aligned silicide in a polysilicon self-aligned bipolar transistor |
-
1993
- 1993-11-12 US US08/152,992 patent/US5420457A/en not_active Expired - Lifetime
-
1994
- 1994-11-02 KR KR1019940028595A patent/KR950015808A/ko not_active Application Discontinuation
- 1994-11-11 JP JP6301595A patent/JPH07183309A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008244321A (ja) * | 2007-03-28 | 2008-10-09 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5420457A (en) | 1995-05-30 |
| KR950015808A (ko) | 1995-06-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040728 |