JPS63194367A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63194367A JPS63194367A JP62026754A JP2675487A JPS63194367A JP S63194367 A JPS63194367 A JP S63194367A JP 62026754 A JP62026754 A JP 62026754A JP 2675487 A JP2675487 A JP 2675487A JP S63194367 A JPS63194367 A JP S63194367A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- diffusion
- substrate
- epitaxial layer
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000009792 diffusion process Methods 0.000 claims abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 238000000605 extraction Methods 0.000 claims description 6
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims 1
- 238000005530 etching Methods 0.000 abstract description 4
- 238000002955 isolation Methods 0.000 abstract description 4
- 230000015556 catabolic process Effects 0.000 description 13
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 239000012212 insulator Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 101710116852 Molybdenum cofactor sulfurase 1 Proteins 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、高耐圧高電流容量の半導体装置に関するもの
である。
である。
［背景技術］
一般に、バイポーラ型、ＮＭＯ８型、ＣＭＯＳ型等の低
耐圧低電流容量用の素子と、高耐圧高電流容量用の素子
とを同一基板上に集積する場合には、第４図に示すよう
に、高耐圧高電流容量用の素子として横形の二重拡散型
絶縁ゲート電界効果トランジスタ（ＬＤＭＯ３）が使用
されでいる。ＬＤ Ｍ ＯＳ ｌ：おいては、ｎ＋被拡
散施したドレイン拡散層１７から、ドレイン頒域となる
ｎ−Ｎであるエピタキシャル層３と、ｐ形拡散を施した
チャネル拡散層５とを通り、ｎ＋被拡散施したソース拡
散層６へと電流が流れる。ドレイン・ソース間の封圧は
、この電流経路の距離、すなわち、ドレイン拡散層１７
とチャネル拡散Ｎ５との距離により決定されるから、高
耐圧とするには、この距離を大きくする必要がある。一
方、距離が長くなると抵抗値が増大するから、電流容量
が小さくなるという問題が生じる。
耐圧低電流容量用の素子と、高耐圧高電流容量用の素子
とを同一基板上に集積する場合には、第４図に示すよう
に、高耐圧高電流容量用の素子として横形の二重拡散型
絶縁ゲート電界効果トランジスタ（ＬＤＭＯ３）が使用
されでいる。ＬＤ Ｍ ＯＳ ｌ：おいては、ｎ＋被拡
散施したドレイン拡散層１７から、ドレイン頒域となる
ｎ−Ｎであるエピタキシャル層３と、ｐ形拡散を施した
チャネル拡散層５とを通り、ｎ＋被拡散施したソース拡
散層６へと電流が流れる。ドレイン・ソース間の封圧は
、この電流経路の距離、すなわち、ドレイン拡散層１７
とチャネル拡散Ｎ５との距離により決定されるから、高
耐圧とするには、この距離を大きくする必要がある。一
方、距離が長くなると抵抗値が増大するから、電流容量
が小さくなるという問題が生じる。
このような問題を改善するために、第５図に示すような
構造が考えられでいる。すなわち、ρ形半導体の基板１
の表面側にｎ＋被拡散施して形成された埋込７！２と、
ｎ−屑としてエピタキシャル成長されたエピタキシャル
７ｔ！３とを有し、エピタキシャル／！３の表面から埋
込層２に到達するようにｎ′″拡散を行なって形成され
たドレイン拡散層１８を有している。この構成では、電
流経路はエピタキシャル層３の表面に沿う経路と、ドレ
イン拡散層１８から埋込層２を通りエピタキシャル層３
を通ってチャネル拡散層５に至る経路とが形成されるの
であり、電流経路の抵抗値を小さくすることができるか
ら、電流容量が大きくとれることになる。また、この構
造では、ドレイン被放Ｎ１１７が各チャネル拡散層５間
に形成されないから、素子表面の単位面積当たりのチャ
ネル拡散Ｎ５の数を第４図の構造よりも増やすことがで
き、電流容量が第１図に示すｈ１造に比較して大きくな
る。しかしながら、この場合であっても、ドレイン・ソ
ース間耐圧を高めるにはドレイン拡散層１８とチャネル
拡散層５との距離を大きくとる必要があり、全体として
大形化するという問題がある。さらに、高耐圧とするに
は、上述したいずれの構造でも、低耐圧低電流容量の素
子と高耐圧高電流容量の素子とを分離するｐ＋拡散を施
した分離領域４とｒレイン拡散Ａ！ＩＩ ７，１８との
距離を大きくする必要がある。
構造が考えられでいる。すなわち、ρ形半導体の基板１
の表面側にｎ＋被拡散施して形成された埋込７！２と、
ｎ−屑としてエピタキシャル成長されたエピタキシャル
７ｔ！３とを有し、エピタキシャル／！３の表面から埋
込層２に到達するようにｎ′″拡散を行なって形成され
たドレイン拡散層１８を有している。この構成では、電
流経路はエピタキシャル層３の表面に沿う経路と、ドレ
イン拡散層１８から埋込層２を通りエピタキシャル層３
を通ってチャネル拡散層５に至る経路とが形成されるの
であり、電流経路の抵抗値を小さくすることができるか
ら、電流容量が大きくとれることになる。また、この構
造では、ドレイン被放Ｎ１１７が各チャネル拡散層５間
に形成されないから、素子表面の単位面積当たりのチャ
ネル拡散Ｎ５の数を第４図の構造よりも増やすことがで
き、電流容量が第１図に示すｈ１造に比較して大きくな
る。しかしながら、この場合であっても、ドレイン・ソ
ース間耐圧を高めるにはドレイン拡散層１８とチャネル
拡散層５との距離を大きくとる必要があり、全体として
大形化するという問題がある。さらに、高耐圧とするに
は、上述したいずれの構造でも、低耐圧低電流容量の素
子と高耐圧高電流容量の素子とを分離するｐ＋拡散を施
した分離領域４とｒレイン拡散Ａ！ＩＩ ７，１８との
距離を大きくする必要がある。
［発明の目的１
本発明は上述の点に鑑みて為されたものであって、その
目的とするところは、ドレイン・ソース間耐圧を高耐圧
に設定し、かつ１素子の基板上での占有面積に対する電
流容量が大きくとれるようにした半導体装置を提供する
ことにある。
目的とするところは、ドレイン・ソース間耐圧を高耐圧
に設定し、かつ１素子の基板上での占有面積に対する電
流容量が大きくとれるようにした半導体装置を提供する
ことにある。
［発明の開示１
（ＮＩＩ成）
本発明に係る半導体装置は、所定の導電形の半導体の基
板の表面に基板とは逆の導電形の高不純物濃度の埋込層
が形成されるとともに、基数の表面上に基板とは逆の導
電形の低不純物濃度のエピタキシャル層が形成され、エ
ピタキシャル層の表面側に基板と同じ導電形のチャネル
拡散層が形成され、チャネル拡散層の表面側の一部に基
板とは逆の導電形のソース拡散層がチャネル拡散層に囲
まれる形で形成され、ソース拡散層の表面上にはソース
電極が接触し、ソース電極を除くチャネル拡散層の表面
に形成されたゲート酸化物層を介してチャネル拡散層に
対向してゲート電極が形成され、エピタキシャル層はエ
ピタキシャル層の表面から埋込層に至る溝を有し、埋込
層が露出する部位を除く溝の内周壁に絶縁層が形成され
るとともに、溝内では埋込層の露出部位にドレイン電極
が接触しで成るものであり、高耐圧高電流容量の素子の
基板上での占有面積を減少させたものである。
板の表面に基板とは逆の導電形の高不純物濃度の埋込層
が形成されるとともに、基数の表面上に基板とは逆の導
電形の低不純物濃度のエピタキシャル層が形成され、エ
ピタキシャル層の表面側に基板と同じ導電形のチャネル
拡散層が形成され、チャネル拡散層の表面側の一部に基
板とは逆の導電形のソース拡散層がチャネル拡散層に囲
まれる形で形成され、ソース拡散層の表面上にはソース
電極が接触し、ソース電極を除くチャネル拡散層の表面
に形成されたゲート酸化物層を介してチャネル拡散層に
対向してゲート電極が形成され、エピタキシャル層はエ
ピタキシャル層の表面から埋込層に至る溝を有し、埋込
層が露出する部位を除く溝の内周壁に絶縁層が形成され
るとともに、溝内では埋込層の露出部位にドレイン電極
が接触しで成るものであり、高耐圧高電流容量の素子の
基板上での占有面積を減少させたものである。
（実施例１）
以下の説明では基板１の導電形をｐ形として説明する。
第１図に示すように、ｐ形半導体である基板１の表面側
の一部にｎ＋被拡散施すことにより、高不純物濃度のｎ
形半導体よりなる埋込層２が形成される。また、基板１
の全面を覆う形で低不純物濃度のｎ形半導体よりなるエ
ピタキシャルＭ３がｎ一層として成長される。エピタキ
シャル層３はドレイン領域となる。エピタキシャル層３
の適所にはｐ９拡散が施されて分離領域４が形成され、
埋込層２よりは広い面積を有した複数個の島に分割され
る。各島はそれぞれ１個の素子を形成する。
の一部にｎ＋被拡散施すことにより、高不純物濃度のｎ
形半導体よりなる埋込層２が形成される。また、基板１
の全面を覆う形で低不純物濃度のｎ形半導体よりなるエ
ピタキシャルＭ３がｎ一層として成長される。エピタキ
シャル層３はドレイン領域となる。エピタキシャル層３
の適所にはｐ９拡散が施されて分離領域４が形成され、
埋込層２よりは広い面積を有した複数個の島に分割され
る。各島はそれぞれ１個の素子を形成する。
各島のエピタキシャル層３の表面側には埋込Ｎ２から離
間してｐ形拡散により複数個のチャネル拡散層５が形成
され、各チャネル拡散層５の表面側に１＋拡散によるソ
ース拡散層６が形成される。チャネル拡散層５およびソ
ース拡散１ｆＪ６は二重拡散法に上り形ｒ！！、される
。エピタキシャル層３の表面はチャネル拡散Ｎ５および
ソース拡散Ｎｉ６の表面を含めて酸化物層７に覆われる
。酸化物ＮＴ内には多結晶シリコン膜よりなるゲート電
極８が埋め込まれ、ゲート電極８の一部は酸化物層７を
介してチャネル拡散層５の表面に対向する。すなわち、
チャネル拡散Ｎ５とゲート電極８との間の酸化物層７は
ゲート酸化物Ｎ９として作用する。ところで、チャネル
拡散Ｎ５とは異なる位置でエピタキシャルＭ３にはエピ
タキシャルＭ３の表面から埋込層２に至る溝１０が異方
性エツチングにより形成されており、溝１０の側壁には
酸化膜による絶縁層１１が形成される。ここに、絶縁層
１１を形成するにあたっては、溝１０の内周面の全周に
亘って酸化膜を形成し、その後に異方性エツチングによ
り溝１０の底部の酸化膜を除去するのである。
間してｐ形拡散により複数個のチャネル拡散層５が形成
され、各チャネル拡散層５の表面側に１＋拡散によるソ
ース拡散層６が形成される。チャネル拡散層５およびソ
ース拡散１ｆＪ６は二重拡散法に上り形ｒ！！、される
。エピタキシャル層３の表面はチャネル拡散Ｎ５および
ソース拡散Ｎｉ６の表面を含めて酸化物層７に覆われる
。酸化物ＮＴ内には多結晶シリコン膜よりなるゲート電
極８が埋め込まれ、ゲート電極８の一部は酸化物層７を
介してチャネル拡散層５の表面に対向する。すなわち、
チャネル拡散Ｎ５とゲート電極８との間の酸化物層７は
ゲート酸化物Ｎ９として作用する。ところで、チャネル
拡散Ｎ５とは異なる位置でエピタキシャルＭ３にはエピ
タキシャルＭ３の表面から埋込層２に至る溝１０が異方
性エツチングにより形成されており、溝１０の側壁には
酸化膜による絶縁層１１が形成される。ここに、絶縁層
１１を形成するにあたっては、溝１０の内周面の全周に
亘って酸化膜を形成し、その後に異方性エツチングによ
り溝１０の底部の酸化膜を除去するのである。
このようにして、ａｌｌｏの内周面のうち埋込層２が露
出する部位を除いて絶縁層１１が形成されるのである。
出する部位を除いて絶縁層１１が形成されるのである。
このとき同時に、第２図に示すように、ソースコンタク
ト用孔１２が形成される。この状態で、電極材料である
アルミニウムを全表面に無理した後、必要部分を残して
アルミニウムをエツチングにより除去する０以上のよう
にして、溝１０内のアルミニウムがドレイン電極１３と
なるのである。また、ソースコンタクト用孔１２内のア
ルミニウムはソース電極１４となる。
ト用孔１２が形成される。この状態で、電極材料である
アルミニウムを全表面に無理した後、必要部分を残して
アルミニウムをエツチングにより除去する０以上のよう
にして、溝１０内のアルミニウムがドレイン電極１３と
なるのである。また、ソースコンタクト用孔１２内のア
ルミニウムはソース電極１４となる。
ここに、溝１０の側壁は絶１＆Ｍ１１で覆われているか
ら、ドレイン電極１３からエピタキシャルＭ３にドレイ
ン電流が直接流れることがな（、ドレイン電流は必ず埋
込層２を介してエピタキシャルＷＩ３を通り、チャネル
拡散層５に到達するのである。したがって、ドレイン電
極１３と、チャネル拡散層５や分離領域４との距離を小
さくしながらも、ドレイン・ソース間を高耐圧高電流容
量に設定することができるのである。すなわち、高耐圧
高電流容量の素子の占有面積を小さくすることができる
のである。
ら、ドレイン電極１３からエピタキシャルＭ３にドレイ
ン電流が直接流れることがな（、ドレイン電流は必ず埋
込層２を介してエピタキシャルＷＩ３を通り、チャネル
拡散層５に到達するのである。したがって、ドレイン電
極１３と、チャネル拡散層５や分離領域４との距離を小
さくしながらも、ドレイン・ソース間を高耐圧高電流容
量に設定することができるのである。すなわち、高耐圧
高電流容量の素子の占有面積を小さくすることができる
のである。
（実施例２）
本実施例ではドレイン電極１３としてアルミニウムを用
いずに、高濃度のｎ形不純物をドープした多結晶シリコ
ンよりなる導電材料を取出用電極１５として溝１０内に
充填したものである。取出用電極１５の表面は平坦化さ
れ、この取出用電極１５の表面にアルミニウムよりなる
接続用の電極１６を形成してドレイン電極１３としてい
る。このようにしてドレイン電極１３を形成することに
より、溝１０内にアルミニウムのみでドレイン電極１３
を形成する場合に比較して、ドレイン電極１３の作成が
容易になり、ドレイン電＃ｇ１３の断切が少なくなるの
であり、接続ＭＷＬ性が向上するのである。
いずに、高濃度のｎ形不純物をドープした多結晶シリコ
ンよりなる導電材料を取出用電極１５として溝１０内に
充填したものである。取出用電極１５の表面は平坦化さ
れ、この取出用電極１５の表面にアルミニウムよりなる
接続用の電極１６を形成してドレイン電極１３としてい
る。このようにしてドレイン電極１３を形成することに
より、溝１０内にアルミニウムのみでドレイン電極１３
を形成する場合に比較して、ドレイン電極１３の作成が
容易になり、ドレイン電＃ｇ１３の断切が少なくなるの
であり、接続ＭＷＬ性が向上するのである。
［発明の効果］
本発明は上述のように、所定の導電形の半導体の基板の
表面に基板とは逆の導電形の高不純物濃度の埋込層が形
成されるとともに、基板の表面上に基板とは逆の導電形
の低不純物濃度のエピタキシャル層が形成され、エピタ
キシャル層の表［１１に基板と同じ導電形のチャネル拡
散層が形成され、チャネル拡散層の表面側の一部に基板
とは逆の導電形のソース拡散層がチャネル拡散層に囲ま
れる形で形成され、ソース拡散層の表面上にはソース電
極が接触し、ソース電極を除くチャネル拡散層の表面に
形成されたゲート酸化物層を介してチャネル拡散層に対
向してゲート電極が形成され、エピタキシャル層はエピ
タキシャル層の表面から埋込層に至る溝を有し、埋込層
が露出する部位を除く溝の内周壁に絶縁層が形成される
とともに、溝内では埋込層の露出部位にドレイン電極が
接触して成るものであり、エピタキシャル層の表面から
埋込層に至る溝を形成するとともに、溝の側面を絶縁層
で覆い、溝内に配設されたドレイン電極がエピタキシャ
ル層に直接接続されないようにしているから、ドレイン
とソースとの距離を小さくしても、ドレイン・ソース間
の耐１玉には？３９しないのであり、ドレイン・ソース
間耐圧を高耐圧に設定し、かつ１素子の基板上での占有
面積に対する電流容量が大きくとれるという利点を有す
るのである。
表面に基板とは逆の導電形の高不純物濃度の埋込層が形
成されるとともに、基板の表面上に基板とは逆の導電形
の低不純物濃度のエピタキシャル層が形成され、エピタ
キシャル層の表［１１に基板と同じ導電形のチャネル拡
散層が形成され、チャネル拡散層の表面側の一部に基板
とは逆の導電形のソース拡散層がチャネル拡散層に囲ま
れる形で形成され、ソース拡散層の表面上にはソース電
極が接触し、ソース電極を除くチャネル拡散層の表面に
形成されたゲート酸化物層を介してチャネル拡散層に対
向してゲート電極が形成され、エピタキシャル層はエピ
タキシャル層の表面から埋込層に至る溝を有し、埋込層
が露出する部位を除く溝の内周壁に絶縁層が形成される
とともに、溝内では埋込層の露出部位にドレイン電極が
接触して成るものであり、エピタキシャル層の表面から
埋込層に至る溝を形成するとともに、溝の側面を絶縁層
で覆い、溝内に配設されたドレイン電極がエピタキシャ
ル層に直接接続されないようにしているから、ドレイン
とソースとの距離を小さくしても、ドレイン・ソース間
の耐１玉には？３９しないのであり、ドレイン・ソース
間耐圧を高耐圧に設定し、かつ１素子の基板上での占有
面積に対する電流容量が大きくとれるという利点を有す
るのである。
第１図は本発明の実施例１を示す断面図、第２図は同上
の作成過程を示す断面図、第３図は本発明の実施例２を
示す断面図、第４図は従来例を示す断面図、第５図は他
の従来例を示す断面図である。 １は基板、２は埋込層、３はエピタキシャル層、５はチ
ャネル拡散層、６はソース拡散層、８はゲート電極、９
はゲート絶縁物層、１０は溝、１１は絶ａ層、１３はド
レイン電極、１４はソース電極、１５は取出用電極、１
６は後続用電極である。 代理人 弁理士 石 １）長 七 ！・・・基板 ２・・・埋込層 ８・・・ゲート電極 ９・・・ゲート絶縁物層 １０・・・溝 １１・・・絶縁層 １３・・・ドレイン電極 第 １ 図 １４・・・ソース電極１６・・
・接続用電極
の作成過程を示す断面図、第３図は本発明の実施例２を
示す断面図、第４図は従来例を示す断面図、第５図は他
の従来例を示す断面図である。 １は基板、２は埋込層、３はエピタキシャル層、５はチ
ャネル拡散層、６はソース拡散層、８はゲート電極、９
はゲート絶縁物層、１０は溝、１１は絶ａ層、１３はド
レイン電極、１４はソース電極、１５は取出用電極、１
６は後続用電極である。 代理人 弁理士 石 １）長 七 ！・・・基板 ２・・・埋込層 ８・・・ゲート電極 ９・・・ゲート絶縁物層 １０・・・溝 １１・・・絶縁層 １３・・・ドレイン電極 第 １ 図 １４・・・ソース電極１６・・
・接続用電極
Claims (2)
- （１）所定の導電形の半導体の基板の表面に基板とは逆
の導電形の高不純物濃度の埋込層が形成されるとともに
、基板の表面上に基板とは逆の導電形の低不純物濃度の
エピタキシャル層が形成され、エピタキシャル層の表面
側に基板と同じ導電形のチャネル拡散層が形成され、チ
ャネル拡散層の表面側の一部に基板とは逆の導電形のソ
ース拡散層がチャネル拡散層に囲まれる形で形成され、
ソース拡散層の表面上にはソース電極が接触し、ソース
電極を除くチャネル拡散層の表面に形成されたゲート酸
化物層を介してチャネル拡散層に対向してゲート電極が
形成され、エピタキシャル層はエピタキシャル層の表面
から埋込層に至る溝を有し、埋込層が露出する部位を除
く溝の内周壁に絶縁層が形成されるとともに、溝内では
埋込層の露出部位にドレイン電極が接触して成ることを
特徴とする半導体装置。 - （２）上記ドレイン電極は、溝内に充填された導電材料
よりなる取出用電極と、エピタキシャル層の表面側で取
出用電極に接触した金属の接続用電極とから成ることを
特徴とする特許請求の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62026754A JPS63194367A (ja) | 1987-02-06 | 1987-02-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62026754A JPS63194367A (ja) | 1987-02-06 | 1987-02-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63194367A true JPS63194367A (ja) | 1988-08-11 |
Family
ID=12202070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62026754A Pending JPS63194367A (ja) | 1987-02-06 | 1987-02-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63194367A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192989A (en) * | 1989-11-28 | 1993-03-09 | Nissan Motor Co., Ltd. | Lateral dmos fet device with reduced on resistance |
| WO2001069684A3 (en) * | 2000-03-10 | 2002-01-03 | Koninkl Philips Electronics Nv | Field-effect semiconductor devices |
| JP2005508083A (ja) * | 2001-10-30 | 2005-03-24 | ゼネラル セミコンダクター，インク． | ドレインコンタクトが改善されたトレンチ二重拡散金属酸化膜半導体デバイス |
| EP1796176A2 (en) * | 2005-12-06 | 2007-06-13 | Sanyo Electric Co., Ltd. | Field-effect transistor with via electrode and manufacturing method of the same |
| US7461770B2 (en) | 2003-08-04 | 2008-12-09 | Vacuumschmelze Gmbh & Co. Kg | Copper-based brazing alloy and brazing process |
| US7531876B2 (en) | 2004-09-24 | 2009-05-12 | Kabushiki Kaisha Toshiba | Semiconductor device having power semiconductor elements |
| DE19539541B4 (de) * | 1994-10-25 | 2017-06-01 | Fuji Electric Co., Ltd. | Lateraler Trench-MISFET und Verfahren zu seiner Herstellung |
-
1987
- 1987-02-06 JP JP62026754A patent/JPS63194367A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192989A (en) * | 1989-11-28 | 1993-03-09 | Nissan Motor Co., Ltd. | Lateral dmos fet device with reduced on resistance |
| DE19539541B4 (de) * | 1994-10-25 | 2017-06-01 | Fuji Electric Co., Ltd. | Lateraler Trench-MISFET und Verfahren zu seiner Herstellung |
| WO2001069684A3 (en) * | 2000-03-10 | 2002-01-03 | Koninkl Philips Electronics Nv | Field-effect semiconductor devices |
| US6600194B2 (en) * | 2000-03-10 | 2003-07-29 | Koninklijke Philips Electronics N.V. | Field-effect semiconductor devices |
| JP2005508083A (ja) * | 2001-10-30 | 2005-03-24 | ゼネラル セミコンダクター，インク． | ドレインコンタクトが改善されたトレンチ二重拡散金属酸化膜半導体デバイス |
| JP4660090B2 (ja) * | 2001-10-30 | 2011-03-30 | ゼネラル セミコンダクター，インク． | ドレインコンタクトが改善されたトレンチ二重拡散金属酸化膜半導体デバイス |
| US7461770B2 (en) | 2003-08-04 | 2008-12-09 | Vacuumschmelze Gmbh & Co. Kg | Copper-based brazing alloy and brazing process |
| US7654438B2 (en) | 2003-08-04 | 2010-02-02 | Vacuumschmelze Gmbh & Co. Kg | Copper-based brazing alloy and brazing process |
| US7531876B2 (en) | 2004-09-24 | 2009-05-12 | Kabushiki Kaisha Toshiba | Semiconductor device having power semiconductor elements |
| EP1796176A2 (en) * | 2005-12-06 | 2007-06-13 | Sanyo Electric Co., Ltd. | Field-effect transistor with via electrode and manufacturing method of the same |
| EP1796176A3 (en) * | 2005-12-06 | 2008-12-10 | Sanyo Electric Co., Ltd. | Field-effect transistor with via electrode and manufacturing method of the same |
| US7781894B2 (en) | 2005-12-06 | 2010-08-24 | Sanyo Electric Co., Ltd. | Semiconductor device and manufacturing method of same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6437405B2 (en) | Silicon-on-insulator (SOI) substrate, method for fabricating SOI substrate and SOI MOSFET using the SOI substrate | |
| US6410959B2 (en) | Method of fabricating semiconductor device | |
| JPH0457111B2 (ja) | ||
| US6160288A (en) | Vertical type misfet having improved pressure resistance | |
| US4051506A (en) | Complementary semiconductor device | |
| JPH1074921A (ja) | 半導体デバイスおよびその製造方法 | |
| TWI414023B (zh) | 用於製造一半導體器件的方法 | |
| JPH11330458A (ja) | 半導体装置およびその製造方法 | |
| JP2003124470A (ja) | 半導体装置及びその製造方法 | |
| JPS63194367A (ja) | 半導体装置 | |
| JP2830744B2 (ja) | 集積化デバイス | |
| JP2808871B2 (ja) | Ｍｏｓ型半導体素子の製造方法 | |
| JP2000068372A (ja) | 半導体デバイス及びその製造方法 | |
| JP3057792B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPS61255069A (ja) | 絶縁ゲ−ト型電界効果トランジスタ | |
| JPH0493083A (ja) | 半導体装置およびその製造方法 | |
| JP4290378B2 (ja) | 横型パワーｍｏｓトランジスタおよびその製造方法 | |
| JP2519541B2 (ja) | 半導体装置 | |
| JP2004063918A (ja) | 横型ｍｏｓトランジスタ | |
| CN112054061B (zh) | 一种部分耗尽绝缘体上硅的体接触结构及其制作方法 | |
| JP2629426B2 (ja) | ２重拡散型ｍｉｓｆｅｔを備えた半導体装置及びその製造方法 | |
| JPS58106871A (ja) | 半導体装置 | |
| JPH11307768A (ja) | 炭化珪素半導体装置及びその製造方法 | |
| JP2000315792A (ja) | 半導体装置及びその製造方法 | |
| JPS6038878A (ja) | Ｍｉｓ型半導体装置 |