JPS58106871A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58106871A JPS58106871A JP56204813A JP20481381A JPS58106871A JP S58106871 A JPS58106871 A JP S58106871A JP 56204813 A JP56204813 A JP 56204813A JP 20481381 A JP20481381 A JP 20481381A JP S58106871 A JPS58106871 A JP S58106871A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L29/42312—Gate electrodes for field effect devices
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- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ゲート電極として多結晶シリコンを用いる
シリコンゲート＠ＭＯＢ牛導体装置、特にゲート・多結
晶シリコンの不純物をＰ型不純物ＫＬ、ソース・ドレイ
ンの不純物もＰ型にしたＰチャネル・シリコンゲート・
ＭＯ８半導体装置に関するものである。
シリコンゲート＠ＭＯＢ牛導体装置、特にゲート・多結
晶シリコンの不純物をＰ型不純物ＫＬ、ソース・ドレイ
ンの不純物もＰ型にしたＰチャネル・シリコンゲート・
ＭＯ８半導体装置に関するものである。
近年、集積回路中導体装置に於ては、その応用範囲が拡
が夛、％に相補型トランジスタを用いる半導体装ｆＫ於
ては、低電圧から高電圧の動作が可能であシ、その動作
範囲の拡大に依って、その応用範囲は著しいものがある
。このような半導体装置を用いて、螢光表示管を直接駆
動する事を考えると、その駆動に用いるトランジスタが
高電圧に耐えなければならない。
が夛、％に相補型トランジスタを用いる半導体装ｆＫ於
ては、低電圧から高電圧の動作が可能であシ、その動作
範囲の拡大に依って、その応用範囲は著しいものがある
。このような半導体装置を用いて、螢光表示管を直接駆
動する事を考えると、その駆動に用いるトランジスタが
高電圧に耐えなければならない。
そこで、相補型トランジスタを用いる半導体装置に於て
は、第１図に示すようなトランジスタが考えられている
。Ｐチャネルト、ランジスタを例にして本発明を説明す
る。このトランジスタはＰチャネルトランジスタで、Ｎ
型中導体基板ｌの中にＰ型不純物のウェル２が形成され
ておシ、そのウェルの中に、厚い絶縁膜３に囲まれて、
Ｐ型不純物のドレイン拡散層４があり、基板上にゲート
酸化膜５が設けられ、その上層にゲート電極となるべき
多結晶シリコン６が、一部を厚い酸化膜３にかかって、
ソース電極拡散層７を自己整合的に形成するようになり
ている。
は、第１図に示すようなトランジスタが考えられている
。Ｐチャネルト、ランジスタを例にして本発明を説明す
る。このトランジスタはＰチャネルトランジスタで、Ｎ
型中導体基板ｌの中にＰ型不純物のウェル２が形成され
ておシ、そのウェルの中に、厚い絶縁膜３に囲まれて、
Ｐ型不純物のドレイン拡散層４があり、基板上にゲート
酸化膜５が設けられ、その上層にゲート電極となるべき
多結晶シリコン６が、一部を厚い酸化膜３にかかって、
ソース電極拡散層７を自己整合的に形成するようになり
ている。
ここで、ゲート電極の多結晶シリコンにリンのようなＮ
型不純物を導入しである場合には、このトランジスタの
閾値電圧（ＶＴ）はＮｔＩｌのゲート・多結晶シリコン
とＮ警手導体基板の仕事関数の差に依存して、閾値電圧
の絶対値ＩＶＴＩは、Ｐ型ゲート・多結晶シリコンの場
合より高い値となる。
型不純物を導入しである場合には、このトランジスタの
閾値電圧（ＶＴ）はＮｔＩｌのゲート・多結晶シリコン
とＮ警手導体基板の仕事関数の差に依存して、閾値電圧
の絶対値ＩＶＴＩは、Ｐ型ゲート・多結晶シリコンの場
合より高い値となる。
高耐圧トランジスタと言って亀、高耐圧であるばかりか
、高電流を許容できるトランジスタでなければならない
ので、ゲート酸化膜を薄くして。
、高電流を許容できるトランジスタでなければならない
ので、ゲート酸化膜を薄くして。
電導率を良くする事が考えられる。そこで、ゲート酸化
膜厚を薄くすると、ドレインとゲート電極の電界の強度
が強まって耐圧を低下させる事は従来のトランジスタで
言われている。よって、第１図に示した構造のトランジ
スタに於ては、ゲート酸化膜が薄くなって、トランジス
タの電導率を良くして、かつ高耐圧に々るようＫなって
いる。すなわち、Ｐウェル２は低濃度のＰ型になってお
り、基板ｌとの間にＰＮ接合を形成している。そして。
膜厚を薄くすると、ドレインとゲート電極の電界の強度
が強まって耐圧を低下させる事は従来のトランジスタで
言われている。よって、第１図に示した構造のトランジ
スタに於ては、ゲート酸化膜が薄くなって、トランジス
タの電導率を良くして、かつ高耐圧に々るようＫなって
いる。すなわち、Ｐウェル２は低濃度のＰ型になってお
り、基板ｌとの間にＰＮ接合を形成している。そして。
とのＰウェル２とソース電極７との間にＰチャネルを形
成する事になり、高耐圧は、ゲート電極６を接地して、
ドレイン電極の耐圧が高められていればよい。この時、
ドレインに！イナス（−）電圧を印加すると、Ｐウェル
２が低濃度であるために空乏層はＮ型基板１方向とＰつ
、ル２内の方向へ拡がり、ゲート電極下の基板表面での
空乏層の拡がりの端部は、高電圧印加に依って、ドレイ
ン拡散層４の方へ拡がって、ゲート電極の一部がかかっ
ている厚い酸化膜の下にまで拡がって来る。基板表面で
のブレーク・ダウンが生じる電圧以前Ｋ。
成する事になり、高耐圧は、ゲート電極６を接地して、
ドレイン電極の耐圧が高められていればよい。この時、
ドレインに！イナス（−）電圧を印加すると、Ｐウェル
２が低濃度であるために空乏層はＮ型基板１方向とＰつ
、ル２内の方向へ拡がり、ゲート電極下の基板表面での
空乏層の拡がりの端部は、高電圧印加に依って、ドレイ
ン拡散層４の方へ拡がって、ゲート電極の一部がかかっ
ている厚い酸化膜の下にまで拡がって来る。基板表面で
のブレーク・ダウンが生じる電圧以前Ｋ。
厚い酸化膜下に空乏層の端部が拡がって来ると、この厚
い酸化膜を介して、ゲート電極６と空乏層端部との間で
の電界強度が低下し、ドレインの耐圧を高める事になる
。このようＫして高耐圧Ｐチャネルトランジスタが形成
されるのであるが、ここに言うＰウェルは、相補型トラ
ンジスタを形成する際に、形成されるＰウェルを用いる
事が出来る０通常ＳＰウェルの中にはＮチャネルトラン
ジスタを形成し、高耐圧Ｐチャネルトランジスタを同−
Ｎ型基板内に形成する事が出来、相補型である事から低
消費電力動作が可能になり、高耐圧トランジスタを含ん
でいる事に依って、広い応用範囲が期待される。
い酸化膜を介して、ゲート電極６と空乏層端部との間で
の電界強度が低下し、ドレインの耐圧を高める事になる
。このようＫして高耐圧Ｐチャネルトランジスタが形成
されるのであるが、ここに言うＰウェルは、相補型トラ
ンジスタを形成する際に、形成されるＰウェルを用いる
事が出来る０通常ＳＰウェルの中にはＮチャネルトラン
ジスタを形成し、高耐圧Ｐチャネルトランジスタを同−
Ｎ型基板内に形成する事が出来、相補型である事から低
消費電力動作が可能になり、高耐圧トランジスタを含ん
でいる事に依って、広い応用範囲が期待される。
この従来例の構造に於ては、ゲート・多結晶シリコンの
不純物がリンのようなＮ型不純物に於てであるが１本発
明は、とのＰチャネルトランジスタのゲート電極をダウ
ンのような不純物を多結晶シリコンに導入する事でＰ型
にした半導体装置に好ましい構造と々る。
不純物がリンのようなＮ型不純物に於てであるが１本発
明は、とのＰチャネルトランジスタのゲート電極をダウ
ンのような不純物を多結晶シリコンに導入する事でＰ型
にした半導体装置に好ましい構造と々る。
高耐圧トランジスタは、高耐圧という特性だけではなく
、高電流を許容するトランジスタである事が望ましい。
、高電流を許容するトランジスタである事が望ましい。
ゲート酸化膜厚が大きければ大きい程、そのＭＯ８）ラ
ンジスタは高耐圧になるが。
ンジスタは高耐圧になるが。
しかし電導率が悪化し、そのためトランジスタを大きく
設計しなければならず集積度を悪化させる。
設計しなければならず集積度を悪化させる。
しかし、逆にゲート酸化膜を薄くすれば、耐圧が悪くな
るというものであった。そこで、前述した従来例として
示した高耐圧トランジスタが考えられたのであるが、ゲ
ート電極の多結晶シリコンにボロンのような不純物が導
入された場合、このトランジスタの閾値電圧は、Ｐ型ゲ
ート・多結晶シリコンとＮｌｌ基板の仕事関数の差で決
定され、前述しえ従来例のＮ型ゲート多結晶シリコンの
場合より低下している。またボロンのようなＰ型不純物
をゲート多結晶シリコンに導入し九時、導入後の熱処理
に依って、ゲート・多結晶シリコン中のボロンが、ゲー
ト酸化膜を突き抜けて基板表面にまで達して、閾値電圧
を低下させる事が知られている。本発明は、ゲート酸化
膜を薄くした時の高耐圧トランジスタに関してであるの
で、ゲート酸化膜厚が薄くなればなる糧、ボロンのゲー
ト酸化膜の突き抜けの程度は多くなって、閾値電圧も低
下する事になる。
るというものであった。そこで、前述した従来例として
示した高耐圧トランジスタが考えられたのであるが、ゲ
ート電極の多結晶シリコンにボロンのような不純物が導
入された場合、このトランジスタの閾値電圧は、Ｐ型ゲ
ート・多結晶シリコンとＮｌｌ基板の仕事関数の差で決
定され、前述しえ従来例のＮ型ゲート多結晶シリコンの
場合より低下している。またボロンのようなＰ型不純物
をゲート多結晶シリコンに導入し九時、導入後の熱処理
に依って、ゲート・多結晶シリコン中のボロンが、ゲー
ト酸化膜を突き抜けて基板表面にまで達して、閾値電圧
を低下させる事が知られている。本発明は、ゲート酸化
膜を薄くした時の高耐圧トランジスタに関してであるの
で、ゲート酸化膜厚が薄くなればなる糧、ボロンのゲー
ト酸化膜の突き抜けの程度は多くなって、閾値電圧も低
下する事になる。
本発明は、Ｐ型不純物をゲート・多結晶シリコンに導入
した事に依って、閾値電圧が低下するため、それを高め
るために前もってリンのようなＮ型不純物を基板表面に
導入することの知見に基づき、この導入するＮ型不純物
は、Ｐウェルの領域には導入しないようにできるＰチャ
ネル・シリコンゲート・高耐圧トランジスタである。
した事に依って、閾値電圧が低下するため、それを高め
るために前もってリンのようなＮ型不純物を基板表面に
導入することの知見に基づき、この導入するＮ型不純物
は、Ｐウェルの領域には導入しないようにできるＰチャ
ネル・シリコンゲート・高耐圧トランジスタである。
すなわち本発明の特徴は、第１導電型の半導体基板に、
互いに離れて形成された第２導電型のソース・ドレイン
領域と、そのソース・ドレイン領域間の前記半導体基板
表面の前記ドレイン領域から離れた位置に、薄いゲート
絶縁膜と厚い絶縁膜が設けられ、このゲート絶縁膜と厚
い絶縁膜の一部を覆って設けられた第２導電型のゲート
・多結晶シリコン・電極を有し、前記厚い絶縁膜下の前
記半導体基板表面と前記ドレイン領域を含み、前記薄い
ゲート絶縁膜下の前記半導体基板表面に渡って低濃度の
第２導電型ウエルを有し、かつ前記ウェル以外の領域の
前記半導体基板表面に、第１導電型の基板濃度より高い
濃度の不純物層を形成した半導体装置にある。
互いに離れて形成された第２導電型のソース・ドレイン
領域と、そのソース・ドレイン領域間の前記半導体基板
表面の前記ドレイン領域から離れた位置に、薄いゲート
絶縁膜と厚い絶縁膜が設けられ、このゲート絶縁膜と厚
い絶縁膜の一部を覆って設けられた第２導電型のゲート
・多結晶シリコン・電極を有し、前記厚い絶縁膜下の前
記半導体基板表面と前記ドレイン領域を含み、前記薄い
ゲート絶縁膜下の前記半導体基板表面に渡って低濃度の
第２導電型ウエルを有し、かつ前記ウェル以外の領域の
前記半導体基板表面に、第１導電型の基板濃度より高い
濃度の不純物層を形成した半導体装置にある。
次に本発明の実施例としてのＰチャネル・トランジスタ
を第２図に示す。
を第２図に示す。
Ｎｉｌ半導体基板１１の中に、Ｐ型不純物で形成したウ
ェル１２が設けられ、このＰウェル１２の領域と反対の
領域にＮ型の不純物層１３を形成している。このＮ型不
純物層１３は基板１１内にあり、その濃度は基板１１の
濃度より高くなっていて１表面濃度に依って％Ｐチャネ
ルトランジスタの閾値電圧を鼻めている。Ｐチャネルト
ランジスタの閾値電圧をこのＮ型不純物層１３の濃度を
選択する事が出来る。Ｐウェル１２の中には、高濃度Ｐ
型不純物領域１４があシ、この層１４は厚いフィールド
酸化膜】５で囲まれている。この高濃度Ｐ型不純物は１
通常のソース・ドレインを形成する時に導入されるもの
で、それと同時に、ゲート・多結晶シリコン１６にもＰ
型不純物が導入されるものである。ゲート・多結晶シリ
コン１６は、ゲート酸化膜１７を介してその上層に設け
られており、ゲート多結晶シリコン１６の一部が厚いフ
ィールド酸化膜１５の上にかかうている。ソースのＰ型
不純物拡散層１８は、ゲート・多結晶シリコン１６に依
って、自己整合的に決定されている。
ェル１２が設けられ、このＰウェル１２の領域と反対の
領域にＮ型の不純物層１３を形成している。このＮ型不
純物層１３は基板１１内にあり、その濃度は基板１１の
濃度より高くなっていて１表面濃度に依って％Ｐチャネ
ルトランジスタの閾値電圧を鼻めている。Ｐチャネルト
ランジスタの閾値電圧をこのＮ型不純物層１３の濃度を
選択する事が出来る。Ｐウェル１２の中には、高濃度Ｐ
型不純物領域１４があシ、この層１４は厚いフィールド
酸化膜】５で囲まれている。この高濃度Ｐ型不純物は１
通常のソース・ドレインを形成する時に導入されるもの
で、それと同時に、ゲート・多結晶シリコン１６にもＰ
型不純物が導入されるものである。ゲート・多結晶シリ
コン１６は、ゲート酸化膜１７を介してその上層に設け
られており、ゲート多結晶シリコン１６の一部が厚いフ
ィールド酸化膜１５の上にかかうている。ソースのＰ型
不純物拡散層１８は、ゲート・多結晶シリコン１６に依
って、自己整合的に決定されている。
基板１１の界面に於ては、Ｐフェル１２とＮ型不純物層
１３の境界は実際には重カリ合っていて、Ｐウェルの濃
度が比較的高い濃關になっている。
１３の境界は実際には重カリ合っていて、Ｐウェルの濃
度が比較的高い濃關になっている。
Ｎ型不純物層１３の濃度は、Ｐチャネル・トランジスタ
の闇値電圧を制御する程度のものであるので、Ｐウェル
１２の濃度より低くなっている。この構造の特徴は、Ｐ
つ、ル１２がゲート酸化膜下にある事であり、厚い酸化
膜の下にない事であシ、とれはＰウェルの熱処理の押し
込みで形成される形状も含まれる。またＮ型不純物層１
３の端部は。
の闇値電圧を制御する程度のものであるので、Ｐウェル
１２の濃度より低くなっている。この構造の特徴は、Ｐ
つ、ル１２がゲート酸化膜下にある事であり、厚い酸化
膜の下にない事であシ、とれはＰウェルの熱処理の押し
込みで形成される形状も含まれる。またＮ型不純物層１
３の端部は。
Ｐウェル１２の端部と接して、そのＰウェル１２の領域
内には入れない事を特徴としている。
内には入れない事を特徴としている。
従って、Ｐチャネルトランジスタの閾値電圧は、このＮ
ＩＩ！ｉ不純物層１３に依って決定されまた。フィール
ド酸化膜下にも渡ってその領域が形成されているので、
フィールド部の閾値電圧も高くなって、高電圧動作が可
能なように表っている。
ＩＩ！ｉ不純物層１３に依って決定されまた。フィール
ド酸化膜下にも渡ってその領域が形成されているので、
フィールド部の閾値電圧も高くなって、高電圧動作が可
能なように表っている。
Ｐウェル１２とソース拡散層１８との間にＰチャネルが
形成され、その閾値電圧はＮ型不純物層１３に依って得
られる。従って、ゲート多結晶シリコン１６がフィール
ド酸化膜】５にかかつている部分の基板ｌｌ内は、Ｐウ
ェル１２だけで形成されていて、この領域がドレインの
領域とがっている事を特徴としている。
形成され、その閾値電圧はＮ型不純物層１３に依って得
られる。従って、ゲート多結晶シリコン１６がフィール
ド酸化膜】５にかかつている部分の基板ｌｌ内は、Ｐウ
ェル１２だけで形成されていて、この領域がドレインの
領域とがっている事を特徴としている。
このＮ型不純物層１３は、製造方法としてＰウェルを形
成後、Ｐｆｌエル１２の領域の反転領域にＮ型不純物１
例えばリンのような不純物をイオン注入法で導入すれば
、その後は通常の製造方法で可能である。
成後、Ｐｆｌエル１２の領域の反転領域にＮ型不純物１
例えばリンのような不純物をイオン注入法で導入すれば
、その後は通常の製造方法で可能である。
もしＮ型不純物層１３をＰウェル１２のゲート酸化膜下
にまで導入した場合は、このＮ型不純物の濃度に依りて
、Ｐつ、ル１２内へ拡がる空乏層の幅が変化し、不安定
な耐圧となるし、少なくともＰウェル内に拡がる幅は、
Ｎ層を入れ危い時に較べて嬌びず耐圧は上がらない。
にまで導入した場合は、このＮ型不純物の濃度に依りて
、Ｐつ、ル１２内へ拡がる空乏層の幅が変化し、不安定
な耐圧となるし、少なくともＰウェル内に拡がる幅は、
Ｎ層を入れ危い時に較べて嬌びず耐圧は上がらない。
本発明の高耐圧Ｐチャネル・トランジスタは、薄いゲー
ト酸化膜の下にＰつ、ルとＮ型不純物層の境界が存在し
、ゲート・多結晶シリコンがフィ−ルド酸化膜にかかっ
てお夛、ドレイン電極をＰフェルで形成し、とのＰウェ
ルはフィールド酸化膜の下とゲート酸化膜下にまで渡っ
て形成されていて、このＮ型不純物層に依って、このト
ランジスタの閾値電圧が決定され、ホルンのような不純
物の導入されたＰ型ゲート・多結晶シリコンをもり九Ｐ
チャネル・高耐圧トランジスタである。
ト酸化膜の下にＰつ、ルとＮ型不純物層の境界が存在し
、ゲート・多結晶シリコンがフィ−ルド酸化膜にかかっ
てお夛、ドレイン電極をＰフェルで形成し、とのＰウェ
ルはフィールド酸化膜の下とゲート酸化膜下にまで渡っ
て形成されていて、このＮ型不純物層に依って、このト
ランジスタの閾値電圧が決定され、ホルンのような不純
物の導入されたＰ型ゲート・多結晶シリコンをもり九Ｐ
チャネル・高耐圧トランジスタである。
こＯＰチャネルトランジスタは、ゲート酸化膜を薄くシ
、閾値電圧を低く選定する事が出来、トランジスタの電
導率を向上させて、高耐圧である。
、閾値電圧を低く選定する事が出来、トランジスタの電
導率を向上させて、高耐圧である。
ゲート・多結晶シリコンに、ソース・ドレイン形成と同
時にＰ型不純物を導入する事が出来るために、多結晶シ
リコンと拡散層とを直接・接続する事も可能であり、多
層配線上、高集積化が可能となる。今回、Ｐチャネル型
に於て述べたが、原理的にはＮチャネル形に於ても同様
である事は言うまでもない。すなわち、ＰウェルをＮ？
、ルに。
時にＰ型不純物を導入する事が出来るために、多結晶シ
リコンと拡散層とを直接・接続する事も可能であり、多
層配線上、高集積化が可能となる。今回、Ｐチャネル型
に於て述べたが、原理的にはＮチャネル形に於ても同様
である事は言うまでもない。すなわち、ＰウェルをＮ？
、ルに。
Ｎ型基板をＰ型基板に、Ｎ型不純物層をＰ型不純物層に
変更し、ゲート多結晶シリコンにＮ型不純物、を導入す
る事に依ってゲート酸化膜を薄くシ。
変更し、ゲート多結晶シリコンにＮ型不純物、を導入す
る事に依ってゲート酸化膜を薄くシ。
閾値電圧をＰ型不純物層の濃度で制御する事にすれば全
く同様の事が言える。
く同様の事が言える。
この発明の牛導体装置は、Ｐチャネル・トランジスタに
於て述ぺているが、構造的には、Ｎチャネル・トランジ
スタに於て屯原理的に同様であシ、単チャネルの牛導体
に用いてもよいし、また相補型中導体装置に用いてもそ
の効果は同様である。
於て述ぺているが、構造的には、Ｎチャネル・トランジ
スタに於て屯原理的に同様であシ、単チャネルの牛導体
に用いてもよいし、また相補型中導体装置に用いてもそ
の効果は同様である。
第１図は従来の高耐圧トランジスタの構造断面図、第２
図は本発明の実施例の高耐圧トランジスタの構造断面図
である。 同、図において、１．１１・・・・・・基板、２．１２
・・・・・・基板と反対導電型ウェル、３．１５・・・
・・・フィールド酸化膜、５．１７・・・・・・ゲート
酸化膜、４゜７．１４．１８・・・・・・基板と反対導
電型の濃い不純物層、１３・・・・・・基板と同型不純
物の比較的濃い層、６゜１６・・・・・・ゲート多結晶
シリコン、Ｓ・・・・・・ソース電極、Ｄ・・・・・・
ドレイン電極、Ｇ・・・・・・ゲート電極である。
図は本発明の実施例の高耐圧トランジスタの構造断面図
である。 同、図において、１．１１・・・・・・基板、２．１２
・・・・・・基板と反対導電型ウェル、３．１５・・・
・・・フィールド酸化膜、５．１７・・・・・・ゲート
酸化膜、４゜７．１４．１８・・・・・・基板と反対導
電型の濃い不純物層、１３・・・・・・基板と同型不純
物の比較的濃い層、６゜１６・・・・・・ゲート多結晶
シリコン、Ｓ・・・・・・ソース電極、Ｄ・・・・・・
ドレイン電極、Ｇ・・・・・・ゲート電極である。
Claims (1)
- 【特許請求の範囲】 第１導電型の半導体基板に、互いに離れて形成され九第
２導電型のソース・ドレイン領域と、そのソース・ドレ
イン領域間の前記半導体基板表面の前記ドレイン領域か
ら離れた位置に、薄いゲート絶縁膜と厚い絶縁膜が設け
られ、このゲート絶縁膜と厚い絶縁膜の一部を覆って設
けられた第２導電型のゲート・多結晶シリコン・電極を
有し。 前記厚い絶縁膜下の前記半導体基板表面と前記ドレイン
領域を含み、前記薄いゲート絶縁膜下の前記半導体基板
表面に渡って低濃度の第２導電製ウエルを有し、かつ前
記ウェル以外の領域の前記半導体基板表面に、第１導電
型の基板濃度よシ高い濃度の不純物層を形成した事を特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204813A JPS58106871A (ja) | 1981-12-18 | 1981-12-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204813A JPS58106871A (ja) | 1981-12-18 | 1981-12-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58106871A true JPS58106871A (ja) | 1983-06-25 |
Family
ID=16496794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56204813A Pending JPS58106871A (ja) | 1981-12-18 | 1981-12-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58106871A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02102575A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | 半導体装置 |
| US5191401A (en) * | 1989-03-10 | 1993-03-02 | Kabushiki Kaisha Toshiba | MOS transistor with high breakdown voltage |
| KR100359161B1 (ko) * | 1999-12-31 | 2002-10-31 | 주식회사 하이닉스반도체 | 반도체소자의 트랜지스터 제조방법 |
| JP2005167262A (ja) * | 1995-07-14 | 2005-06-23 | Seiko Instruments Inc | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49105490A (ja) * | 1973-02-07 | 1974-10-05 | ||
| JPS526086A (en) * | 1975-07-03 | 1977-01-18 | Mitsubishi Electric Corp | Production method of semiconductor device |
-
1981
- 1981-12-18 JP JP56204813A patent/JPS58106871A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49105490A (ja) * | 1973-02-07 | 1974-10-05 | ||
| JPS526086A (en) * | 1975-07-03 | 1977-01-18 | Mitsubishi Electric Corp | Production method of semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02102575A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | 半導体装置 |
| US5191401A (en) * | 1989-03-10 | 1993-03-02 | Kabushiki Kaisha Toshiba | MOS transistor with high breakdown voltage |
| JP2005167262A (ja) * | 1995-07-14 | 2005-06-23 | Seiko Instruments Inc | 半導体装置 |
| KR100359161B1 (ko) * | 1999-12-31 | 2002-10-31 | 주식회사 하이닉스반도체 | 반도체소자의 트랜지스터 제조방법 |
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