KR20030070264A - 고전압 수평형 디모스 트랜지스터 및 그 제조 방법 - Google Patents

고전압 수평형 디모스 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

본 발명의 고전압 수평형 디모스 트랜지스터는, 제1 도전형의 반도체 기판과, 반도체 기판 위에 배치된 제2 도전형의 드리프트 영역과, 반도체 기판 및 드리프트 영역 사이에 개재되어 하부면이 반도체 기판과 접하는 제2 도전형의 제1 매몰층과, 제1 매몰층 위에 배치되어 상부면이 드리프트 영역과 접하는 제1 도전형의 제2 매몰층과, 드리프트 영역의 제1 영역에 형성된 제1 도전형의 바디 영역과, 바디 영역의 상부 일정 영역에 형성된 제2 도전형의 고농도 소스 영역과, 드리프트 영역의 상부 일정 영역에서 바디 영역과 일정 간격 이격되도록 배치된 제2 도전형의 고농도 드레인 영역과, 소스 영역 주변의 바디 영역 상부 및 드리프트 영역의 일부 표면 위에 형성된 게이트 절연막과, 게이트 절연막 위의 게이트 전극과, 소스 영역과 전기적으로 연결되도록 배치된 소스 전극, 및 드레인 영역과 전기적으로 연결되도록 배치된 드레인 전극을 구비한다.

Description

고전압 수평형 디모스 트랜지스터 및 그 제조 방법{High voltage LDMOS transistor and method for fabricating the same}
본 발명은 고전압 수평형 디모스 트랜지스터 및 그 제조 방법에 관한 것으로서, 특히 브레이크다운 전압 감소 없이 소자의 온 저항을 감소시킨 고전압 수평형 디모스 트랜지스터 및 그 제조 방법에 관한 것이다.
고전압 수평형 디모스(LDMOS; Lateral Double Diffused Metal Oxide Semiconductor) 트랜지스터는 제어, 논리 및 전력용 스위치로서 폭넓게 사용되고 있다. 높은 스위칭 속도를 유지하기 위해서, 고전압 수평형 디모스 트랜지스터의 온-저항은 낮아야 한다. 일반적으로 수평형 디모스 트랜지스터의 온 저항은 채널 저항 및 드리프트 영역 저항에 크게 영향을 받는다. 특히 고전압 수평형 디모스트랜지스터의 경우, 드리프트 영역 저항에 의해 온 저항의 크기가 좌우된다. 따라서 온 저항을 감소시키기 위해서는 드리프트 영역 저항을 감소시켜야 하며, 이를 위해서는 드리프트 영역에서의 불순물 농도를 증가시켜야 된다. 그러나 불행히도 드리프트 영역에서의 불순물 농도를 증가시킬 경우, 소자의 브레이크다운 전압이 감소되어 소자의 신뢰성 또한 감소된다. 즉 소자의 온 저항과 브레이크다운 전압은 트레이드-오프 관계에 있다.
도 1은 종래의 고전압 수평형 디모스 트랜지스터의 일 예를 나타내 보인 단면도이다.
도 1을 참조하면, 종래의 고전압 수평형 디모스 트랜지스터는, p-형 기판(10) 위의 n-형 에피택셜층(12) 내에 만들어진다. p-형 기판(10) 및 n-형 에피택셜층(12) 사이에는 n-형 매몰층(13)이 배치된다. n-형 매몰층(13) 위에는 n-형 웰 영역(14)이 형성된다. n-형 웰 영역(14) 내에는 p-형 바디 영역(15)이 형성된다. p-형 바디 영역(15) 내에는 n+형 소스 영역(16) 및 p+형 소스 컨택 영역(17)이 형성된다. n+형 소스 영역(16) 및 p+형 소스 컨택 영역(17) 하부에는, 깊은(deep) p+형 영역(18)이 p-형 바디 영역(15) 하부를 관통하여 n-형 웰 영역(14)까지 연장되도록 형성된다. n-형 웰 영역(14) 내에는 n+형 드레인 영역(19)도 또한 형성된다.
n-형 웰 영역(14) 및 p-형 바디 영역(15) 위에는 게이트 절연막(20)이 형성된다. 게이트 도전막 패턴(21)은 게이트 절연막(20) 위에 형성되며, 로코스(LOCOS) 산화막(22) 위에까지 연장된다. 소스 전극(23)은 n+형 소스 영역(16) 및 p+형 소스 컨택 영역(17)과 컨택되도록 형성되고, 드레인 전극(24)은 n+형 드레인 영역(19)과 컨택되도록 형성된다. 게이트 도전막 패턴(21), 소스 전극(23) 및 드레인 전극(24)은 층간 절연막(25)에 의해 전기적으로 상호 분리된다.
도 2는 도 1의 고전압 수평형 디모스 트랜지스터의 전계 프로파일을 개략적으로 나타내 보인 도면이다. 도 2에서 도 1과 동일한 참조 부호는 동일한 영역 또는 층을 나타낸다.
도 2를 참조하면, 드레인 전극(24)을 통해 역 바이어스가 인가되는 경우, p-형 바디 영역(15)과 n-형 웰 영역(14)의 접합 부분에서부터 양 방향으로 디플리션 영역이 확장되기 시작하며, 디플리션 영역 내에는 전계 포텐셜 라인들(electric field potential lines)(20)이 형성된다. 소자 내부에서 디플리션 영역의 확장이 한계에 이르면 소자는 브레이크다운 상태가 된다. 이때 소자의 온 저항을 감소시키기 위하여 드리프트 영역으로 사용되는 n-형 웰 영역(14)의 불순물 농도를 증가시키면, 디플리션 영역의 확장이 더 빨리 한계에 다다르며, 이에 따라 상대적으로 작은 전계 세기에서도 브레이크다운 되므로 소자의 브레이크다운 전압이 감소된다.따라서 소자의 브레이크다운 전압을 감소시키지 않고서는 온 저항을 감소시킬 수 없다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 브레이크다운 전압의 감소 없이 소자의 온 저항을 감소시킬 수 있는 고전압 수평형 디모스 트랜지스터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 고전압 수평형 디모스 트랜지스터의 제조 방법을 제공하는 것이다.
도 1은 종래의 고전압 수평형 디모스 트랜지스터의 일 예를 나타내 보인 단면도이다.
도 2는 도 1의 고전압 수평형 디모스 트랜지스터의 전계 프로파일을 개략적으로 나타내 보인 도면이다.
도 3은 본 발명에 따른 고전압 수평형 디모스 트랜지스터를 나타내 보인 단면도이다.
도 4는 도 3의 고전압 수평형 디모스 트랜지스터의 전계 프로파일을 개략적으로 나타내 보인 도면이다.
도 5는, 도 3의 고전압 수평형 디모스 트랜지스터 및 도 1의 고전압 수평형 디모스 트랜지스터에서의 드레인 전압에 대한 드레인 전류 특성을 각각 나타내 보인 그래프이다.
도 6 내지 도 11은 본 발명에 따른 고전압 수평형 디모스 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
110...p-형 반도체 기판120...n-형 에피택셜층
130...n-형 웰 영역140...n-형 매몰층
150...p형 매몰층160...p-형 바디 영역
170...n+형 소스 영역180...p+형 소스 컨택 영역
190...깊은 p+형 영역200...n+형 드레인 영역
210...게이트 절연막220...게이트 도전막 패턴
230...필드 산화막240...소스 전극
250...드레인 전극260...층간 절연막
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 고전압 수평형 디모스 트랜지스터는, 제1 도전형의 반도체 기판; 상기 반도체 기판 위에 배치된 제2 도전형의 드리프트 영역; 상기 반도체 기판 및 드리프트 영역 사이에 개재되어 하부면이 상기 반도체 기판과 접하는 제2 도전형의 제1 매몰층; 상기 제1 매몰층 위에 배치되어 상부면이 상기 드리프트 영역과 접하는 제1 도전형의 제2 매몰층; 상기 드리프트 영역의 제1 영역에 형성된 제1 도전형의 바디 영역; 상기 바디 영역의 상부 일정 영역에 형성된 제2 도전형의 고농도 소스 영역; 상기 드리프트 영역의 상부 일정 영역에서 상기 바디 영역과 일정 간격 이격되도록 배치된 제2 도전형의 고농도 드레인 영역; 상기 소스 영역 주변의 바디 영역 상부 및 상기 드리프트 영역의 일부 표면 위에 형성된 게이트 절연막; 상기 게이트 절연막 위의 게이트 도전막 패턴; 상기 소스 영역과 전기적으로 연결되도록 배치된 소스 전극; 및 상기드레인 영역과 전기적으로 연결되도록 배치된 드레인 전극을 구비하는 것을 특징으로 한다.
상기 소스 영역에 의해 둘러싸이면서 상기 소스 전극과 컨택되도록 배치된 제1 도전형의 고농도 소스 컨택 영역을 더 포함하는 것이 바람직하다.
상기 바디 영역을 관통하여 상기 제2 매몰층의 상부면과 접촉되도록 상기 바디 영역 내에 배치된 깊은 제1 도전형의 고농도 영역을 더 포함하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 고전압 수평형 디모스 트랜지스터의 제조 방법은, 제1 도전형의 반도체 기판의 상부 일정 영역에 제2 도전형의 제1 매몰층을 형성하는 단계; 상기 제1 매몰층의 상부 일정 영역에 제1 도전형의 제2 매몰층을 형성하는 단계: 상기 제1 매몰층 및 제2 매몰층을 갖는 반도체 기판 위에 제2 도전형의 에피택셜층을 형성하는 단계; 상기 에피택셜층의 상부 일정 영역에 제2 도전형의 드리프트 영역을 형성하는 단계; 상기 드리프트 영역 위에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에 게이트 도전막 패턴을 형성하는 단계; 소정의 제1 마스크막 패턴을 이용하여 상기 드리프트 영역 내에 제1 도전형의 바디 영역을 형성하는 단계; 소정의 제2 마스크막 패턴을 이용하여 상기 바디 영역 내의 제2 도전형의 고농도 소스 영역 및 상기 드리프트 영역 내의 제2 도전형의 고농도 드레인 영역을 형성하는 단계; 상기 소스 영역과 전기적으로 연결되도록 소스 전극을 형성하는 단계; 및 상기 드레인 영역과 전기적으로 연결되도록 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 바디 영역을 관통하여 상기 제2 매몰층의 상부면과 접촉되도록 깊은 제1 도전형의 고농도 영역을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 깊은 제1 도전형의 고농도 영역 상부 일정 영역에 상기 소스 영역에 의해 둘러싸이도록 제1 도전형의 고농도 소스 컨택 영역을 형성하는 단계를 더 포함하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 3은 본 발명에 따른 고전압 수평형 디모스 트랜지스터를 나타내 보인 단면도이다.
도 3을 참조하면, p-형 반도체 기판(110) 위의 n-형 에피택셜층(120)이 형성된다. n-형 에피택셜층(120)의 상부에는 드리프트 영역으로 사용되는 n-형 웰 영역(130)이 형성된다. p-형 반도체 기판(110) 및 n-형 웰 영역(130) 사이에는 n-형 매몰층(140) 및 p형 매몰층(150)이 배치된다. n-형 매몰층(140)은 p-형 반도체 기판(110)과 접하고, p형 매몰층(150)은 n-형 웰 영역(130)과 접한다. p형매몰층(150)은 RESURF(REduced SURFace electric field)층으로서 작용한다. n-형 웰 영역(130)의 상부 일정 영역 내에는 p-형 바디 영역(160)이 형성된다. p-형 바디 영역(160) 내에는 n+형 소스 영역(170) 및 p+형 소스 컨택 영역(180)이 상호 인접되게 형성된다. n+형 소스 영역(170) 및 p+형 소스 컨택 영역(180) 하부에는, 깊은(deep) p+형 영역(190)이, p-형 바디 영역(160) 하부 및 n-형 웰 영역(130)을 관통하여 p형 매몰층(150)의 상부와 접촉되도록 형성된다. n+형 드레인 영역(200)은, n-형 웰 영역(130)의 상부 일정 영역 내에서 p-형 바디 영역(160)과 일정 간격 이격되도록 형성된다.
n-형 웰 영역(130) 및 p-형 바디 영역(160) 위에는 게이트 절연막(210)이 형성된다. 게이트 도전막 패턴(220)은 게이트 절연막(210) 위에 형성되며, 로코스(LOCOS) 산화막(230) 위에까지 연장된다. 소스 전극(240)은 n+형 소스 영역(170) 및 p+형 소스 컨택 영역(180)과 컨택되도록 형성되고, 드레인 전극(250)은 n+형 드레인 영역(200)과 컨택되도록 형성된다. 게이트 도전막 패턴(220), 소스 전극(240) 및 드레인 전극(250)은 층간 절연막(260)에 의해 전기적으로 상호 분리된다.
도 4는 도 3의 고전압 수평형 디모스 트랜지스터의 전계 프로파일을 개략적으로 나타내 보인 도면이다. 도 4에서 도 3과 동일한 참조 부호는 동일한 영역 또는 층을 나타낸다.
도 3을 참조하면, 드레인 전극(250)을 통해 역 바이어스가 인가되는 경우, p-형 바디 영역(160)과 n-형 웰 영역(130)의 접합 부분에서부터 양 방향으로 디플리션 영역이 확장되기 시작하며, 동시에 n-형 웰 영역(130)과 p형 매몰층(150)의 접합 부분에서부터도 양 방향으로 디플리션 영역이 확장되기 시작한다. 그리고 디플리션 영역 내에는 전계 포텐셜 라인들(electric field potential lines)(270)이 형성된다. 이때 소자 내부에서 디플리션 영역의 확장이 한계에 이르면 소자는 브레이크다운 상태가 되는데, p-형 바디 영역(160)과 n-형 웰 영역(130)의 접합 부분에서뿐만 아니라, n-형 웰 영역(130)과 p형 매몰층(150)의 접합 부분에서도 디플리션 영역이 확장되므로, 전계 포텐셜 라인들(270)은 p형 매몰층(150) 주변에까지 넓게 분포하게 된다. 따라서 브레이크다운 상태가 발생되는 시점이 지연된다. 결국 전계 포텐셜 라인들을 보다 넓은 범위로 분포시킴으로써, 소자의 온 저항을 감소시키기 위하여 드리프트 영역으로 사용되는 n-형 웰 영역(130)의 불순물 농도를 증가시킴으로 인하여 감소될 수 있는 브레이크다운 전압의 크기를 보상할 수 있다. 따라서 브레이크다운 전압의 감소 없이 소자의 온 저항을 감소시키는 효과를 나타낸다.
도 5는 도 3의 고전압 수평형 디모스 트랜지스터 및 도 1의 고전압 수평형디모스 트랜지스터에서의 드레인 전압(Vd)에 대한 드레인 전류(Id) 특성을 각각 나타내 보인 그래프이다.
도 5를 참조하면, 먼저 게이트 전압(Vg)이 5V인 경우, 도 1의 고전압 수평형 디모스 트랜지스터(511)의 경우보다 도 3의 고전압 수평형 디모스 트랜지스터(521)의 경우에 대략 2배의 더 많은 드레인 전류(Id)가 흐르는 것을 알 수 있다. 또한 게이트 전압(Vg)이 10V인 경우, 도 1의 고전압 수평형 디모스 트랜지스터(512)의 경우보다 도 3의 고전압 수평형 디모스 트랜지스터(522)의 경우에 더 많은 드레인 전류(Id)가 흐르며, 그 차이는 게이트 전압(Vg)이 5V인 경우보다 더 크다는 것을 알 수 있다.
도 6 내지 도 11은 본 발명에 따른 고전압 수평형 디모스 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 6을 참조하면, n-형 매몰층 형성을 위한 마스크막 패턴(미도시)을 이용하여, p-형 반도체 기판(110)의 상부에 n형 불순물 이온들을 주입하고 상기 마스크막 패턴을 제거한다. 이온 주입 후에는, 드라이브 인 확산 공정을 수행하여 p-형 반도체 기판(110) 상부에 n-형 매몰층(140)을 형성한다. 다음에 p형 매몰층 형성을 위한 마스크막 패턴(미도시)을 이용하여, n-형 매몰층(140) 상부에 p형 불순물 이온들을 주입하고 상기 마스크막 패턴을 제거한다. 이온 주입 후에는, 드라이브 인 확산 공정을 수행하여 n-형 매몰층(140) 상부에 p형 매몰층(150)을 형성한다.
도 7을 참조하면, n-형 매몰층(140) 및 p형 매몰층(150)을 갖는 p-형 반도체 기판(110) 상부에 n-형 에피택셜층(120)을 성장시키고, n-형 에피택셜층(120) 위에 패드 산화막(700)을 형성한다. 다음에 드리프트 영역으로 사용되는 n-형 웰 영역 형성을 위한 마스크막 패턴(미도시)을 이용하여 n형 불순물 이온들을 주입하고 상기 마스크막 패턴을 제거한다. 이온 주입 후에는, 드라이브 인 확산 공정을 수행하여 n-형 에피택셜층(120) 내에 n-형 웰 영역(130)을 형성한다. 이때 n-형 웰 영역(130)은 n-형 매몰층(140) 및 p형 매몰층(150)의 상부와 접촉된다.
도 8을 참조하면, n-형 웰 영역(130)을 갖는 n-형 에피택셜층(120) 위에 액티브 영역을 한정하기 위한 필드 산화막(230)을 형성한다. 필드 산화막(230)을 형성하기 위하여, 먼저 상기 패드 산화막(700)을 제거하고 다시 열 산화막(미도시)을 형성한다. 다음에 열 산화막 위에 질화막 패턴(미도시)을 형성하고, 이 질화막 패턴을 산화 억제막으로 한 산화 공정을 수행하여 필드 산화막(230)을 형성한다. 필드 산화막(230)을 형성한 후에는 질화막 패턴 및 열산화막을 제거한다. 다음에 n-형 웰 영역(130) 위에 게이트 절연막(210)을 형성하고, 게이트 절연막(210) 위에 게이트 도전막을 형성한다. 이어서 게이트 도전막의 일부를 노출시키는 마스크막 패턴을 형성하고, 이 마스크막 패턴을 식각 마스크로 게이트 도전막의 노출 부분을제거하여 게이트 도전막 패턴(220)을 형성한다. 이때 게이트 도전막 패턴(220)은 필드 산화막(230) 상부 일정 영역까지 연장되도록 형성한다. 게이트 도전막 패턴(220)을 형성한 후에 상기 마스크막 패턴을 제거한다.
도 9를 참조하면, 깊은 p+형 영역 형성을 위한 마스크막 패턴(미도시)을 이용하여, n-형 웰 영역(130) 내에 p형 불순물 이온들을 주입하고 상기 마스크막 패턴을 제거한다. 이온 주입 후에는, 드라이브 인 확산 공정을 수행하여 n-형 웰 영역(130) 상부 일정 영역에 깊은 p+형 영역(190)을 형성한다. 이때 깊은 p+형 영역(190)의 바닥면은 p형 매몰층(150)의 상부면과 접촉되도록 한다. 다음에 p-형 바디 영역(160) 형성을 위한 마스크막 패턴(미도시)을 이용하여 n-형 웰 영역(130) 내에 p형 불순물 이온들을 주입하고 상기 마스크막 패턴을 제거한다. 이온 주입 후에는, 드라이브 인 확산 공정을 수행하여 n-형 웰 영역(130) 상부 일정 영역에 p-형 바디 영역(160)을 형성한다. 이때 p-형 바디 영역(160)은 깊은 p+형 영역(190)의 측면을 둘러싸도록 형성한다.
도 10을 참조하면, 소스 영역 및 드레인 영역 형성을 위한 마스크막 패턴(미도시)을 이용하여 p-형 바디 영역(160) 및 n-형 웰 영역(130) 내에 n형 불순물 이온들을 주입하고 상기 마스크막 패턴을 제거한다. 이온 주입 후에는, 드라이브 인확산 공정을 수행하여 p-형 바디 영역(160) 내의 n+형 소스 영역(170) 및 n-형 웰 영역(130) 내의 n+형 드레인 영역(200)을 각각 형성한다. 다음에 p+형 소스 컨택 영역 형성을 위한 마스크막 패턴(미도시)을 이용하여 깊은 p+형 영역(190) 내에 불순물 이온들을 주입하고 상기 마스크막 패턴을 제거한다. 이온 주입 후에는, 드라이브 인 확산 공정을 수행하여 깊은 p+형 영역(190) 내에 p+형 소스 컨택 영역(180)을 형성한다.
도 11을 참조하면, 도 10의 구조체 전면에 층간 절연막(260)을 형성한다. 층간 절연막(260)은 BPSG(BoroPhospho-Silicate-Glass)막을 사용하여 형성한다. 다음에 컨택 영역을 오픈 시키기 위한 마스크막 패턴(미도시)을 층간 절연막(260) 위에 형성하고, 이 마스크막 패턴을 식각 마스크로 한 층간 절연막(260) 식각 공정을 수행하여 n+형 소스 영역(170)의 일부 표면, p+형 소스 컨택 영역(180) 및 n+형 드레인 영역(200)의 일부 표면을 노출시킨다.
다음에 금속막을 형성하고, 패터닝하여 소스 전극(도 3의 240) 및 드레인 전극(도 3의 250)을 형성한다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
이상의 설명에서와 같이, 본 발명에 따른 고전압 수평형 디모스 트랜지스터 및 그 제조 방법에 의하면, RESURF층으로서 n-형 매몰층 및 n-형 웰 영역 사이에 p형 매몰층을 형성시킴으로써, 드레인 전극을 통해 역바이어스가 인가되는 경우 전계 포텐셜을 p형 매몰층 주변까지 광범위하게 분포하도록 할 수 있으며, 이에 따라 소자의 온 저항 감소를 위하여 n-형 웰 영역의 불순물 도핑 농도를 증가시키더라도 브레이크다운 전압의 감소를 보상할 수 있다는 이점을 제공한다.

Claims (6)

  1. 제1 도전형의 반도체 기판;
    상기 반도체 기판 위에 배치된 제2 도전형의 드리프트 영역;
    상기 반도체 기판 및 드리프트 영역 사이에 개재되어 하부면이 상기 반도체 기판과 접하는 제2 도전형의 제1 매몰층;
    상기 제1 매몰층 위에 배치되어 상부면이 상기 드리프트 영역과 접하는 제1 도전형의 제2 매몰층;
    상기 드리프트 영역의 제1 영역에 형성된 제1 도전형의 바디 영역;
    상기 바디 영역의 상부 일정 영역에 형성된 제2 도전형의 고농도 소스 영역;
    상기 드리프트 영역의 상부 일정 영역에서 상기 바디 영역과 일정 간격 이격되도록 배치된 제2 도전형의 고농도 드레인 영역;
    상기 소스 영역 주변의 바디 영역 상부 및 상기 드리프트 영역의 일부 표면위에 형성된 게이트 절연막;
    상기 게이트 절연막 위의 게이트 도전막 패턴;
    상기 소스 영역과 전기적으로 연결되도록 배치된 소스 전극; 및
    상기 드레인 영역과 전기적으로 연결되도록 배치된 드레인 전극을 구비하는 것을 특징으로 하는 고전압 수평형 디모스 트랜지스터.
  2. 제1항에 있어서,
    상기 소스 영역에 의해 둘러싸이면서 상기 소스 전극과 컨택되도록 배치된 제1 도전형의 고농도 소스 컨택 영역을 더 포함하는 것을 특징으로 하는 고전압 수평형 디모스 트랜지스터.
  3. 제1항에 있어서,
    상기 바디 영역을 관통하여 상기 제2 매몰층의 상부면과 접촉되도록 상기 바디 영역 내에 배치된 깊은 제1 도전형의 고농도 영역을 더 포함하는 것을 특징으로 하는 고전압 수평형 디모스 트랜지스터.
  4. 제1 도전형의 반도체 기판의 상부 일정 영역에 제2 도전형의 제1 매몰층을 형성하는 단계;
    상기 제1 매몰층의 상부 일정 영역에 제1 도전형의 제2 매몰층을 형성하는 단계:
    상기 제1 매몰층 및 제2 매몰층을 갖는 반도체 기판 위에 제2 도전형의 에피택셜층을 형성하는 단계;
    상기 에피택셜층의 상부 일정 영역에 제2 도전형의 드리프트 영역을 형성하는 단계;
    상기 드리프트 영역 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 게이트 도전막 패턴을 형성하는 단계;
    소정의 제1 마스크막 패턴을 이용하여 상기 드리프트 영역 내에 제1 도전형의 바디 영역을 형성하는 단계;
    소정의 제2 마스크막 패턴을 이용하여 상기 바디 영역 내의 제2 도전형의 고농도 소스 영역 및 상기 드리프트 영역 내의 제2 도전형의 고농도 드레인 영역을 형성하는 단계;
    상기 소스 영역과 전기적으로 연결되도록 소스 전극을 형성하는 단계; 및
    상기 드레인 영역과 전기적으로 연결되도록 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 수평형 디모스 트랜지스터의 제조 방법.
  5. 제4항에 있어서,
    상기 바디 영역을 관통하여 상기 제2 매몰층의 상부면과 접촉되도록 깊은 제1 도전형의 고농도 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 고전압 수평형 디모스 트랜지스터의 제조 방법.
  6. 제5항에 있어서,
    상기 깊은 제1 도전형의 고농도 영역 상부 일정 영역에 상기 소스 영역에 의해 둘러싸이도록 제1 도전형의 고농도 소스 컨택 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 고전압 수평형 디모스 트랜지스터의 제조 방법.
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