CN108885999B - 半导体装置及其制造方法 - Google Patents

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Abstract

在PchMOSFET(20)的N型体层(21)的表层部具备埋入N型区域(21a)。由此，能够使阈值电压Vt下降。此外，关于N型体层(21)中的埋入N型区域(21a)以外的部分，由于能够使N型杂质浓度仍然比较高，所以能够在确保导通耐压的状态下使阈值电压Vt下降。进而，由于由N型的有源层(33)构成了累积区域，所以不会在P型漂移层(23)中局部地形成高浓度的部分。因而，能够防止如在P型漂移层(23)中产生局部地成为高浓度的部分的情况那样、等势线成为集中的分布而产生由电场集中导致的耐压下降。

Description

半导体装置及其制造方法
本申请基于2016年4月6日提出的日本专利申请第2016－76719号，其记载内容通过参照而包含于此。
技术领域
本公开涉及具有LDMOS(laterally diffused metal oxide semiconductor(横向扩散金属氧化物半导体)的简称)的半导体装置，适合应用于例如对同一基板混合搭载有PchMOSFET和NchMOSFET的半导体装置及其制造方法。
背景技术
近年来，由于电路小型化，对于用作电平转换器(level shifter)或高耐压开关的LDMOS，有栅极耐压的高耐压化的要求。若栅极耐压高，则能够将高电压一次进行电平转换，从而在电平转换器中能够降低LDMOS的元件数等，实现电路的简单化。
作为LDMOS，例如开发了将栅极绝缘膜用元件分离用的LOCOS(local oxidationof silicon(局部氧化硅)的简称)膜构成的结构。此外，对应于近年的低温工艺，能够用作LOCOS膜的替代的高耐压MOSFET的开发也受到期待，还研究了将STI(Shallow TrenchIsolation(浅沟槽隔离)的简称)膜用作栅极氧化膜。
例如，作为LDMOS，提出了专利文献1所示的结构。该LDMOS中，在p型的半导体基板的表面具备n型阱层，在n型阱层的表层部形成有n型基体(base)区域并且以在n型基体区域内终结的方式形成有p型源极区域。此外，在从n型基体区域离开的位置，在n型阱层的表层部形成有相当于缓冲层的p型低浓度扩散层，以在p型低浓度扩散层内终结的方式形成有p型漏极区域。进而，在p型源极区域与p型漏极区域之间形成有LOCOS膜及栅极绝缘膜并且在它们的表面形成有栅极电极。并且，在n型阱层中的位于n型基体区域与缓冲层之间的部分、所谓的累积区域(accumulation region)的表层部，以将n型基体区域与缓冲层相连的方式形成了p型表面扩散层。这样，通过将累积区域的表层部作为p型表面扩散层，与仅由n型阱层构成的情况相比，能够降低导通电阻。
现有技术文献
专利文献
专利文献1:日本特开2009－267211号公报
发明概要
但是，在累积区域形成p型表面扩散层的情况下，会发生耐压下降。即，根据在累积区域形成p型表面扩散层的构造，p型表面扩散层与相当于缓冲层的p型低浓度扩散层重叠而产生比较高浓度的部分。因此，成为等势线集中而穿过比较高浓度的区域的分布，在LDMOS的等电位分布中产生密的区域，产生由电场集中导致的耐压下降。
此外，在LDMOS中，将栅极绝缘膜用LOCOS膜构成的情况或用STI膜构成的情况下，由于栅极绝缘膜成为厚膜，所以阈值电压Vt变高，存在含有LDMOS的电路的动作电压变高的问题。特别是在采用STI膜的情况下，不是通过LOCOS膜那样的热氧化而是通过CVD(chemical vapor deposition：化学气相沉积)法成膜，与LOCOS膜相比不是致密的膜，所以为了实现与LOCOS膜同等的可靠性而更需要厚度。因此，阈值电压Vt变高的问题更加显著。
发明内容
本公开鉴于上述点，目的在于提供能够更加实现耐压提高、并且能够降低阈值电压Vt的半导体装置及其制造方法。
本公开的1个观点的半导体装置中，具备第2导电型沟道的LDMOS，该第2导电型沟道的LDMOS具有：半导体基板，具有第1导电型的半导体层；第1导电型的体层，形成于半导体层，与该半导体层相比杂质浓度较高；第2导电型的源极区域，在体层内终结，形成于该体层的表层部；第2导电型的漂移层，在半导体层内从体层离开而配置；第2导电型的漏极区域，形成在漂移层内，与该漂移层相比杂质浓度较高；栅极绝缘膜，配置在源极区域与漏极区域之间；栅极电极，形成在栅极绝缘膜中的与和体层相接的部分对应的部分之上；源极电极，与源极区域连接；以及漏极电极，与漏极区域连接；体层之中，与栅极绝缘膜相接的部分是构成沟道区域的部分，构成该沟道区域的部分包含第2导电型杂质，是与体层中的其余部分相比载流子浓度较低的埋入区域。
这样，在第2导电型沟道的LDMOS的体层的表层部具备埋入区域。由此，能够降低阈值电压Vt。此外，关于体层中的埋入区域以外的部分，由于能够使得第1导电型杂质浓度仍然比较高，所以能够在确保导通耐压的状态下使阈值电压Vt降低。进而，由于由第1导电型的半导体层构成了累积区域，所以不会如形成专利文献1所示的P型表面扩散层的情况那样在漂移层局部地形成高浓度的部分。因而，能够防止如在漂移层产生局部地成为高浓度的部分的情况那样、成为等势线集中的分布而发生由电场集中导致的耐压下降。
附图说明
图1是第1实施方式的半导体装置中具备的NchMOSFET的剖面图。
图2是第1实施方式的半导体装置中具备的PchMOSFET的剖面图。
图3A是表示图1所示的NchMOSFET的制造工序的剖面图。
图3B是表示接续于图3A的制造工序的剖面图。
图3C是表示接续于图3B的制造工序的剖面图。
图3D是表示接续于图3C的制造工序的剖面图。
图3E是表示接续于图3D的制造工序的剖面图。
图3F是表示接续于图3E的制造工序的剖面图。
图3G是表示接续于图3F的制造工序的剖面图。
图3H是表示接续于图3G的制造工序的剖面图。
图4A是表示图2所示的PchMOSFET的制造工序的剖面图。
图4B是表示接续于图4A的制造工序的剖面图。
图4C是表示接续于图4B的制造工序的剖面图。
图4D是表示接续于图4C的制造工序的剖面图。
图4E是表示接续于图4D的制造工序的剖面图。
图4F是表示接续于图4E的制造工序的剖面图。
图4G是表示接续于图4F的制造工序的剖面图。
图4H是表示接续于图4G的制造工序的剖面图。
图4I是表示接续于图4H的制造工序的剖面图。
图5A是表示形成NchMOSFET中的P型体层时的剂量与阈值电压Vt的关系的图。
图5B是表示形成PchMOSFET中的N型体层时的剂量与阈值电压Vt的关系的图。
具体实施方式
以下，基于附图对本公开的实施方式进行说明。另外，以下的各实施方式中，对于相同或等同的部分，附加同一符号进行说明。
(第1实施方式)
对第1实施方式进行说明。本实施方式中，作为具备LDMOS的半导体装置，说明对同一基板混合搭载有PchMOSFET和NchMOSFET的半导体装置。
本实施方式的半导体装置构成为，对同一基板混合搭载有图1所示的Nch型的LDMOS(以下简称NchMOSFET)10和图2所示的Pch型的LDMOS(以下简称PchMOSFET)20。图1和图2分别表示本实施方式的半导体装置的不同的区域的剖面，但这些图中所示的NchMOSFET10和PchMOSFET20都混合搭载在同一基板上即1个芯片内。
如图1及图2所示，本实施方式的半导体装置使用SOI(Silicon On Insulator：绝缘体上硅)基板30作为半导体基板而形成。SOI基板30被做成如下SOI构造，即：在由硅等半导体构成的支承基板31之上，隔着埋入氧化膜32而具备有源层33。本实施方式的情况下，作为有源层33，使用设为规定的杂质浓度的N型硅基板。对于该有源层33，形成有NchMOSFET10及PchMOSFET20。另外，虽未图示，NchMOSFET10及PchMOSFET20通过元件分离构造等而被分离。
如图1所示，NchMOSFET10具备在有源层33的表层部形成的P型体层(body layer)11、和在P型体层11的表层部形成的N型源极区域12。N型源极区域12终结于P型体层11内，表面部作为与下层部相比N型杂质浓度较浓的N+型接触区域12a，N+型接触区域12a在有源层33的表面露出。
此外，在有源层33的表层部中的从P型体层11离开了的位置形成有N型漂移层13，进而在N型漂移层13的内部形成有N型缓冲层14。N型缓冲层14形成为，在N型漂移层13的表面终结，与N型漂移层13相比，N型杂质浓度较高。在该N型缓冲层14的表层部，形成有与N型缓冲层14相比杂质浓度较高的N+型漏极区域15，N+型漏极区域15从有源层33的表面露出。
进而，在有源层33中的N+型接触区域12a与N+型漏极区域15之间，形成有STI膜16。STI膜16通过在对有源层33形成的沟槽16a内埋入绝缘膜16b而形成。由该STI膜16沟槽栅极绝缘膜，并且源极－漏极间被绝缘分离。
在STI膜16的表面，形成有由掺杂多晶硅等构成的栅极电极17。栅极电极17至少形成在P型体层11中的与和STI膜16相接的表面相对的位置、即与P型体层11的表面部中的位于N型源极区域12与有源层33之间的部分相对的位置。因此，当对栅极电极17施加栅极电压，则在P型体层11的表面形成沟道。
此外，栅极电极17的表面被绝缘膜18覆盖，之上进一步形成有源极电极19a及漏极电极19b，进而，在与图1不同的剖面中还形成有栅极布线。源极电极19a与N+型接触区域12a接触，漏极电极19b与N+型漏极区域15接触。并且，栅极布线穿过形成于绝缘膜18的接触孔等而与栅极电极17连接，能够经由栅极布线从外部对栅极电极17施加所希望的栅极电压。通过这样的构造，构成NchMOSFET10。
另一方面，PchMOSFET20具备在有源层33的表层部形成的N型体层21、和在N型体层21的表层部形成的P型源极区域22。P型源极区域22终结于N型体层21内，表面部被设为与下层部相比P型杂质浓度更浓的P+型接触区域22a，P+型接触区域22a从有源层33的表面露出。
进而，在PchMOSFET20中，在N型体层21的表面部中的位于P型源极区域22与有源层33之间的部分，形成了与N型体层21的其他部分相比载流子浓度较低的埋入N型区域21a。埋入N型区域21a通过对N型体层21的表面部注入P型杂质而形成，通过P型杂质抵消N型杂质的一部分从而载流子浓度下降。
此外，在有源层33的表层部中的从N型体层21离开了的位置形成有P型漂移层23，并且在P型漂移层23的内部形成有P型缓冲层24。P型缓冲层24形成为在P型漂移层23的表面终结，与p型漂移层23相比，p型杂质浓度较高。在该P型缓冲层24的表层部，形成有与P型缓冲层24相比杂质浓度较高的P+型漏极区域25，P+型漏极区域25从有源层33的表面露出。
进而，在有源层33中的N+型接触区域22a与P+型漏极区域25之间，形成有STI膜26。STI膜26通过在对有源层33形成的沟槽26a内埋入绝缘膜26b而形成。通过该STI膜26构成栅极绝缘膜，并且源极－漏极间被绝缘分离。
在STI膜26的表面，形成有由掺杂多晶硅等构成的栅极电极27。栅极电极27至少形成在N型体层21中的与和STI膜26相接的表面相对的位置、即与N型体层21的表面部中的位于P型源极区域22与有源层33之间的部分相对的位置。因此，当对栅极电极27施加栅极电压，则在N型体层21的表面形成沟道。
此外，栅极电极27的表面被绝缘膜28覆盖，之上进一步形成有源极电极29a和漏极电极29b，进而在与图2不同的剖面中还形成有栅极布线。源极电极29a与N+型接触区域22a接触，漏极电极29b与P+型漏极区域25接触。并且，栅极布线穿过形成于绝缘膜28的接触孔等而与栅极电极27连接，能够通过栅极布线从外部对栅极电极27施加所希望的栅极电压。通过这样的构造，构成PchMOSFET20。
另外，上述的埋入N型区域21a形成于N型体层21的表面部，但没有形成于在N型体层21与后述的P型漂移层23之间构成的累积区域的上层部。因此，累积区域在与STI膜26相接的部分也为N型。该累积区域的宽度、即N型体层21与P型漂移层23之间的距离根据耐压设计及MOSFET的Id－Vd特性、即电流的流动性的设计而被适当地设定。
这样，构成了NchMOSFET10及PchMOSFET20，将它们共同形成于同一SOI基板30从而构成本实施方式的半导体装置。
接着，对于如上述那样构成的本实施方式的半导体装置的制造方法，参照图3A～图3H及图4A～图4I进行说明。另外，图3A～图3H表示NchMOSFET10的制造工序，图4A～图4I表示PchMOSFET20的制造工序，但NchMOSFET10及PchMOSFET20不是通过独立的工序制造的，而是进行部分共通的工序来制造的。因此，首先，对NchMOSFET10的制造工序进行说明，在之后说明PchMOSFET20的制造工序时，还对与NchMOSFET10的制造工序的关系进行说明。
首先，对NchMOSFET10的制造工序进行说明。如图3A所示，在准备了SOI基板30后，如图3B所示，形成STI膜16的预定形成区域开口的未图示的掩模，通过蚀刻形成沟槽16a。并且，在通过CVD法用氧化膜等绝缘膜16b埋入沟槽16a内后，通过平坦化将形成在有源层33的表面上的绝缘膜16b除去而仅在沟槽16a内残留。由此，形成STI膜16。
接着，如图3C所示，利用N型漂移层13的预定形成区域开口的未图示的掩模，离子注入N型杂质从而形成N型漂移层13。然后，如图3D所示，利用N型缓冲层14的预定形成区域开口的未图示的掩模，离子注入N型杂质从而形成N型缓冲层14。此时，N型缓冲层14除了在形成N型漂移层13时注入的N型杂质以外进一步被注入N型杂质而形成，所以与N型漂移层13相比N型杂质浓度更高。
接着，如图3E所示，利用P型体层11的预定形成区域开口的未图示的掩模，离子注入P型杂质从而形成P型体层11。然后，如图3F所示，利用N型源极区域12的预定形成区域开口的未图示的掩模，在STI膜16的一端侧离子注入N型杂质从而形成N型源极区域12。
进而，如图3G所示，在包含STI膜16等的表面的有源层33的表面将多晶硅膜成膜后，进行构图使其留在STI膜16上从而形成栅极电极17。并且，如图3H所示，通过离子注入N型杂质，在STI膜16的一端侧形成N+型接触区域12a，并且在STI膜16的另一端侧形成N+型漏极区域15。此时，使离子注入时的射程小于STI膜16的厚度，在没有形成STI膜16的位置形成N+型接触区域12a及N+型漏极区域15。
关于之后的工序，虽未图示，但根据需要，对栅极电极17的希望位置掺杂所希望的杂质。此外，在进行了绝缘膜18的形成工序后进行接触孔形成工序，进而在形成了电极材料后通过构图形成源极电极19a及漏极电极19b以及未图示的栅极布线。这样，能够制造NchMOSFET10。
接着，对PchMOSFET20的制造工序进行说明。如图4A所示，在准备了SOI基板30后，如图4B所示，形成STI膜26的预定形成区域开口的未图示的掩模，通过蚀刻形成沟槽26a。并且，通过CVD法用氧化膜等绝缘膜26b埋入沟槽26a内后，通过平坦化将形成在有源层33的表面上的绝缘膜26b除去而仅在沟槽26a内残留。由此，形成STI膜26。另外，这些图4A及图4B的工序作为与图3A及图3B的工序相同的工序来进行。
接着，如图4C所示，利用P型漂移层23的预定形成区域开口的未图示的掩模，离子注入P型杂质从而形成P型漂移层23。然后，如图4D所示，利用P型缓冲层24的预定形成区域开口的未图示的掩模，离子注入P型杂质从而形成P型缓冲层24。此时，P型缓冲层24除了在形成P型漂移层23时注入的P型杂质以外进一步被注入P型杂质而形成，所以与P型漂移层23相比P型杂质浓度较高。
接着，如图4E所示，利用N型体层21的预定形成区域开口的掩模40，离子注入N型杂质从而形成N型体层21。然后，如图4F所示，直接利用在形成N型体层21时利用过的掩模40，离子注入P型杂质从而形成埋入N型区域21a。关于此时的P型杂质的剂量，为N型体层21不反型为P型的量，并被设定为，使得注入的P型杂质与N型体层21中包含的N型杂质相抵消时的载流子浓度成为所希望的浓度。
这样，在用于形成N型体层21和埋入N型区域21a的离子注入时使用同一掩模40，因此不发生掩模偏移。因而，能够将N型体层21和埋入N型区域21a以自对准的方式没有错位地形成。
此外，如图4G所示，利用P型源极区域22的预定形成区域开口的未图示的掩模，离子注入P型杂质从而在STI膜26的一端侧形成P型源极区域22。进而，如图4H所示，在包含STI膜26等的表面的有源层33的表面将多晶硅膜成膜后，进行构图使其留在STI膜26上从而形成栅极电极27。另外，该图4H的工序作为与图3G的工序相同的工序来进行。
并且，如图4I所示，通过离子注入P型杂质，在STI膜26的一端侧形成P+型接触区域22a，并且在STI膜26的另一端侧形成P+型漏极区域25。此时，使离子注入时的射程小于STI膜26的厚度，在没有形成STI膜26的位置形成P+型接触区域22a及P+型漏极区域25。
关于之后的工序，虽未图示，但根据需要，对栅极电极27的希望位置掺杂所希望的杂质。此外，在进行了绝缘膜28的形成工序后进行接触孔形成工序，进而在形成了电极材料后进行构图从而形成源极电极29a及漏极电极29b以及未图示的栅极布线。这样，能够制造PchMOSFET20。
如以上那样，制造出具备NchMOSFET10及PchMOSFET20的半导体装置。接着，对如上述那样构成的本实施方式的半导体装置的作动及效果进行说明。
根据如上述那样构成的本实施方式的半导体装置，NchMOSFET10及PchMOSFET20都通过对栅极电极17、27施加规定的栅极电压而进行动作。
具体而言，在NchMOSFET10中，当对栅极电极17施加正电压作为栅极电压，则在栅极电极17的下方、即与构成栅极绝缘膜的STI膜16相接的部分，电子被吸引到P型体层11而形成反型层。由此，进行在源极－漏极间流过电流的动作。
另一方面，在PchMOSFET20中，当对栅极电极27施加负电压作为栅极电压，则在栅极电极27的下方、即与构成栅极绝缘膜的STI膜26相接的部分，空穴被吸引到N型体层21而形成反型层。由此，进行在源极－漏极间流过电流的动作。
但是，在PchMOSFET20中，由于对N型体层21设有埋入N型区域21a，所以与N型体层21的其他部分相比载流子浓度变低，更容易形成反型层。因而，即便使STI膜26的厚度较厚，也能够抑制阈值电压Vt变高，更详细地讲，能够抑制作为栅极电压的负电压成为在负侧较高的值。由此，能够抑制包含本实施方式的半导体装置所具备的PchMOSFET20的电路的动作电压变高，能够实现耗电的降低。
特别是，在使用STI膜26的情况下，能够与用于元件分离的STI构造同时地形成从而能够简化制造工序，但另一方面，由于与LOCOS膜相比不是致密的膜，所以为了实现与LOCOS膜同等的可靠性而更需要厚度。因此，阈值电压Vt容易变高，但如本实施方式那样，通过形成埋入N型区域21a，能够抑制阈值电压Vt变高。因而，在将STI膜26用作栅极绝缘膜的构造中，具备埋入N型区域21a是有效的。
进而，在形成埋入N型区域21a的情况下，能够使得在比埋入N型区域21a中的与STI膜26之间的边界面稍微深的位置形成沟道，能够将结晶性更好的区域用作沟道而实现特性好的半导体装置。
此外，不是使N型体层21的整体的N型杂质浓度下降，而是做成使N型体层21中的仅表面部的N型杂质浓度下降了的埋入N型区域21a。因此，关于N型体层21中的埋入N型区域21a以外的部分，能够使N型杂质浓度仍然较高，能够在确保导通耐压(on-breakdownvoltage)的状态下使阈值电压Vt下降。
此外，在本实施方式中，在N型体层21的一部分形成了埋入N型区域21a，由N型的有源层33构成累积区域。即，成为在N型体层21与P型漂移层23之间配置了与N型体层21相比杂质浓度低的N型半导体的构造。因此，不会如形成专利文献1所示的P型表面扩散层的情况那样在P型漂移层23中局部地形成高浓度的部分。因而，能够防止如在P型漂移层23中局部地产生成为高浓度的部分的情况那样、等势线成为集中的分布而产生由电场集中导致的耐压下降。
进而，当为了形成埋入N型区域21a而进行了P型杂质的离子注入时，也有可能P型杂质的注入量变多而埋入N型区域21a成为P型。但是，即使在该情况下也形成有由N型半导体构成的累积区域，因此通过存在累积区域，能够使得源极－漏极间不会全部由P型层相连。因而，能够抑制源极－漏极间的漏电流的增加。
此外，能够通过累积区域拉开N型体层21与P型漂移层23之间的距离。因此，与N型体层21和P型漂移层23直接接触的构造的情况相比，能够降低反偏时作用于由N型体层21和P型漂移层23形成的PN结的电场。
此外，通过制造工艺中的退火等，成为P型漂移层23向累积区域进行了热扩散的构造。因此，成为越是朝向N型体层21侧、P型漂移层23的P型杂质浓度越逐渐降低的构造。即，不会如没有形成P型漂移层23的构造那样，成为在P型缓冲层24与有源层33的PN结中杂质浓度急剧变化的构造。因而，能够使P型漂移层23作为降低表面电场层(resurf layer)发挥功能，降低当反偏时作用于N型体层21和P型漂移层23的结的电场，因此能够不降低导通耐压地降低阈值电压Vt。
另外，关于本实施方式示出的构造，还能够做成没有P型缓冲层24的构造，但该情况下，也能通过形成P型漂移层23而得到上述的效果。此外，关于NchMOSFET10，能够做成没有N型缓冲层14的构造，该情况下，也成为通过形成N型漂移层23而杂质浓度逐渐变化的构造，因此能得到与上述同样的效果。
进而，根据本实施方式的半导体装置，做成使NchMOSFET10和PchMOSFET20形成于同一基板的构造，用N型半导体构成有源层33。这样的构造的情况下，关于NchMOSFET10，通过对N型的有源层33离子注入P型杂质而形成构成沟道区域的P型体层11。因此，能够通过降低P型杂质浓度而容易地将载流子浓度设定得较低，能够容易地将阈值电压Vt设定得较低。更详而言，在用于构成沟道区域的体层的导电型是与形成体层的基板、这里是有源层33相反的导电型的情况下，如图5A所示，越增加离子注入的剂量，阈值电压Vt越下降。由此，能够容易地将阈值电压Vt设定得较低。
相对于此，关于PchMOSFET20，通过对N型的有源层33离子注入N型杂质而形成构成沟道区域的N型体层21。因此，除了有源层33的N型杂质浓度以外进一步注入N型杂质而形成N型体层21，即使想要使N型杂质浓度较低，也难以将载流子浓度设定得较低，难以将阈值电压Vt设定得较低。更详细而言，用于构成沟道区域的体层的导电型是与形成体层的基板、这里是有源层33相同的导电型的情况下，如图5B所示，越增加离子注入的剂量，阈值电压Vt变得越高。由此，无法容易地将阈值电压Vt设定得较低。
因而，如本实施方式那样，通过对N型体层21离子注入P型杂质而形成埋入N型区域21a，能够将埋入N型区域21a的载流子浓度容易地设定得较低，能够容易地设定阈值电压Vt。
如以上说明的那样，根据本实施方式，在PchMOSFET20的N型体层21的表层部具备埋入N型区域21a。由此，能够降低阈值电压Vt。此外，关于N型体层21中的埋入N型区域21a以外的部分，由于使N型杂质浓度仍然比较高，所以能够在确保导通耐压的状态下使阈值电压Vt降低。进而，由于通过N型的有源层33构成累积区域，所以不会如形成专利文献1所示的P型表面扩散层的情况那样在P型漂移层23中局部地形成高浓度的部分。因而，能够防止如在P型漂移层23中产生局部地成为高浓度的部分的情况那样、成为等势线集中的分布而发生由电场集中导致的耐压下降。
(其他实施方式)
本公开依据上述的实施方式而进行了描述，但不限于该实施方式，还包含各自各样的变形例及均等范围内的变形。此外，各种各样的组合及形态、进而在它们中包含仅一个要素、其以上或其以下的其他组合及形态也包含在本公开的范畴及思想范围中。
例如，上述实施方式中，关于将第1导电型设为N型、将第2导电型设为N型、作为第2导电型沟道而形成P型沟道的PchMOSFET20，说明了形成埋入N型区域21a的构造。这是因为，第2导电型沟道为与有源层33相反的导电型。即，在对第1导电型半导体构成第2导电型沟道的情况下，能够对形成第1导电型的埋入区域的情况应用上述实施方式所示的构造。具体而言，在对于P型半导体形成LDMOS的情况下，如果在NchMOSFET10的P型体层11的表层部形成埋入P型区域，则能够得到与上述实施方式同样的效果。
此外，上述实施方式中，对NchMOSFET10设置N型漂移层13从而实现耐压提高，但也可以不设置N型漂移层13。此外，在NchMOSFET10及PchMOSFET20中，都形成了N型缓冲层14或P型缓冲层24，但也可以不具备它们。在不具备N型缓冲层14的情况下，也可以做成在有源层33内直接配置有N+型漏极区域15的构造，或者在具备N型漂移层13的情况下可以做成在有源层33内隔着N型漂移层13而配置有N+型漏极区域15的构造。同样，在不具备P型缓冲层24的构造的情况下，可以做成在P型漂移层23内直接配置有P+型漏极区域25的构造。
此外，上述实施方式中，作为具有形成LDMOS的半导体层的半导体基板而采用SOI基板30，作为形成LDMOS的第1导电型的半导体层，以由SOI基板30的一部分构成的有源层33为例进行了说明。但是，这只不过示出了具备第1导电型的半导体层的半导体基板的一例，也可以是其他构造的半导体基板。例如，也可以仅用硅基板形成LDMOS。该情况下，如果硅基板由第1导电型半导体例如N型构成，则在对该硅基板形成NchMOSFET10、PchMOSFET20的情况下，可以做成在上述实施方式中说明的构造。
此外，上述实施方式中，对作为栅极绝缘膜而使用STI膜16、26的情况进行了说明，但在使用LOCOS膜的情况下，也能够适用与上述实施方式同样的构造。
此外，上述实施方式中，对通过图3A～图3H以及图4A～图4I所示的制造工序制造NchMOSFET10以及PchMOSFET20的情况进行了说明，但这也只不过示出了一例。例如，关于各杂质层的形成顺序是任意的，从哪个杂质层开始形成都可以。但是，关于形成N型体层21时的N型杂质的离子注入和用于使其一部分成为埋入N型区域21a的P型杂质的离子注入，只要使用同一掩模，则在它们之间虽然也可以先后进行，但成为连续进行。

Claims (6)

1.一种半导体装置，其特征在于，
具备第2导电型沟道的LDMOS，该第2导电型沟道的LDMOS具有：
半导体基板(30)，具有第1导电型的半导体层(33)；
第1导电型的体层(21)，形成于上述半导体层，与该半导体层相比杂质浓度较高；
第2导电型的源极区域(22)，在上述体层内终结，形成于该体层的表层部；
第2导电型的漂移层(23)，在上述半导体层内从上述体层离开而配置；
第2导电型的漏极区域(25)，形成于上述漂移层内，与该漂移层相比杂质浓度较高；
栅极绝缘膜(26)，配置在上述源极区域与上述漏极区域之间；
栅极电极(27)，形成在上述栅极绝缘膜中的与和上述体层相接的部分对应的部分之上；
源极电极(29a)，与上述源极区域连接；以及
漏极电极(29b)，与上述漏极区域连接；
上述体层之中，与上述栅极绝缘膜相接的部分是构成沟道区域的部分，该构成沟道区域的部分包含第2导电型杂质，是与上述体层中的其余部分相比载流子浓度较低的埋入区域(21a)；
上述第2导电型沟道的LDMOS中，将上述体层设为第1体层，将上述源极区域设为第1源极区域，将上述漂移层设为第1漂移层，将上述漏极区域设为第1漏极区域，将上述栅极绝缘膜设为第1栅极绝缘膜，将上述源极电极设为第1源极电极，将上述漏极电极设为第1漏极电极，
在上述半导体基板中，具备第1导电型沟道的LDMOS，该第1导电型沟道的LDMOS具有：
第2导电型的第2体层(11)，形成于上述半导体层；
第1导电型的第2源极区域(12)，在上述第2体层内终结，形成于该第2体层的表层部；
第1导电型的第2漏极区域(15)，形成于上述半导体层内，与该半导体层相比杂质浓度较高；
第2栅极绝缘膜(16)，配置在上述第2源极区域与上述第2漏极区域之间；
第2栅极电极(17)，形成在上述第2栅极绝缘膜中的与和上述第2体层相接的部分对应的部分之上；
第2源极电极(19a)，与上述第2源极区域连接；以及
第2漏极电极(19b)，与上述第2漏极区域连接。
2.如权利要求1所述的半导体装置，其特征在于，
上述漂移层中，越接近上述体层则第2导电型杂质浓度越低。
3.如权利要求1所述的半导体装置，其特征在于，
具备在上述漂移层内终结、与该漂移层相比杂质浓度较高的第2导电型的缓冲层(24)；
上述漏极区域在上述第2导电型的缓冲层内终结，与该缓冲层相比杂质浓度较高。
4.如权利要求1所述的半导体装置，其特征在于，
上述第1导电型沟道的LDMOS具备在上述半导体层内从上述第2体层离开而配置的第1导电型的缓冲层(14)；
上述第2漏极区域在上述第1导电型的缓冲层内终结，与该缓冲层相比杂质浓度较高。
5.一种半导体装置的制造方法，对具有第1导电型的半导体层(33)的半导体基板(30)形成第2导电型沟道的LDMOS，其特征在于：
包括以下步骤：
准备上述半导体基板(30)；
在上述半导体层的规定位置形成栅极绝缘膜(26)；
在上述半导体层，形成第2导电型的漂移层(23)；
在上述半导体层内，在从上述漂移层离开了的位置形成与该半导体层相比杂质浓度较高的第1导电型的体层(21)；
在位于上述栅极绝缘膜的一端的上述体层的表层部，形成在该体层内终结的第2导电型的源极区域(22)；
在位于上述栅极绝缘膜的另一端的上述漂移层的表层部，形成第2导电型的漏极区域(25)，该第2导电型的漏极区域(25)形成在该漂移层内且与该漂移层相比杂质浓度较高；
在上述栅极绝缘膜中的与和上述体层相接的部分对应的部分之上形成栅极电极(27)；
形成与上述源极区域连接的源极电极(29a)；以及
形成与上述漏极区域连接的漏极电极(29b)；
在形成上述体层的步骤中，包含以下步骤：
通过向上述体层中的构成与上述栅极绝缘膜相接的沟道区域的部分离子注入第2导电型杂质，从而形成与该体层的其余部分相比载流子浓度较低的埋入区域(21a)；
在形成上述体层的步骤中，包含通过对上述半导体层离子注入第1导电型杂质而形成上述体层的步骤；
利用同一掩模来进行上述第1导电型杂质的离子注入和用于形成上述埋入区域的上述第2导电型杂质的离子注入。
6.如权利要求5所述的半导体装置的制造方法，其特征在于，
包含形成第2导电型的缓冲层(24)的步骤，该第2导电型的缓冲层(24)在上述漂移层内终结，且与该漂移层相比杂质浓度较高；
在形成上述漏极区域的步骤中，以如下方式形成上述漏极区域，即：使上述漏极区域在上述缓冲层内终结且与该缓冲层相比杂质浓度较高。
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