JP2920061B2 - 高負荷駆動ドライバ用半導体集積装置及び高負荷駆動ドライバ装置 - Google Patents
高負荷駆動ドライバ用半導体集積装置及び高負荷駆動ドライバ装置Info
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- JP2920061B2 JP2920061B2 JP6012692A JP1269294A JP2920061B2 JP 2920061 B2 JP2920061 B2 JP 2920061B2 JP 6012692 A JP6012692 A JP 6012692A JP 1269294 A JP1269294 A JP 1269294A JP 2920061 B2 JP2920061 B2 JP 2920061B2
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Description
【０００１】
【産業上の利用分野】本発明は、モータ等の高負荷を制
御駆動する高負荷駆動ドライバ装置に関する。
御駆動する高負荷駆動ドライバ装置に関する。
【０００２】
【従来技術】図１は、モータの回転方向を駆動制御する
ドライバ装置の回路構成を示す図である。図において、
トランジスタＱ１〜Ｑ４は、ＭＯＳ（Metal Oxide Semi
conductor）構造のトランジスタである。トランジスタ
Ｑ１及びＱ３夫々のドレイン電極Ｄには負荷駆動電源電
圧ＶDDが印加されており、トランジスタＱ２及びＱ４夫
々のソース電極ＳにはＧＮＤが印加されている。トラン
ジスタＱ１のソース電極ＳとトランジスタＱ２のドレイ
ン電極Ｄとは負荷駆動用出力端子Ａにて接続されてい
る。トランジスタＱ３のソース電極ＳとトランジスタＱ
４のドレイン電極Ｄとは負荷駆動用出力端子Ｂにて接続
されている。上記負荷駆動用出力端子Ａ及びＢ間に負荷
としてのモータＭが接続される。
ドライバ装置の回路構成を示す図である。図において、
トランジスタＱ１〜Ｑ４は、ＭＯＳ（Metal Oxide Semi
conductor）構造のトランジスタである。トランジスタ
Ｑ１及びＱ３夫々のドレイン電極Ｄには負荷駆動電源電
圧ＶDDが印加されており、トランジスタＱ２及びＱ４夫
々のソース電極ＳにはＧＮＤが印加されている。トラン
ジスタＱ１のソース電極ＳとトランジスタＱ２のドレイ
ン電極Ｄとは負荷駆動用出力端子Ａにて接続されてい
る。トランジスタＱ３のソース電極ＳとトランジスタＱ
４のドレイン電極Ｄとは負荷駆動用出力端子Ｂにて接続
されている。上記負荷駆動用出力端子Ａ及びＢ間に負荷
としてのモータＭが接続される。
【０００３】かかる構成において、トランジスタＱ１及
びＱ４夫々のゲート電極に駆動制御信号を供給してこれ
らＱ１及びＱ４をオン状態にすると、破線の如き方向に
電流が流れてモータＭが回転駆動する。又、トランジス
タＱ２及びＱ３夫々のゲート電極に駆動制御信号を供給
するとこれらＱ２及びＱ３がオン状態となって一点鎖線
の如き方向に電流が流れ、この際モータＭは上述とは逆
回転にて回転駆動する。
びＱ４夫々のゲート電極に駆動制御信号を供給してこれ
らＱ１及びＱ４をオン状態にすると、破線の如き方向に
電流が流れてモータＭが回転駆動する。又、トランジス
タＱ２及びＱ３夫々のゲート電極に駆動制御信号を供給
するとこれらＱ２及びＱ３がオン状態となって一点鎖線
の如き方向に電流が流れ、この際モータＭは上述とは逆
回転にて回転駆動する。
【０００４】ここで、かかる回路をシリコン基板上に形
成して半導体集積装置化するにあたり、上記トランジス
タＱ１及びＱ３をｐチャネルトランジスタ、上記トラン
ジスタＱ２及びＱ４をｎチャネルトランジスタとしたＣ
ＭＯＳ（Complementary Metal Oxide Semiconductor）
構造とする方法が考えられる。図２は、従来のＣＭＯＳ
構造による半導体集積装置の構成例を示す図である。
成して半導体集積装置化するにあたり、上記トランジス
タＱ１及びＱ３をｐチャネルトランジスタ、上記トラン
ジスタＱ２及びＱ４をｎチャネルトランジスタとしたＣ
ＭＯＳ（Complementary Metal Oxide Semiconductor）
構造とする方法が考えられる。図２は、従来のＣＭＯＳ
構造による半導体集積装置の構成例を示す図である。
【０００５】図において、ｐ型半導体基板１の表面近傍
にはｎ+拡散領域２及びｎ+拡散領域３が形成されてい
る。かかるｐ型半導体基板１、ｎ+拡散領域２及び３夫
々の表面に付着してゲート酸化膜４ａが形成されてい
る。このゲート酸化膜４ａに付着してポリシリコン層４
ｂが形成されている。ソース電極Ｓは、ｐ型半導体基板
１及びｎ+拡散領域２に接続されている。ゲート電極Ｇ
は、ポリシリコン層４ｂに接続されている。ドレイン電
極Ｄは、ｎ+拡散領域２に接続されている。かかる構成
により、ｐ型半導体基板１上にｎチャネルトランジスタ
が形成される。更に、このｐ型半導体基板１の表面近傍
にはｎウェル５が形成されている。かかるｎウェル５の
表面近傍にはｐ+拡散領域６及びｐ+拡散領域７がそれぞ
れ形成されている。かかるｎウェル５、ｐ+拡散領域６
及び７夫々の表面に付着してゲート酸化膜８ａが形成さ
れている。このゲート酸化膜８ａに付着してポリシリコ
ン層８ｂが形成されている。ソース電極Ｓは、ｎウェル
５及びｐ+拡散領域６に接続されている。ゲート電極Ｇ
は、ポリシリコン層８ｂに接続されている。ドレイン電
極Ｄは、ｐ+拡散領域７に接続されている。かかる構成
により、ｐ型半導体基板１上にｐチャネルトランジスタ
が形成され、最終的に同一のｐ型半導体基板１上にｐチ
ャネルトランジスタ及びｎチャネルトランジスタが存在
する、いわゆるＣＭＯＳ構造となっているのである。
にはｎ+拡散領域２及びｎ+拡散領域３が形成されてい
る。かかるｐ型半導体基板１、ｎ+拡散領域２及び３夫
々の表面に付着してゲート酸化膜４ａが形成されてい
る。このゲート酸化膜４ａに付着してポリシリコン層４
ｂが形成されている。ソース電極Ｓは、ｐ型半導体基板
１及びｎ+拡散領域２に接続されている。ゲート電極Ｇ
は、ポリシリコン層４ｂに接続されている。ドレイン電
極Ｄは、ｎ+拡散領域２に接続されている。かかる構成
により、ｐ型半導体基板１上にｎチャネルトランジスタ
が形成される。更に、このｐ型半導体基板１の表面近傍
にはｎウェル５が形成されている。かかるｎウェル５の
表面近傍にはｐ+拡散領域６及びｐ+拡散領域７がそれぞ
れ形成されている。かかるｎウェル５、ｐ+拡散領域６
及び７夫々の表面に付着してゲート酸化膜８ａが形成さ
れている。このゲート酸化膜８ａに付着してポリシリコ
ン層８ｂが形成されている。ソース電極Ｓは、ｎウェル
５及びｐ+拡散領域６に接続されている。ゲート電極Ｇ
は、ポリシリコン層８ｂに接続されている。ドレイン電
極Ｄは、ｐ+拡散領域７に接続されている。かかる構成
により、ｐ型半導体基板１上にｐチャネルトランジスタ
が形成され、最終的に同一のｐ型半導体基板１上にｐチ
ャネルトランジスタ及びｎチャネルトランジスタが存在
する、いわゆるＣＭＯＳ構造となっているのである。
【０００６】ここで、上述の如き構造からなる各トラン
ジスタは、スイッチングオン時のオン抵抗が比較的高い
ので電流供給能力が低い。従って、モータの如き高駆動
電流を必要とする負荷を駆動するためには、チャネル長
を小さくするかもしくはチャネル幅を大きくする等して
オン抵抗を低くする必要がある。すなわち、図２に示さ
れるが如きｐ+拡散領域６及び７（ｎ+拡散領域２及び
３）間の距離Ｌを小さくするか、もしくはｐ+拡散領域
６及び７（ｎ+拡散領域２及び３）の幅を大きくするの
である。
ジスタは、スイッチングオン時のオン抵抗が比較的高い
ので電流供給能力が低い。従って、モータの如き高駆動
電流を必要とする負荷を駆動するためには、チャネル長
を小さくするかもしくはチャネル幅を大きくする等して
オン抵抗を低くする必要がある。すなわち、図２に示さ
れるが如きｐ+拡散領域６及び７（ｎ+拡散領域２及び
３）間の距離Ｌを小さくするか、もしくはｐ+拡散領域
６及び７（ｎ+拡散領域２及び３）の幅を大きくするの
である。
【０００７】しかしながら、かかる拡散領域間の距離を
小さくすることはプロセス技術上困難であり、又チャネ
ル幅を大とすべく各拡散領域の幅を大きくすると全体の
ダイサイズが大きくなるという問題が発生する。そこ
で、各拡散領域間の距離を狭めることなく、比較的高い
電流を供給することが出来るｎチャネルＬＤ（lateral
diffused）−ＭＯＳ構造のトランジスタが知られてい
る。
小さくすることはプロセス技術上困難であり、又チャネ
ル幅を大とすべく各拡散領域の幅を大きくすると全体の
ダイサイズが大きくなるという問題が発生する。そこ
で、各拡散領域間の距離を狭めることなく、比較的高い
電流を供給することが出来るｎチャネルＬＤ（lateral
diffused）−ＭＯＳ構造のトランジスタが知られてい
る。
【０００８】図３は、かかるｎチャネルＬＤ−ＭＯＳト
ランジスタの構成を示す図である。図において、ｐ型半
導体基板１の表面近傍にはｎウェル９が形成されてお
り、このｎウェル９には、ｐ型半導体の拡散層としての
ｐタブ１０が形成されている。かかるｐタブ１０の表面
近傍にはｎ+拡散領域２が形成されている。ｎウェル９
の表面近傍にはｎ+拡散領域３が形成されている。かか
るｎ+拡散領域２、ｐタブ１０、ｎウェル９及びｎ+拡散
領域３夫々の表面に付着してゲート酸化膜４ａが形成さ
れている。ポリシリコン層４ｂは、このゲート酸化膜４
ａに付着して形成されている。ソース電極Ｓは、ｐタブ
１０及びｎ+拡散領域２に接続されている。ゲート電極
Ｇは、ポリシリコン層４ｂに接続されている。ドレイン
電極Ｄは、ｎ+拡散領域３に接続されている。
ランジスタの構成を示す図である。図において、ｐ型半
導体基板１の表面近傍にはｎウェル９が形成されてお
り、このｎウェル９には、ｐ型半導体の拡散層としての
ｐタブ１０が形成されている。かかるｐタブ１０の表面
近傍にはｎ+拡散領域２が形成されている。ｎウェル９
の表面近傍にはｎ+拡散領域３が形成されている。かか
るｎ+拡散領域２、ｐタブ１０、ｎウェル９及びｎ+拡散
領域３夫々の表面に付着してゲート酸化膜４ａが形成さ
れている。ポリシリコン層４ｂは、このゲート酸化膜４
ａに付着して形成されている。ソース電極Ｓは、ｐタブ
１０及びｎ+拡散領域２に接続されている。ゲート電極
Ｇは、ポリシリコン層４ｂに接続されている。ドレイン
電極Ｄは、ｎ+拡散領域３に接続されている。
【０００９】かかる構成によれば、チャネルは、ゲート
酸化膜４ａ下のｎ+拡散領域２の境界からｐタブ１０の
境界間に形成される。従って、チャネル長Ｌはｐタブ１
０の拡散で決定することになるので、拡散領域間の距離
を小さくせずとも、チャネル長を小さくしてオン抵抗を
低く出来るのである。ここで、かかるｎチャネルＬＤ−
ＭＯＳトランジスタを図１に示されるが如きトランジス
タＱ１〜Ｑ４の夫々に適用することを考える。
酸化膜４ａ下のｎ+拡散領域２の境界からｐタブ１０の
境界間に形成される。従って、チャネル長Ｌはｐタブ１
０の拡散で決定することになるので、拡散領域間の距離
を小さくせずとも、チャネル長を小さくしてオン抵抗を
低く出来るのである。ここで、かかるｎチャネルＬＤ−
ＭＯＳトランジスタを図１に示されるが如きトランジス
タＱ１〜Ｑ４の夫々に適用することを考える。
【００１０】図１の如き構成において、例えば、破線の
方向に駆動電流を流してモータＭを回転駆動させるため
には、トランジスタＱ１、Ｑ４をオン状態にして、負荷
駆動用出力端子ＡをＶDD電圧、かつ負荷駆動用出力端子
ＢをＧＮＤにしなければならない。この際、かかるトラ
ンジスタＱ１、Ｑ４はｎチャネルタイプのトランジスタ
であるので、上述の如きオン状態を維持するためにその
ゲート電極ＧにはかかるＶDDよりも十分に大なる電圧
（例えば、ＶDDの２〜３倍の電圧）の駆動制御信号を印
加しなければならない。従って、かかるｎチャネルＬＤ
−ＭＯＳトランジスタを図１に示されるが如き高負荷駆
動ドライバに適用する場合は、その駆動制御信号の電圧
レベルを、例えばチャージポンプ回路等を用いて負荷駆
動電源電圧の２〜３倍に引き上げなければならないとい
う問題が発生する。
方向に駆動電流を流してモータＭを回転駆動させるため
には、トランジスタＱ１、Ｑ４をオン状態にして、負荷
駆動用出力端子ＡをＶDD電圧、かつ負荷駆動用出力端子
ＢをＧＮＤにしなければならない。この際、かかるトラ
ンジスタＱ１、Ｑ４はｎチャネルタイプのトランジスタ
であるので、上述の如きオン状態を維持するためにその
ゲート電極ＧにはかかるＶDDよりも十分に大なる電圧
（例えば、ＶDDの２〜３倍の電圧）の駆動制御信号を印
加しなければならない。従って、かかるｎチャネルＬＤ
−ＭＯＳトランジスタを図１に示されるが如き高負荷駆
動ドライバに適用する場合は、その駆動制御信号の電圧
レベルを、例えばチャージポンプ回路等を用いて負荷駆
動電源電圧の２〜３倍に引き上げなければならないとい
う問題が発生する。
【００１１】そこで、かかる高負荷駆動ドライバのトラ
ンジスタＱ１〜Ｑ４の内、トランジスタＱ１及びＱ３を
図４に示されるが如きｐチャネルＬＤ−ＭＯＳトランジ
スタにすることが考えられる。図において、ｐ型半導体
基板１の表面近傍にはｎタブ１０’が形成されており、
かかるｎタブ１０’の表面近傍にはｐ+拡散領域６が形
成されている。更に、かかるｐ型半導体基板１の表面近
傍にはｐ+拡散領域７が形成されており、このｐ+拡散領
域７及びｐ型半導体基板１を互いに電気的に分離するた
めに誘電体層１１が形成されている。かかるｐ型半導体
基板１、ｎタブ１０’、誘電体層１１、ｐ+拡散領域６
及び７夫々の表面に付着してゲート酸化膜８ａが形成さ
れている。このゲート酸化膜８ａに付着してポリシリコ
ン層８ｂが形成されている。ソース電極Ｓは、ｎタブ１
０’及びｐ+拡散領域６に接続されている。ゲート電極
Ｇは、ポリシリコン層８ｂに接続されている。ドレイン
電極Ｄは、ｐ+拡散領域７に接続されている。
ンジスタＱ１〜Ｑ４の内、トランジスタＱ１及びＱ３を
図４に示されるが如きｐチャネルＬＤ−ＭＯＳトランジ
スタにすることが考えられる。図において、ｐ型半導体
基板１の表面近傍にはｎタブ１０’が形成されており、
かかるｎタブ１０’の表面近傍にはｐ+拡散領域６が形
成されている。更に、かかるｐ型半導体基板１の表面近
傍にはｐ+拡散領域７が形成されており、このｐ+拡散領
域７及びｐ型半導体基板１を互いに電気的に分離するた
めに誘電体層１１が形成されている。かかるｐ型半導体
基板１、ｎタブ１０’、誘電体層１１、ｐ+拡散領域６
及び７夫々の表面に付着してゲート酸化膜８ａが形成さ
れている。このゲート酸化膜８ａに付着してポリシリコ
ン層８ｂが形成されている。ソース電極Ｓは、ｎタブ１
０’及びｐ+拡散領域６に接続されている。ゲート電極
Ｇは、ポリシリコン層８ｂに接続されている。ドレイン
電極Ｄは、ｐ+拡散領域７に接続されている。
【００１２】上述の如く、図４に示される構成において
は、ｐ型半導体基板１及びｐ+拡散領域７を互いに電気
的に分離するために誘電体層１１を形成してある。（さ
もなくば、ドレイン電極Ｄが、ｐ型半導体基板１自体に
印加されている電圧、すなわちＧＮＤレベルに固定され
て正常な動作をなさなくなる。） しかしながら、既存のＣＭＯＳ製造プロセスにおいて
は、上述の如き誘電体層を形成するという製造行程は存
在しない。従って、この際かかる誘電体層を形成するた
めの新たな製造行程を追加しなくてはならず製造コスト
が高くなるという問題が発生する。
は、ｐ型半導体基板１及びｐ+拡散領域７を互いに電気
的に分離するために誘電体層１１を形成してある。（さ
もなくば、ドレイン電極Ｄが、ｐ型半導体基板１自体に
印加されている電圧、すなわちＧＮＤレベルに固定され
て正常な動作をなさなくなる。） しかしながら、既存のＣＭＯＳ製造プロセスにおいて
は、上述の如き誘電体層を形成するという製造行程は存
在しない。従って、この際かかる誘電体層を形成するた
めの新たな製造行程を追加しなくてはならず製造コスト
が高くなるという問題が発生する。
【００１３】
【発明が解決しようとする課題】本発明は、かかる問題
を解決すべくなされたものであり、高負荷駆動ドライバ
装置に用いることが出来、更に既存のＣＭＯＳ製造プロ
セスにて製造可能な高負荷駆動ドライバ用半導体集積装
置及びその高負荷駆動ドライバを提供することを目的と
する。
を解決すべくなされたものであり、高負荷駆動ドライバ
装置に用いることが出来、更に既存のＣＭＯＳ製造プロ
セスにて製造可能な高負荷駆動ドライバ用半導体集積装
置及びその高負荷駆動ドライバを提供することを目的と
する。
【００１４】
【課題を解決するための手段】本発明による高負荷駆動
ドライバ用半導体集積装置は、第１導電型の半導体基板
の表面近傍に形成された第２導電型の第１ウェル領域
と、前記第１ウェル領域内の表面近傍に形成された第１
導電型の第１拡散層と、前記第１拡散層内の表面近傍に
形成された第２導電型の第１拡散領域と、前記第１ウェ
ル領域内の表面近傍に形成された第２導電型の第２拡散
領域と、前記第１拡散領域、前記第１拡散層、前記第１
ウェル領域及び前記第２拡散領域夫々に付着して形成さ
れた第１ゲート酸化膜と、前記第１ゲート酸化膜に付着
して形成された第１ポリシリコン層と、前記第１拡散層
及び前記第１拡散領域を接続して形成された第１ソース
電極と、前記第１ポリシリコン層に接続して形成された
第１ゲート電極と、前記第２拡散領域に接続して形成さ
れた第１ドレイン電極とからなる第２導電型トランジス
タと、前記半導体基板の表面近傍に形成された第２導電
型の第２ウェル領域と、前記第２ウェル領域内の表面近
傍に形成された前記第２ウェル領域よりも高濃度の第２
導電型の第２拡散層と、前記第２拡散層内の表面近傍に
形成された第１導電型の第３拡散領域と、前記第２ウェ
ル領域内の表面近傍に形成された第１導電型の第４拡散
領域と、前記第２ウェル領域内の表面近傍における前記
第２拡散層と前記第４拡散領域との間に形成された前記
第２ウェル領域よりも低濃度の第２導電型の第３拡散層
と、前記第３拡散領域、前記第２拡散層、前記第３拡散
層及び前記第４拡散領域夫々に付着して形成された第２
ゲート酸化膜と、前記第２ゲート酸化膜に付着して形成
された第２ポリシリコン層と、前記第２拡散層及び前記
第３拡散領域を接続して形成された第２ソース電極と、
前記第２ポリシリコン層に接続して形成された第２ゲー
ト電極と、前記第４拡散領域に接続して形成された第２
ドレイン電極とからなる第１導電型トランジスタとを有
する。
ドライバ用半導体集積装置は、第１導電型の半導体基板
の表面近傍に形成された第２導電型の第１ウェル領域
と、前記第１ウェル領域内の表面近傍に形成された第１
導電型の第１拡散層と、前記第１拡散層内の表面近傍に
形成された第２導電型の第１拡散領域と、前記第１ウェ
ル領域内の表面近傍に形成された第２導電型の第２拡散
領域と、前記第１拡散領域、前記第１拡散層、前記第１
ウェル領域及び前記第２拡散領域夫々に付着して形成さ
れた第１ゲート酸化膜と、前記第１ゲート酸化膜に付着
して形成された第１ポリシリコン層と、前記第１拡散層
及び前記第１拡散領域を接続して形成された第１ソース
電極と、前記第１ポリシリコン層に接続して形成された
第１ゲート電極と、前記第２拡散領域に接続して形成さ
れた第１ドレイン電極とからなる第２導電型トランジス
タと、前記半導体基板の表面近傍に形成された第２導電
型の第２ウェル領域と、前記第２ウェル領域内の表面近
傍に形成された前記第２ウェル領域よりも高濃度の第２
導電型の第２拡散層と、前記第２拡散層内の表面近傍に
形成された第１導電型の第３拡散領域と、前記第２ウェ
ル領域内の表面近傍に形成された第１導電型の第４拡散
領域と、前記第２ウェル領域内の表面近傍における前記
第２拡散層と前記第４拡散領域との間に形成された前記
第２ウェル領域よりも低濃度の第２導電型の第３拡散層
と、前記第３拡散領域、前記第２拡散層、前記第３拡散
層及び前記第４拡散領域夫々に付着して形成された第２
ゲート酸化膜と、前記第２ゲート酸化膜に付着して形成
された第２ポリシリコン層と、前記第２拡散層及び前記
第３拡散領域を接続して形成された第２ソース電極と、
前記第２ポリシリコン層に接続して形成された第２ゲー
ト電極と、前記第４拡散領域に接続して形成された第２
ドレイン電極とからなる第１導電型トランジスタとを有
する。
【００１５】又、本発明による高負荷駆動ドライバ装置
は、前記第１導電型トランジスタからなりそのドレイン
電極に負荷駆動用高電圧が印加されている第１及び第３
トランジスタと、前記第２導電型トランジスタからなり
そのソース電極に負荷駆動用低電圧が印加されている第
２及び第４トランジスタと、前記第１トランジスタのソ
ース電極と前記第２トランジスタのドレイン電極とを接
続する第１負荷駆動出力端子と、前記第３トランジスタ
のソース電極と前記第４トランジスタのドレイン電極と
を接続する第２負荷駆動出力端子とを有する。
は、前記第１導電型トランジスタからなりそのドレイン
電極に負荷駆動用高電圧が印加されている第１及び第３
トランジスタと、前記第２導電型トランジスタからなり
そのソース電極に負荷駆動用低電圧が印加されている第
２及び第４トランジスタと、前記第１トランジスタのソ
ース電極と前記第２トランジスタのドレイン電極とを接
続する第１負荷駆動出力端子と、前記第３トランジスタ
のソース電極と前記第４トランジスタのドレイン電極と
を接続する第２負荷駆動出力端子とを有する。
【００１６】
【発明の作用】本発明による高負荷駆動ドライバ用半導
体集積装置は、第１導電型の半導体基板の表面近傍に第
２導電型の第１及び第２ウェル領域を形成して、この第
１ウェル領域内の表面近傍に第１導電型の第１拡散層及
び第２導電型の第２拡散領域を形成する。更にこの第１
拡散層内の表面近傍に第２導電型の第１拡散領域を形成
し、これら第１拡散領域、第１拡散層、第１ウェル領域
及び第２拡散領域夫々に付着した第１ゲート酸化膜、及
びこの第１ゲート酸化膜に付着した第１ポリシリコン層
を形成する。上述の第１拡散層及び第１拡散領域をソー
ス電極、第１ポリシリコン層をゲート電極、第２拡散領
域をドレイン電極として第２導電型のトランジスタを形
成する。更に、上述の第２ウェル領域内の表面近傍にこ
の第２ウェル領域よりも高濃度である第２導電型の第２
拡散層、及び第１導電型の第４拡散領域を形成する。こ
の第２拡散層内の表面近傍に第１導電型の第３拡散領域
を形成し、第２ウェル領域内の表面近傍における上記第
２拡散層と第４拡散領域との間にかかる第２ウェル領域
よりも低濃度の第２導電型の第３拡散層を形成し、これ
ら第３拡散領域、第２拡散層、第３拡散層及び第４拡散
領域夫々に付着した第２ゲート酸化膜、及びこの第２ゲ
ート酸化膜に付着した第２ポリシリコン層を形成する。
上述の第２拡散層及び第３拡散領域をソース電極、第２
ポリシリコン層をゲート電極、第４拡散領域をドレイン
電極として第１導電型のトランジスタを形成する。
体集積装置は、第１導電型の半導体基板の表面近傍に第
２導電型の第１及び第２ウェル領域を形成して、この第
１ウェル領域内の表面近傍に第１導電型の第１拡散層及
び第２導電型の第２拡散領域を形成する。更にこの第１
拡散層内の表面近傍に第２導電型の第１拡散領域を形成
し、これら第１拡散領域、第１拡散層、第１ウェル領域
及び第２拡散領域夫々に付着した第１ゲート酸化膜、及
びこの第１ゲート酸化膜に付着した第１ポリシリコン層
を形成する。上述の第１拡散層及び第１拡散領域をソー
ス電極、第１ポリシリコン層をゲート電極、第２拡散領
域をドレイン電極として第２導電型のトランジスタを形
成する。更に、上述の第２ウェル領域内の表面近傍にこ
の第２ウェル領域よりも高濃度である第２導電型の第２
拡散層、及び第１導電型の第４拡散領域を形成する。こ
の第２拡散層内の表面近傍に第１導電型の第３拡散領域
を形成し、第２ウェル領域内の表面近傍における上記第
２拡散層と第４拡散領域との間にかかる第２ウェル領域
よりも低濃度の第２導電型の第３拡散層を形成し、これ
ら第３拡散領域、第２拡散層、第３拡散層及び第４拡散
領域夫々に付着した第２ゲート酸化膜、及びこの第２ゲ
ート酸化膜に付着した第２ポリシリコン層を形成する。
上述の第２拡散層及び第３拡散領域をソース電極、第２
ポリシリコン層をゲート電極、第４拡散領域をドレイン
電極として第１導電型のトランジスタを形成する。
【００１７】本発明による高負荷駆動ドライバ装置は、
そのドレイン電極に負荷駆動用高電圧が印加されている
上記第１導電型トランジスタからなる第１及び第３トラ
ンジスタと、そのソース電極に負荷駆動用低電圧が印加
されている上記第２導電型トランジスタからなる第２及
び第４トランジスタと、上記第１トランジスタのソース
電極及び第２トランジスタのドレイン電極を接続した第
１負荷駆動出力端子と、上記第３トランジスタのソース
電極及び上記第４トランジスタのドレイン電極を接続し
た第２負荷駆動出力端子とを有する。
そのドレイン電極に負荷駆動用高電圧が印加されている
上記第１導電型トランジスタからなる第１及び第３トラ
ンジスタと、そのソース電極に負荷駆動用低電圧が印加
されている上記第２導電型トランジスタからなる第２及
び第４トランジスタと、上記第１トランジスタのソース
電極及び第２トランジスタのドレイン電極を接続した第
１負荷駆動出力端子と、上記第３トランジスタのソース
電極及び上記第４トランジスタのドレイン電極を接続し
た第２負荷駆動出力端子とを有する。
【００１８】
【実施例】図５は、本発明による高負荷駆動ドライバ用
半導体集積装置の構成を示す図である。図の如く、ｐ型
半導体基板１の表面近傍にはｎウェル９が形成されてお
り、このｎウェル９にはｐ型半導体の拡散層としてのｐ
タブ１０が形成されている。この際、かかるｐタブ１０
の不純物濃度は、ｎウェル９の濃度よりも高濃度とす
る。ｐタブ１０の表面近傍にはｎ+拡散領域２が形成さ
れている。ｎウェル９の表面近傍にはｎ+拡散領域３が
形成されている。かかるｎ+拡散領域２、ｐタブ１０、
ｎウェル９及びｎ+拡散領域３夫々の表面にゲート酸化
膜４ａが付着して形成されている。このゲート酸化膜４
ａに付着してポリシリコン層４ｂが形成されている。ソ
ース電極Ｓは、ｐタブ１０及びｎ+拡散領域２に接続さ
れている。ゲート電極Ｇは、ポリシリコン層４ｂに接続
されている。ドレイン電極Ｄは、ｎ+拡散領域３に接続
されている。
半導体集積装置の構成を示す図である。図の如く、ｐ型
半導体基板１の表面近傍にはｎウェル９が形成されてお
り、このｎウェル９にはｐ型半導体の拡散層としてのｐ
タブ１０が形成されている。この際、かかるｐタブ１０
の不純物濃度は、ｎウェル９の濃度よりも高濃度とす
る。ｐタブ１０の表面近傍にはｎ+拡散領域２が形成さ
れている。ｎウェル９の表面近傍にはｎ+拡散領域３が
形成されている。かかるｎ+拡散領域２、ｐタブ１０、
ｎウェル９及びｎ+拡散領域３夫々の表面にゲート酸化
膜４ａが付着して形成されている。このゲート酸化膜４
ａに付着してポリシリコン層４ｂが形成されている。ソ
ース電極Ｓは、ｐタブ１０及びｎ+拡散領域２に接続さ
れている。ゲート電極Ｇは、ポリシリコン層４ｂに接続
されている。ドレイン電極Ｄは、ｎ+拡散領域３に接続
されている。
【００１９】かかる構成により、ｐ型半導体基板１上に
ｎチャネルＬＤ−ＭＯＳトランジスタが形成されるので
ある。このｎチャネルＬＤ−ＭＯＳトランジスタのチャ
ネルは、ゲート酸化膜４ａの下のｎ+拡散領域２の境界
からｐタブ１０の境界間に形成される。従って、図に示
されるチャネル長Ｌ1はｐタブ１０の拡散で決定するこ
とになるので、ｎ+拡散領域２及び３間の距離を小さく
せずとも、チャネル長を小さくしてオン抵抗を低く出来
るのである。又、ｐタブ１０の不純物濃度はｎウェル９
の濃度よりも高いので、ソース−ドレイン耐圧が高耐圧
となるのである。
ｎチャネルＬＤ−ＭＯＳトランジスタが形成されるので
ある。このｎチャネルＬＤ−ＭＯＳトランジスタのチャ
ネルは、ゲート酸化膜４ａの下のｎ+拡散領域２の境界
からｐタブ１０の境界間に形成される。従って、図に示
されるチャネル長Ｌ1はｐタブ１０の拡散で決定するこ
とになるので、ｎ+拡散領域２及び３間の距離を小さく
せずとも、チャネル長を小さくしてオン抵抗を低く出来
るのである。又、ｐタブ１０の不純物濃度はｎウェル９
の濃度よりも高いので、ソース−ドレイン耐圧が高耐圧
となるのである。
【００２０】更に、ｐ型半導体基板１の表面近傍にはｎ
ウェル５が形成されている。このｎウェル５には、かか
るｎウェル５より不純物濃度が高いｎ型拡散半導体層で
あるＮH層２０が形成されている。かかるＮH層２０の表
面近傍にはｐ+拡散領域６が形成されている。ｎウェル
５の表面近傍にはｐ+拡散領域７が形成されている。ｎ
ウェル５の表面近傍におけるＮH層２０とｐ+拡散領域７
との間には、ｎウェル５よりも不純物濃度が低いｎ型半
導体層であるＮL層２１が形成されている。かかるｐ+拡
散領域６、ＮH層２０、ＮL層２１及びｐ+拡散領域７夫
々の表面にゲート酸化膜８ａが付着して形成されてい
る。このゲート酸化膜８ａに付着してポリシリコン層８
ｂが形成されている。ソース電極Ｓは、ＮH層２０及び
ｐ+拡散領域６に接続されている。ゲート電極Ｇは、ポ
リシリコン層８ｂに接続されている。ドレイン電極Ｄ
は、ｐ+拡散領域７に接続されている。
ウェル５が形成されている。このｎウェル５には、かか
るｎウェル５より不純物濃度が高いｎ型拡散半導体層で
あるＮH層２０が形成されている。かかるＮH層２０の表
面近傍にはｐ+拡散領域６が形成されている。ｎウェル
５の表面近傍にはｐ+拡散領域７が形成されている。ｎ
ウェル５の表面近傍におけるＮH層２０とｐ+拡散領域７
との間には、ｎウェル５よりも不純物濃度が低いｎ型半
導体層であるＮL層２１が形成されている。かかるｐ+拡
散領域６、ＮH層２０、ＮL層２１及びｐ+拡散領域７夫
々の表面にゲート酸化膜８ａが付着して形成されてい
る。このゲート酸化膜８ａに付着してポリシリコン層８
ｂが形成されている。ソース電極Ｓは、ＮH層２０及び
ｐ+拡散領域６に接続されている。ゲート電極Ｇは、ポ
リシリコン層８ｂに接続されている。ドレイン電極Ｄ
は、ｐ+拡散領域７に接続されている。
【００２１】かかる構成により、ｐ型半導体基板１上に
ｐチャネルＬＤ−ＭＯＳトランジスタが形成される。こ
のｐチャネルＬＤ−ＭＯＳトランジスタにおいては、濃
度の高いＮH層２０にてソース側を囲み、これにより空
乏層が広がることによるパンチスルーが発生しないよう
にしている。更に、ＮH層２０及びｐ+拡散領域７間に
は、低いドレイン電圧で空乏層が十分に広がるようにボ
ロンを注入して濃度を低くしたＮL層２１を形成してあ
る。この際、かかるｐチャネルＬＤ−ＭＯＳトランジス
タのチャネルは、ゲート酸化膜８ａの下のｐ+拡散領域
６の境界からＮH層２０間に形成される。よって、チャ
ネル長Ｌ2は、ＮH層２０の拡散で決定するためｐ+拡散
領域６及び７間の距離を小さくせずとも、チャネル長を
小さくしてオン抵抗を低くしたｐチャネルＭＯＳトラン
ジスタを形成することが出来るのである。又、ＮH層２
０の不純物濃度はｎウェル５の濃度よりも高いので、ソ
ース−ドレイン耐圧が高耐圧となる。
ｐチャネルＬＤ−ＭＯＳトランジスタが形成される。こ
のｐチャネルＬＤ−ＭＯＳトランジスタにおいては、濃
度の高いＮH層２０にてソース側を囲み、これにより空
乏層が広がることによるパンチスルーが発生しないよう
にしている。更に、ＮH層２０及びｐ+拡散領域７間に
は、低いドレイン電圧で空乏層が十分に広がるようにボ
ロンを注入して濃度を低くしたＮL層２１を形成してあ
る。この際、かかるｐチャネルＬＤ−ＭＯＳトランジス
タのチャネルは、ゲート酸化膜８ａの下のｐ+拡散領域
６の境界からＮH層２０間に形成される。よって、チャ
ネル長Ｌ2は、ＮH層２０の拡散で決定するためｐ+拡散
領域６及び７間の距離を小さくせずとも、チャネル長を
小さくしてオン抵抗を低くしたｐチャネルＭＯＳトラン
ジスタを形成することが出来るのである。又、ＮH層２
０の不純物濃度はｎウェル５の濃度よりも高いので、ソ
ース−ドレイン耐圧が高耐圧となる。
【００２２】以上の如く、本発明による高負荷駆動ドラ
イバ用半導体集積装置においては、第１導電型（ｐ型）
の半導体基板（ｐ型半導体基板１）の表面近傍に、第２
導電型（ｎ型）の第１及び第２ウェル領域（ｎウェル５
及び９）を形成して、この第１ウェル領域内の表面近傍
に第１導電型の第１拡散層（ｐタブ１０）及び第２導電
型の第２拡散領域（ｎ+拡散領域３）を形成する。更に
この第１拡散層内の表面近傍に第２導電型の第１拡散領
域（ｎ+拡散領域２）を形成し、これら第１拡散領域、
第１拡散層、第１ウェル領域及び第２拡散領域夫々に付
着しているゲート酸化膜を挟んで第１ポリシリコン層
（ポリシリコン層４ｂ）を形成する。ここで、上述の第
１拡散層及び第１拡散領域をソース電極、第１ポリシリ
コン層をゲート電極、第２拡散領域をドレイン電極とし
て第２導電型のトランジスタ（ｎチャネルＬＤ−ＭＯＳ
トランジスタ）を形成する。
イバ用半導体集積装置においては、第１導電型（ｐ型）
の半導体基板（ｐ型半導体基板１）の表面近傍に、第２
導電型（ｎ型）の第１及び第２ウェル領域（ｎウェル５
及び９）を形成して、この第１ウェル領域内の表面近傍
に第１導電型の第１拡散層（ｐタブ１０）及び第２導電
型の第２拡散領域（ｎ+拡散領域３）を形成する。更に
この第１拡散層内の表面近傍に第２導電型の第１拡散領
域（ｎ+拡散領域２）を形成し、これら第１拡散領域、
第１拡散層、第１ウェル領域及び第２拡散領域夫々に付
着しているゲート酸化膜を挟んで第１ポリシリコン層
（ポリシリコン層４ｂ）を形成する。ここで、上述の第
１拡散層及び第１拡散領域をソース電極、第１ポリシリ
コン層をゲート電極、第２拡散領域をドレイン電極とし
て第２導電型のトランジスタ（ｎチャネルＬＤ−ＭＯＳ
トランジスタ）を形成する。
【００２３】更に、上述の第２ウェル領域（ｎウェル
５）内の表面近傍にこの第２ウェル領域よりも高濃度で
ある第２導電型の第２拡散層（ＮH層２０）及び第１導
電型の第４拡散領域（ｐ+拡散領域７）を形成する。更
にこの第２拡散層内の表面近傍に第１導電型の第３拡散
領域（ｐ+拡散領域６）を形成し、第２ウェル領域内の
表面近傍における上記第２拡散層と第４拡散領域との間
にかかる第２ウェル領域よりも低濃度の第２導電型の第
３拡散層（ＮL層２１）を形成し、これら第３拡散領
域、第２拡散層、第３拡散層及び第４拡散領域夫々に付
着しているゲート酸化膜を挟んで第２ポリシリコン層
（ポリシリコン層８ｂ）を形成する。ここで、上述の第
２拡散層及び第３拡散領域をソース電極、第２ポリシリ
コン層をゲート電極、第４拡散領域をドレイン電極とし
て第１導電型のトランジスタ（ｐチャネルＬＤ−ＭＯＳ
トランジスタ）を形成するのである。
５）内の表面近傍にこの第２ウェル領域よりも高濃度で
ある第２導電型の第２拡散層（ＮH層２０）及び第１導
電型の第４拡散領域（ｐ+拡散領域７）を形成する。更
にこの第２拡散層内の表面近傍に第１導電型の第３拡散
領域（ｐ+拡散領域６）を形成し、第２ウェル領域内の
表面近傍における上記第２拡散層と第４拡散領域との間
にかかる第２ウェル領域よりも低濃度の第２導電型の第
３拡散層（ＮL層２１）を形成し、これら第３拡散領
域、第２拡散層、第３拡散層及び第４拡散領域夫々に付
着しているゲート酸化膜を挟んで第２ポリシリコン層
（ポリシリコン層８ｂ）を形成する。ここで、上述の第
２拡散層及び第３拡散領域をソース電極、第２ポリシリ
コン層をゲート電極、第４拡散領域をドレイン電極とし
て第１導電型のトランジスタ（ｐチャネルＬＤ−ＭＯＳ
トランジスタ）を形成するのである。
【００２４】よって、かかる構成によれば、誘電体分離
を行うことなく、ｐｎ接合にてｐチャネルＬＤ−ＭＯＳ
トランジスタ及びｎチャネルＬＤ−ＭＯＳトランジスタ
を同一のｐ型半導体基板上に形成出来るのである。図６
は、かかる本発明による高負荷駆動ドライバ用半導体集
積装置により、図１に示されるが如き高負荷駆動ドライ
バを集積回路化した場合の構成を示す図である。
を行うことなく、ｐｎ接合にてｐチャネルＬＤ−ＭＯＳ
トランジスタ及びｎチャネルＬＤ−ＭＯＳトランジスタ
を同一のｐ型半導体基板上に形成出来るのである。図６
は、かかる本発明による高負荷駆動ドライバ用半導体集
積装置により、図１に示されるが如き高負荷駆動ドライ
バを集積回路化した場合の構成を示す図である。
【００２５】図の如く、図１におけるトランジスタＱ１
及びＱ３を図５に示されるが如きｐチャネルＬＤ−ＭＯ
Ｓトランジスタにて形成し、トランジスタＱ２及びＱ４
を図５に示されるが如きｎチャネルＬＤ−ＭＯＳトラン
ジスタにて形成する。かかる構成においては、負荷に負
荷駆動電源ＶDDを供給する高電圧側のトランジスタすな
わちトランジスタＱ１及びＱ３がｐチャネルタイプであ
るので、かかるトランジスタをオン・オフ制御する駆動
制御信号の信号レベルを負荷駆動電源ＶDDよりも大レベ
ルにする必要がない。更に、全てのトランジスタがＬＤ
−ＭＯＳ構造となっているのでオン抵抗が低い。よって
ダイサイズを大きくすることなく負荷に十分な電流を供
給することが出来るのである。
及びＱ３を図５に示されるが如きｐチャネルＬＤ−ＭＯ
Ｓトランジスタにて形成し、トランジスタＱ２及びＱ４
を図５に示されるが如きｎチャネルＬＤ−ＭＯＳトラン
ジスタにて形成する。かかる構成においては、負荷に負
荷駆動電源ＶDDを供給する高電圧側のトランジスタすな
わちトランジスタＱ１及びＱ３がｐチャネルタイプであ
るので、かかるトランジスタをオン・オフ制御する駆動
制御信号の信号レベルを負荷駆動電源ＶDDよりも大レベ
ルにする必要がない。更に、全てのトランジスタがＬＤ
−ＭＯＳ構造となっているのでオン抵抗が低い。よって
ダイサイズを大きくすることなく負荷に十分な電流を供
給することが出来るのである。
【００２６】
【発明の効果】上記したことから明らかな如く、本発明
による高負荷駆動ドライバ用半導体集積装置は、比較的
高い電流供給能力をもつＬＤ（lateral diffused）−Ｍ
ＯＳ構造トランジタにおけるＣＭＯＳ化を実現したもの
である。かかる半導体集積装置にて構成された本発明に
よる高負荷駆動ドライバ装置は、負荷に負荷駆動電源を
供給する高電圧側のトランジスタをｐチャネルＬＤ−Ｍ
ＯＳ構造にて構成している。
による高負荷駆動ドライバ用半導体集積装置は、比較的
高い電流供給能力をもつＬＤ（lateral diffused）−Ｍ
ＯＳ構造トランジタにおけるＣＭＯＳ化を実現したもの
である。かかる半導体集積装置にて構成された本発明に
よる高負荷駆動ドライバ装置は、負荷に負荷駆動電源を
供給する高電圧側のトランジスタをｐチャネルＬＤ−Ｍ
ＯＳ構造にて構成している。
【００２７】よって、本発明によれば、負荷に駆動電源
を供給するトランジスタをオン・オフ制御する駆動制御
信号の信号レベルを、かかる負荷駆動電源電圧よりも大
レベルにする必要がないので、チャージポンプ回路等の
制御信号用レベルシフト回路が不要となり好ましいので
ある。又、全てのトランジスタがＬＤ−ＭＯＳ構造とな
っているので、スイッチングオン状態時のでオン抵抗が
低い。従って、ダイサイズを大きくすることなく負荷に
十分な電流を供給することが出来るので、製造上の歩留
まりを高くすることが出来る。更に、全ての製造行程が
ｐｎ接合分離によりなされるので、通常のＣＭＯＳプロ
セス技術にて製造が可能となり好ましいのである。
を供給するトランジスタをオン・オフ制御する駆動制御
信号の信号レベルを、かかる負荷駆動電源電圧よりも大
レベルにする必要がないので、チャージポンプ回路等の
制御信号用レベルシフト回路が不要となり好ましいので
ある。又、全てのトランジスタがＬＤ−ＭＯＳ構造とな
っているので、スイッチングオン状態時のでオン抵抗が
低い。従って、ダイサイズを大きくすることなく負荷に
十分な電流を供給することが出来るので、製造上の歩留
まりを高くすることが出来る。更に、全ての製造行程が
ｐｎ接合分離によりなされるので、通常のＣＭＯＳプロ
セス技術にて製造が可能となり好ましいのである。
【図１】高負荷駆動ドライバの回路構成を示す図であ
る。
る。
【図２】従来のＣＭＯＳ構造による半導体集積装置の一
例を示す図である。
例を示す図である。
【図３】ｎチャネルＬＤ−ＭＯＳトランジスの構成を示
す図である。
す図である。
【図４】ｐチャネルＬＤ−ＭＯＳトランジスの構成を示
す図である。
す図である。
【図５】本発明による高負荷駆動ドライバ用半導体集積
装置の構成を示す図である。
装置の構成を示す図である。
【図６】本発明による高負荷駆動ドライバ装置の構成を
示す図である。
示す図である。
２０ ＮH層 ２１ ＮL層
Claims (6)
- 【請求項１】 第１導電型の半導体基板の表面近傍に形
成された第２導電型の第１ウェル領域と、前記第１ウェ
ル領域内の表面近傍に形成された第１導電型の第１拡散
層と、前記第１拡散層内の表面近傍に形成された第２導
電型の第１拡散領域と、前記第１ウェル領域内の表面近
傍に形成された第２導電型の第２拡散領域と、前記第１
拡散領域、前記第１拡散層、前記第１ウェル領域及び前
記第２拡散領域夫々に付着して形成された第１ゲート酸
化膜と、前記第１ゲート酸化膜に付着して形成された第
１ポリシリコン層と、前記第１拡散層及び前記第１拡散
領域を接続して形成された第１ソース電極と、前記第１
ポリシリコン層に接続して形成された第１ゲート電極
と、前記第２拡散領域に接続して形成された第１ドレイ
ン電極とからなる第２導電型トランジスタと、 前記半導体基板の表面近傍に形成された第２導電型の第
２ウェル領域と、前記第２ウェル領域内の表面近傍に形
成された前記第２ウェル領域よりも高濃度の第２導電型
の第２拡散層と、前記第２拡散層内の表面近傍に形成さ
れた第１導電型の第３拡散領域と、前記第２ウェル領域
内の表面近傍に形成された第１導電型の第４拡散領域
と、前記第２ウェル領域内の表面近傍における前記第２
拡散層と前記第４拡散領域との間に形成された前記第２
ウェル領域よりも低濃度の第２導電型の第３拡散層と、
前記第３拡散領域、前記第２拡散層、前記第３拡散層及
び前記第４拡散領域夫々に付着して形成された第２ゲー
ト酸化膜と、前記第２ゲート酸化膜に付着しで形成され
た第２ポリシリコン層と、前記第２拡散層及び前記第３
拡散領域を接続して形成された第２ソース電極と、前記
第２ポリシリコン層に接続して形成された第２ゲート電
極と、前記第４拡散領域に接続して形成された第２ドレ
イン電極とからなる第１導電型トランジスタとを有する
ことを特徴とする高負荷駆動ドライバ用半導体集積装
置。 - 【請求項２】 前記第３拡散層は、前記第２ウェル領域
内の表面近傍における前記第２拡散層と前記第４拡散領
域との間にボロンを注入して形成されることを特徴とす
る請求項１記載の高負荷駆動ドライバ用半導体集積装
置。 - 【請求項３】 前記第１拡散層の不純物濃度は前記第１
ウェル領域の濃度よりも高濃度であることを特徴とする
請求項１記載の高負荷駆動ドライバ用半導体集積装置。 - 【請求項４】各々のドレイン電極に負荷駆動用高電圧が
印加されている第１及び第３トランジスタと、各々のソ
ース電極に負荷駆動用低電圧が印加されている第２及び
第４トランジスタと、前記第１トランジスタのソース電
極と前記第２トランジスタのドレイン電極とを接続する
第１負荷駆動出力端子と、前記第３トランジスタのソー
ス電極と前記第４トランジスタのドレイン電極とを接続
する第２負荷駆動出力端子とを有する高負荷駆動ドライ
バ装置であって、 前記第２及び第４トランジスタの各々は、 第１導電型の半導体基板の表面近傍に形成された第２導
電型の第１ウェル領域と、前記第１ウェル領域内の表面
近傍に形成された第１導電型の第１拡散層と、前記第１
拡散層内の表面近傍に形成された第２導電型の第１拡散
領域と、前記第１ウェル領域内の表面近傍に形成された
第２導電型の第２拡散領域と、前記第１拡散領域、前記
第１拡散層、前記第１ウェル領域及び前記第２拡散領域
夫々に付着して形成された第１ゲート酸化膜と、前記第
１ゲート酸化膜に付着して形成された第１ポリシリコン
層と、前記第１拡散層反び前記第４拡散領域を接続して
形成された第１ソース電極と、前記第１ポリシリコン層
に接続して形成された第１ゲート電極と、前記第２拡散
領域に接続して形成された第１ドレイン電極とからなる
第２導電型のトランジスタであり、 前記第１及び第３トランジスタの各々は、 前記半導体基板の表面近傍に形成された第２導電型の第
２ウェル領域と、前記第２ウェル領域内の表面近傍に形
成された前記第２ウェル領域よりも高濃度の第２導電型
の第２拡散層と、前記第２拡散層内の表面近傍に形成さ
れた第１導電型の第３拡散領域と、前記第２ウェル領域
内の表面近傍に形成された第１導電型の第４拡散領域
と、前記第２ウェル領域内の表面近傍における前記第２
拡散層と前記第４拡散領域との間に形成された前記第２
ウェル領域よりも低濃度の第２導電型の第３拡散層と、
前記第３拡散領域、前記第２拡散層、前記第３拡散層及
び前記第４拡散領域夫々に付着して形成された第２ゲー
ト酸化膜と、前記第２ゲート酸化膜に付着して形成され
た第２ポリシリコン層と、前記第２拡散層及び前記第３
拡散領域を接続して形成された第２ソース電極と、前記
第２ポリシリコン層に 接続して形成された第２ゲート電
極と、前記第４拡散領域に接続して形成された第２ドレ
イン電極とからなる第１導電型のトランジスタであるこ
とを特徴とする高負荷駆動ドライバ装置。 - 【請求項５】 前記第３拡散層は、前記第２ウェル領域
内の表面近傍における前記第２拡散層と前記第４拡散領
域との間にボロンを注入して形成されることを特徴とす
る請求項４記載の高負荷駆動ドライバ装置。 - 【請求項６】 前記第１拡散層の不純物濃度は前記第１
ウェル領域の濃度よりも高濃度であることを特徴とする
請求項４記載の高負荷駆動ドライバ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6012692A JP2920061B2 (ja) | 1994-02-04 | 1994-02-04 | 高負荷駆動ドライバ用半導体集積装置及び高負荷駆動ドライバ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6012692A JP2920061B2 (ja) | 1994-02-04 | 1994-02-04 | 高負荷駆動ドライバ用半導体集積装置及び高負荷駆動ドライバ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07221196A JPH07221196A (ja) | 1995-08-18 |
| JP2920061B2 true JP2920061B2 (ja) | 1999-07-19 |
Family
ID=11812438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6012692A Expired - Lifetime JP2920061B2 (ja) | 1994-02-04 | 1994-02-04 | 高負荷駆動ドライバ用半導体集積装置及び高負荷駆動ドライバ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2920061B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10189762A (ja) | 1996-12-20 | 1998-07-21 | Nec Corp | 半導体装置およびその製造方法 |
| JP6651957B2 (ja) * | 2016-04-06 | 2020-02-19 | 株式会社デンソー | 半導体装置およびその製造方法 |
| CN111628002B (zh) * | 2020-06-08 | 2023-05-23 | 无锡光磊电子科技有限公司 | 一种mos管 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2940954A1 (de) * | 1979-10-09 | 1981-04-23 | Nixdorf Computer Ag, 4790 Paderborn | Verfahren zur herstellung von hochspannungs-mos-transistoren enthaltenden mos-integrierten schaltkreisen sowie schaltungsanordnung zum schalten von leistungsstromkreisen unter verwendung derartiger hochspannungs-mos-transistoren |
| JPS63104463A (ja) * | 1986-10-22 | 1988-05-09 | Nec Corp | 絶縁ゲ−ト電界効果半導体装置 |
| US4712124A (en) * | 1986-12-22 | 1987-12-08 | North American Philips Corporation | Complementary lateral insulated gate rectifiers with matched "on" resistances |
-
1994
- 1994-02-04 JP JP6012692A patent/JP2920061B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07221196A (ja) | 1995-08-18 |
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