JPH0258372A - 半導体回路装置 - Google Patents
半導体回路装置Info
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- JPH0258372A JPH0258372A JP63208316A JP20831688A JPH0258372A JP H0258372 A JPH0258372 A JP H0258372A JP 63208316 A JP63208316 A JP 63208316A JP 20831688 A JP20831688 A JP 20831688A JP H0258372 A JPH0258372 A JP H0258372A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、モータ等を邦動するＨブリッジ回路を構成す
る半導体回路装置に関する。特に、ＭＯＳＦＥＴで構成
したＨブリッジ回路をシリコンチップに集積する。半導
体集積回路に関するものである。
る半導体回路装置に関する。特に、ＭＯＳＦＥＴで構成
したＨブリッジ回路をシリコンチップに集積する。半導
体集積回路に関するものである。
【従来の技術）
従来のモータ叩動に用いられているＨブリッジ回路では
、「アイ イーイーイー トランザクションズオンエレ
クトロンデバイシズ、イーデイ−第３３巻、第１２号、
第２０２５〜２０３０頁（ＩＥＥＥ Ｔｒａｎｓａｃｔ
ｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅ＋＋＋１ｃｅ
ｓ、ｖｏｌ、ＥＤ−３３゜Ｎｏ、１２． ｐｐ、２０２
５−２０３０）の２０２９頁に記載されている図のよう
に、ＭＯＳＦＥＴが用いられている。このＩＣにおける
ＭＯＳＦＥＴは、同文献２０２６頁の図に断面構造が示
されているように、縦形のｎチャネル素子である。本文
献で述べられているような、完全分離構造の縦形構造Ｍ
Ｏ５ＦＥＴでは、ドレインとしてｎ形埋込層を用いるた
め、埋込層及び表面の電極に接続するｎ形波散層の抵抗
からなる寄生抵抗がＭＯＳＦＥＴに直列に加わり、直列
抵抗を増加させる。また、ＭＯＳＦＥＴのオン抵抗を低
減する為に、ゲート・ソース間電圧振幅を大きくする昇
圧回路を用いているが、ｎ形埋込層及び表面の電極に接
続するｎ形波散層の抵抗等の寄生抵抗を低減する点等に
ついては考慮されていなかった。 【発明が解決しようとする課題】 上記のように、絶縁ゲート電界効果素子の一つである縦
形ＭＯ３ＦＥＴを用いたＨブリッジ回路では、寄生抵抗
のために直列抵抗が増加する問題点があった。また、昇
圧回路を用いない場合は、ブリッジのプルアップ素子と
プルダウン素子の抵抗が異なる問題もあった。即ち、ｎ
チャネル素子のみを用いた場合は、プルアップ素子では
、プルダウン素子よりもゲート・ソース間電圧振幅を大
きくとれず、従ってオン抵抗が高くなる。 本発明は前記問題点を解決するためになされたもので、
第１の目的は直列抵抗の小さなブリッジ出力回路を提供
することである。他の目的は、プルアップ素子、プルダ
ウン素子の直列抵抗をほぼ等しくして１回路の熱的バラ
ンスを良くすることである。さらに他の目的は、Ｈブリ
ッジ出力回路を搭載した、低コスト、高信頼度のモータ
吐動等に使用可能な集積回路を提供することである。 ［課題を解決するための手段１ 上記目的を達成するために、ゲート、ソース間に大振幅
を印加可能なプルダウン素子には完全分離素子を、小振
幅しか印加出来ないプルアップ素子には、ドレインを分
離する必要がないため、基板をドレインとして寄生の直
列抵抗を低減した縦形素子を用いる。さらに他の方法は
、プルアップ素子のゲート・ソース間に実効的に大振幅
が印加可能なように、しきい電圧を小さくする。しかし
、耐雑音性を強化し高信頼性化を図るためプルダウン素
子のしきい電圧は高く保っておく。さらに他の方法は、
プルアップ素子としてゲート・ソース間に大振幅が印加
可能なｎチャネル素子を用い、直列抵抗の低減するため
縦形構造とする。 さらに他の方法は、熱的バランスを保つために。 プルダウン素子の活性領域面積をプルアンプ素子の活性
領域面積より大ならしめる。 以上の結果、低コスト、高信頼度のＨブリッジ回路の構
成が可能となる。
、「アイ イーイーイー トランザクションズオンエレ
クトロンデバイシズ、イーデイ−第３３巻、第１２号、
第２０２５〜２０３０頁（ＩＥＥＥ Ｔｒａｎｓａｃｔ
ｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅ＋＋＋１ｃｅ
ｓ、ｖｏｌ、ＥＤ−３３゜Ｎｏ、１２． ｐｐ、２０２
５−２０３０）の２０２９頁に記載されている図のよう
に、ＭＯＳＦＥＴが用いられている。このＩＣにおける
ＭＯＳＦＥＴは、同文献２０２６頁の図に断面構造が示
されているように、縦形のｎチャネル素子である。本文
献で述べられているような、完全分離構造の縦形構造Ｍ
Ｏ５ＦＥＴでは、ドレインとしてｎ形埋込層を用いるた
め、埋込層及び表面の電極に接続するｎ形波散層の抵抗
からなる寄生抵抗がＭＯＳＦＥＴに直列に加わり、直列
抵抗を増加させる。また、ＭＯＳＦＥＴのオン抵抗を低
減する為に、ゲート・ソース間電圧振幅を大きくする昇
圧回路を用いているが、ｎ形埋込層及び表面の電極に接
続するｎ形波散層の抵抗等の寄生抵抗を低減する点等に
ついては考慮されていなかった。 【発明が解決しようとする課題】 上記のように、絶縁ゲート電界効果素子の一つである縦
形ＭＯ３ＦＥＴを用いたＨブリッジ回路では、寄生抵抗
のために直列抵抗が増加する問題点があった。また、昇
圧回路を用いない場合は、ブリッジのプルアップ素子と
プルダウン素子の抵抗が異なる問題もあった。即ち、ｎ
チャネル素子のみを用いた場合は、プルアップ素子では
、プルダウン素子よりもゲート・ソース間電圧振幅を大
きくとれず、従ってオン抵抗が高くなる。 本発明は前記問題点を解決するためになされたもので、
第１の目的は直列抵抗の小さなブリッジ出力回路を提供
することである。他の目的は、プルアップ素子、プルダ
ウン素子の直列抵抗をほぼ等しくして１回路の熱的バラ
ンスを良くすることである。さらに他の目的は、Ｈブリ
ッジ出力回路を搭載した、低コスト、高信頼度のモータ
吐動等に使用可能な集積回路を提供することである。 ［課題を解決するための手段１ 上記目的を達成するために、ゲート、ソース間に大振幅
を印加可能なプルダウン素子には完全分離素子を、小振
幅しか印加出来ないプルアップ素子には、ドレインを分
離する必要がないため、基板をドレインとして寄生の直
列抵抗を低減した縦形素子を用いる。さらに他の方法は
、プルアップ素子のゲート・ソース間に実効的に大振幅
が印加可能なように、しきい電圧を小さくする。しかし
、耐雑音性を強化し高信頼性化を図るためプルダウン素
子のしきい電圧は高く保っておく。さらに他の方法は、
プルアップ素子としてゲート・ソース間に大振幅が印加
可能なｎチャネル素子を用い、直列抵抗の低減するため
縦形構造とする。 さらに他の方法は、熱的バランスを保つために。 プルダウン素子の活性領域面積をプルアンプ素子の活性
領域面積より大ならしめる。 以上の結果、低コスト、高信頼度のＨブリッジ回路の構
成が可能となる。
本発明の第１の手段であるドレインを基板とする縦形Ｍ
、 ＯＳ Ｆ Ｅ Ｔでは、完全分離構造の縦形ＭＯ３
ＦＥＴで必要とする埋込層及び表面の電極に接続するｎ
膨拡散層が不要となるので、寄生抵抗による直列抵抗の
増加は生じない。さらに、プルアンプ素子のしきい電圧
を低くすることによって。 実効的なゲート・ソース間の電圧振幅を大きくし、プル
アップ素子の直列抵抗の増加を低減させる。 また第２の手段であるｎチャネル素子の採用は、ｎチャ
ネル素子では正孔の移動度が小さいためｎチャネル素子
にくらベオン抵抗が高くなるが、実効的なゲート・ソー
ス間の電圧振幅を大きくしてオン抵抗を低減するととも
に、縦形構造により寄生抵抗を低減し、総合的に直列抵
抗を低減することが可能となる。 第３の手段であるプルダウン素子の活性領域面積をプル
アップ素子の活性領域面積より大ならしめることは、両
者の直列抵抗をほぼ等しくできる。 即ち、両者の熱損失も同程度にできるため、熱バランス
の点からも望ましい。 （実施例］ 以下、本発明を実施例に従って説明する。第１図は、本
発明の第１の実施例の半導体集積回路装置の断面構造を
示す。本実施例は２個のｎチャネル素子を用いた場合で
、正の電源と接地間に挿入されるブリッジ回路を構成す
るのに適している。 以下、本実施例における装置の製造法を第１２図を用い
て説明する。 まず、高濃度のｎ形基板内に、１７μｍ厚さの低濃度ｐ
形エピタキシャル層を埋め込む。次に。 ２層３の表面からアンチモンを拡散した領域４を形成し
た後、エピタキシャル成長により抵抗率１Ω■、９μｍ
厚さのｎ形層２を形成する。ｎ形領域を分離するための
ｐ形層５、埋込層４を表面の電極に接続するためのｎ形
層６を、各々拡散で形成する。ポリシリコン・ゲート１
ｏを形成した後、ＭＯＳＦＥＴの基体となるｐ形層７を
、ポリシリコン・ゲート１０をマスクとするイオン打ち
込みにより形成する。ソース領域８を、同様にポリシリ
コン・ゲート１ｏをマスクとし拡散で形成する。 ソース、基板等の電極はＡ１を用いた。 第１図に於て、素子Ｍ４のドレインは基板１となってい
るので直列抵抗は小さい。一方、索子Ｍ２のドレインＤ
２は、埋込層４及びｎ形層６を通して接続されているの
で、埋込層４及びｎ形層！Ｊ６の寄生抵抗の分だけ直列
抵抗が大きくなっている。 第３図はゲート・ソース間にＩＯＶの電圧を印加した場
合の、縦形構造ＭＯＳＦＥＴの単位面積当りのオン抵抗
（Ｒｖ ）と完全分離構造の縦形Ｍ○５ＦＥＴの単位面
積当りのオン抵抗（Ｒｃ）とを比較したものである。本
実施例では両者の比は１．７であった。完全分離構造の
縦形Ｍ ＯＳ Ｆ ＥＴの実用範囲はｎ形エピタキシャ
ル層厚さ５μｍ以上であり、また抵抗率も０．５〜１５
Ω■程度であるから１両者の面積比を１．２〜２．３と
することにより両者の抵抗をほぼ等しくできる。また、
第１図に示した構造の他の利点は、プルアップ素子がｐ
形層によって分離されていないので。 ラッチアップの原因となる寄生Ｐ ｎ Ｐ ｌ’ランジ
スタが生じないことである。 第２図は、第１図に示したブリッジ回路を２個１チツプ
に集積してＨブリッジ回路を構成し、インダクタンス負
荷１３を昧動した実施例である。 第２図に於いて、ブリッジのプルアンプ素子としてＭｌ
を、プルダウン素子としてＭ２を用いた。但し、画素子
の活性領域の面積はほぼ等しく設計した。その結果、プ
ルアップ素子のゲートを叩動するための昇圧回路を用い
ない場合はＭｌのオン抵抗は高くなっているが、寄生の
直列抵抗が無い分だけ直列抵抗の低減が可能となった。 第４図は、本発明の第２の実施例の断面４Ｗ造である。 本実施例では、ブリッジのプルダウン素子に用いる素子
として、ｐ形領域で分離されたｎ形エピタキシャル層２
′中に横形ＭＯ５ＦＥＴを形成した。素子の製造法は、
基本的には第１の実施例と同じであるが、横形構造であ
るためドレイン電極はｎ形層の表面に形成したｎ Ｊｖ
ｊ １６に直接コンタクトしている１本実施例において
も、第１の実施例と同様、ブリッジのプルアップ素子の
直列抵抗の低減が可能である。 第５図は、本発明の第３の実施例の断面構造である。本
実施例ではｐ形基板１８の上に形成されたｎ形層をｎ形
層５で完全に分離し、その内部に２個の縦形ＭＯ３ＦＥ
Ｔを形成したものである。 縦形ＭＯ５ＦＥ、Ｔの製造法は第１の実施例で説明した
縦形素子とほぼ同じであるが、ブリッジのプルアップ素
子Ｍ工の表面に燐イオンを打ち込んでいる点が異なって
いる。即ち、本実施例では素子Ｍ１のしきい電圧を低く
して、実効的にＭｌのゲート・ソース間に印加される電
圧を大きくし、低オン抵抗化を図っている。本実施例で
は、プルアップ素子のしきい電圧を低くしたが、他の方
法としてはプルアップ素子のゲート酸化膜を薄くして。 低オン抵抗化を図っても同様な効果が得られる。 第６図は１本発明の第４の実施例の断面構造を示したも
のである。本実施例では、ｐ形基板２１上に形成したＰ
形エピタキシャル層２２の中に、縦形のｎチャネルＭＯ
ＳＦＥＴを形成しブリッジのプルアップ素子として用い
る点に特徴がある。 プルダウン素子としては、ｎＮ６で分離されたＰ形層内
に横形のｎチャネルＭＯＳＦＥＴを形成している。横形
のｎチャネルＭＯＳＦＥＴでは、ポリシリコン・ゲート
をマスクとするイオン打ち込みにより高耐圧化のための
低不純物濃度ＩＷ２７を、拡散によりソース２６を形成
する。縦形ｐチャネル素子では、同様にポリシリコン・
ゲートをマスクとするイオン打ち込みによりｎ形Ｎ２４
を、拡散によりＰ形層２５を形成する。さらに本実施例
では、信号処理のためのＣＭＯ５の断面構造も示してい
る。ＮＭＯ３部ではｎ形／Ｗ６で分離されたｐ形層内に
ポリシリコン・ゲートをマスクとする拡散によりソース
を形成している。一方、ＰＭＯ８部ではｎウェル２３中
に、ポリシリコン・ゲートをマスクとする拡散によりソ
ースを形成している。 本実施例では、プルアップ素子はｐチャネルなのでソー
スを電源に接続し、ドレインを出力端子に接続している
点が第１の実施例と異なっている。 従って、ゲート・ソース間にはほぼ電源電圧相当分の電
圧が印加され、ＭＯＳＦＥＴのオン抵抗の低減が可能と
なる。しかも埋込層等に起因する寄生抵抗も存在せず、
低直列抵抗化が達成された。 また１本構造において、出力回路にｐチャネル縦形ＭＯ
ＳＦＥＴのみを用いれば、ハイサイド・スイッチとして
も使用可能である。 第７図は本発明の第５の実施例の断面構造を示したもの
である。本実施例では、第１の実施例で示した２個の絶
縁ゲート半導体素子の他に、ｎ形エピタキシャル層２′
およびｎ■拡散層８′とｐ形エピタキシャル店３′から
なるダイオードＱＤ□を形成し、更に、絶縁ゲート半導
体素子Ｍ、を分離するｐ形エピタキシャル層３を、ダイ
オードＱｏ１を通して接地している。その結果、インダ
クタンス負荷を駆動する場合も寄生ｎｐｎトランジスタ
導通防止のダイオードを外部から付加する必要はなくな
フた。 第８図は、第１の実施例で示したブリッジ回路を２個用
いてステップ・モータを駆動した例である。電源電圧は
ｔ２Ｖｌｓ［動回路部はＣＭＯ５で構成し、入力信号は
スタート・ストップ、正逆の回転方向及びイネーブルで
ある。負荷への最大供給電流は２Ａであり、直列抵抗の
低減により低損失化が達成された。 第９図は、第８図に示した実施例と同様に、第１の実施
例で示したブリッジ回路を２個用いてステップ・モータ
を駆動した例である。本実施例では１Ｍ０３ＦＥＴの損
失をさらに低減するため、ブリッジのプルアップ素子の
ゲート・ソース間に大振幅を印加した。即ち、駆動回路
からの出力を昇圧回路で１８Ｖの振幅に変換している。 その結果、プルアップ素子の損失は著しく低減された。 【発明の効果゛１ 以上述べたように、本発明のブリッジ回路を用いれば、
直列抵抗の低減が図れる。即ち、モータ等を駆動する低
損失のＨブリッジ回路の構成が可能となる。また、出力
素子の直列抵抗をほぼ等しくすることにより、熱バラン
スを良くし、信頼性を高めることが可能となる。
、 ＯＳ Ｆ Ｅ Ｔでは、完全分離構造の縦形ＭＯ３
ＦＥＴで必要とする埋込層及び表面の電極に接続するｎ
膨拡散層が不要となるので、寄生抵抗による直列抵抗の
増加は生じない。さらに、プルアンプ素子のしきい電圧
を低くすることによって。 実効的なゲート・ソース間の電圧振幅を大きくし、プル
アップ素子の直列抵抗の増加を低減させる。 また第２の手段であるｎチャネル素子の採用は、ｎチャ
ネル素子では正孔の移動度が小さいためｎチャネル素子
にくらベオン抵抗が高くなるが、実効的なゲート・ソー
ス間の電圧振幅を大きくしてオン抵抗を低減するととも
に、縦形構造により寄生抵抗を低減し、総合的に直列抵
抗を低減することが可能となる。 第３の手段であるプルダウン素子の活性領域面積をプル
アップ素子の活性領域面積より大ならしめることは、両
者の直列抵抗をほぼ等しくできる。 即ち、両者の熱損失も同程度にできるため、熱バランス
の点からも望ましい。 （実施例］ 以下、本発明を実施例に従って説明する。第１図は、本
発明の第１の実施例の半導体集積回路装置の断面構造を
示す。本実施例は２個のｎチャネル素子を用いた場合で
、正の電源と接地間に挿入されるブリッジ回路を構成す
るのに適している。 以下、本実施例における装置の製造法を第１２図を用い
て説明する。 まず、高濃度のｎ形基板内に、１７μｍ厚さの低濃度ｐ
形エピタキシャル層を埋め込む。次に。 ２層３の表面からアンチモンを拡散した領域４を形成し
た後、エピタキシャル成長により抵抗率１Ω■、９μｍ
厚さのｎ形層２を形成する。ｎ形領域を分離するための
ｐ形層５、埋込層４を表面の電極に接続するためのｎ形
層６を、各々拡散で形成する。ポリシリコン・ゲート１
ｏを形成した後、ＭＯＳＦＥＴの基体となるｐ形層７を
、ポリシリコン・ゲート１０をマスクとするイオン打ち
込みにより形成する。ソース領域８を、同様にポリシリ
コン・ゲート１ｏをマスクとし拡散で形成する。 ソース、基板等の電極はＡ１を用いた。 第１図に於て、素子Ｍ４のドレインは基板１となってい
るので直列抵抗は小さい。一方、索子Ｍ２のドレインＤ
２は、埋込層４及びｎ形層６を通して接続されているの
で、埋込層４及びｎ形層！Ｊ６の寄生抵抗の分だけ直列
抵抗が大きくなっている。 第３図はゲート・ソース間にＩＯＶの電圧を印加した場
合の、縦形構造ＭＯＳＦＥＴの単位面積当りのオン抵抗
（Ｒｖ ）と完全分離構造の縦形Ｍ○５ＦＥＴの単位面
積当りのオン抵抗（Ｒｃ）とを比較したものである。本
実施例では両者の比は１．７であった。完全分離構造の
縦形Ｍ ＯＳ Ｆ ＥＴの実用範囲はｎ形エピタキシャ
ル層厚さ５μｍ以上であり、また抵抗率も０．５〜１５
Ω■程度であるから１両者の面積比を１．２〜２．３と
することにより両者の抵抗をほぼ等しくできる。また、
第１図に示した構造の他の利点は、プルアップ素子がｐ
形層によって分離されていないので。 ラッチアップの原因となる寄生Ｐ ｎ Ｐ ｌ’ランジ
スタが生じないことである。 第２図は、第１図に示したブリッジ回路を２個１チツプ
に集積してＨブリッジ回路を構成し、インダクタンス負
荷１３を昧動した実施例である。 第２図に於いて、ブリッジのプルアンプ素子としてＭｌ
を、プルダウン素子としてＭ２を用いた。但し、画素子
の活性領域の面積はほぼ等しく設計した。その結果、プ
ルアップ素子のゲートを叩動するための昇圧回路を用い
ない場合はＭｌのオン抵抗は高くなっているが、寄生の
直列抵抗が無い分だけ直列抵抗の低減が可能となった。 第４図は、本発明の第２の実施例の断面４Ｗ造である。 本実施例では、ブリッジのプルダウン素子に用いる素子
として、ｐ形領域で分離されたｎ形エピタキシャル層２
′中に横形ＭＯ５ＦＥＴを形成した。素子の製造法は、
基本的には第１の実施例と同じであるが、横形構造であ
るためドレイン電極はｎ形層の表面に形成したｎ Ｊｖ
ｊ １６に直接コンタクトしている１本実施例において
も、第１の実施例と同様、ブリッジのプルアップ素子の
直列抵抗の低減が可能である。 第５図は、本発明の第３の実施例の断面構造である。本
実施例ではｐ形基板１８の上に形成されたｎ形層をｎ形
層５で完全に分離し、その内部に２個の縦形ＭＯ３ＦＥ
Ｔを形成したものである。 縦形ＭＯ５ＦＥ、Ｔの製造法は第１の実施例で説明した
縦形素子とほぼ同じであるが、ブリッジのプルアップ素
子Ｍ工の表面に燐イオンを打ち込んでいる点が異なって
いる。即ち、本実施例では素子Ｍ１のしきい電圧を低く
して、実効的にＭｌのゲート・ソース間に印加される電
圧を大きくし、低オン抵抗化を図っている。本実施例で
は、プルアップ素子のしきい電圧を低くしたが、他の方
法としてはプルアップ素子のゲート酸化膜を薄くして。 低オン抵抗化を図っても同様な効果が得られる。 第６図は１本発明の第４の実施例の断面構造を示したも
のである。本実施例では、ｐ形基板２１上に形成したＰ
形エピタキシャル層２２の中に、縦形のｎチャネルＭＯ
ＳＦＥＴを形成しブリッジのプルアップ素子として用い
る点に特徴がある。 プルダウン素子としては、ｎＮ６で分離されたＰ形層内
に横形のｎチャネルＭＯＳＦＥＴを形成している。横形
のｎチャネルＭＯＳＦＥＴでは、ポリシリコン・ゲート
をマスクとするイオン打ち込みにより高耐圧化のための
低不純物濃度ＩＷ２７を、拡散によりソース２６を形成
する。縦形ｐチャネル素子では、同様にポリシリコン・
ゲートをマスクとするイオン打ち込みによりｎ形Ｎ２４
を、拡散によりＰ形層２５を形成する。さらに本実施例
では、信号処理のためのＣＭＯ５の断面構造も示してい
る。ＮＭＯ３部ではｎ形／Ｗ６で分離されたｐ形層内に
ポリシリコン・ゲートをマスクとする拡散によりソース
を形成している。一方、ＰＭＯ８部ではｎウェル２３中
に、ポリシリコン・ゲートをマスクとする拡散によりソ
ースを形成している。 本実施例では、プルアップ素子はｐチャネルなのでソー
スを電源に接続し、ドレインを出力端子に接続している
点が第１の実施例と異なっている。 従って、ゲート・ソース間にはほぼ電源電圧相当分の電
圧が印加され、ＭＯＳＦＥＴのオン抵抗の低減が可能と
なる。しかも埋込層等に起因する寄生抵抗も存在せず、
低直列抵抗化が達成された。 また１本構造において、出力回路にｐチャネル縦形ＭＯ
ＳＦＥＴのみを用いれば、ハイサイド・スイッチとして
も使用可能である。 第７図は本発明の第５の実施例の断面構造を示したもの
である。本実施例では、第１の実施例で示した２個の絶
縁ゲート半導体素子の他に、ｎ形エピタキシャル層２′
およびｎ■拡散層８′とｐ形エピタキシャル店３′から
なるダイオードＱＤ□を形成し、更に、絶縁ゲート半導
体素子Ｍ、を分離するｐ形エピタキシャル層３を、ダイ
オードＱｏ１を通して接地している。その結果、インダ
クタンス負荷を駆動する場合も寄生ｎｐｎトランジスタ
導通防止のダイオードを外部から付加する必要はなくな
フた。 第８図は、第１の実施例で示したブリッジ回路を２個用
いてステップ・モータを駆動した例である。電源電圧は
ｔ２Ｖｌｓ［動回路部はＣＭＯ５で構成し、入力信号は
スタート・ストップ、正逆の回転方向及びイネーブルで
ある。負荷への最大供給電流は２Ａであり、直列抵抗の
低減により低損失化が達成された。 第９図は、第８図に示した実施例と同様に、第１の実施
例で示したブリッジ回路を２個用いてステップ・モータ
を駆動した例である。本実施例では１Ｍ０３ＦＥＴの損
失をさらに低減するため、ブリッジのプルアップ素子の
ゲート・ソース間に大振幅を印加した。即ち、駆動回路
からの出力を昇圧回路で１８Ｖの振幅に変換している。 その結果、プルアップ素子の損失は著しく低減された。 【発明の効果゛１ 以上述べたように、本発明のブリッジ回路を用いれば、
直列抵抗の低減が図れる。即ち、モータ等を駆動する低
損失のＨブリッジ回路の構成が可能となる。また、出力
素子の直列抵抗をほぼ等しくすることにより、熱バラン
スを良くし、信頼性を高めることが可能となる。
第１図は本発明の第１の実施例のブリッジ回路の断面構
造図、第２図はＨブリッジ回路を用いたインダクタンス
負荷髪動回路の一例を示す回路図、第３図はＭＯＳＦＥ
Ｔの単位面積当りのオン抵抗特性図、第４図乃至第７図
は本発明の他の実施例を示すブリッジ回路の断面構造図
、第８図、第９図は本発明の第１の実施例のブリッジ回
路を用いたモータ原動回路の実施例を示した回路ブロッ
ク図である。 ３・・ｐエピタキシャル層、 ４・・・ｎＯ埋込暦
、５・・・ｐ■拡散層、 ６・・・ｎの拡散層、７
・・・Ｐ■拡敢層、 ８・・・ｎ■拡散暦。 １０・・・ポリシリコン膜、 １４・・・ブリッジ
回路。 ２１・・Ｐ形基板、 ２２・・・ｐエピタキシャル
層、２３・・・ｎウェル、 ２４・・・ｎ形拡散Ｈ１
２５・・・ｐ形波散層、 ２６・・・ｎ形波散層符号
の説明 １・・・ｎの基板、 ２・・・ｎエピタキシャル層
、累／圓 第３ 回 ７２ Ｉ ｔ’７”＜ｙａｎＶｑ （１’Ｍ）第 φ ノｔ−−−１’形ラドｍ ノｊ−−−１７Ｊ７９看 ＧＮＪ） ＱＮｉ） 第 ？ 回
造図、第２図はＨブリッジ回路を用いたインダクタンス
負荷髪動回路の一例を示す回路図、第３図はＭＯＳＦＥ
Ｔの単位面積当りのオン抵抗特性図、第４図乃至第７図
は本発明の他の実施例を示すブリッジ回路の断面構造図
、第８図、第９図は本発明の第１の実施例のブリッジ回
路を用いたモータ原動回路の実施例を示した回路ブロッ
ク図である。 ３・・ｐエピタキシャル層、 ４・・・ｎＯ埋込暦
、５・・・ｐ■拡散層、 ６・・・ｎの拡散層、７
・・・Ｐ■拡敢層、 ８・・・ｎ■拡散暦。 １０・・・ポリシリコン膜、 １４・・・ブリッジ
回路。 ２１・・Ｐ形基板、 ２２・・・ｐエピタキシャル
層、２３・・・ｎウェル、 ２４・・・ｎ形拡散Ｈ１
２５・・・ｐ形波散層、 ２６・・・ｎ形波散層符号
の説明 １・・・ｎの基板、 ２・・・ｎエピタキシャル層
、累／圓 第３ 回 ７２ Ｉ ｔ’７”＜ｙａｎＶｑ （１’Ｍ）第 φ ノｔ−−−１’形ラドｍ ノｊ−−−１７Ｊ７９看 ＧＮＪ） ＱＮｉ） 第 ？ 回
Claims (1)
- 【特許請求の範囲】 １、電源と接地間に接続されるブリッジ形出力回路にお
いて、プルアップ素子（電源側に接続される素子）とし
て、半導体基板をドレインまたはアノード端子とする縦
形絶縁ゲート電界効果素子を用いることを特徴とする半
導体回路装置。 ２、電源と接地間に接続されるブリッジ形出力回路にお
いて、プルアップ素子として、半導体基板をドレインま
たはアノード端子とする縦形絶縁ゲート電界効果素子を
用い、プルダウン素子（接地側に接続される素子）とし
て、ｐ形領域で分離されたｎ形領域内に形成された、絶
縁ゲート電界効果素子を用いることを特徴とする半導体
回路装置。 ３、電源と接地間に接続されるブリッジ形出力回路にお
いて、プルアップ素子として、半導体基板をドレインま
たはアノード端子とする縦形絶縁ゲート電界効果素子を
用い、プルダウン素子として、ｎ形領域で分離されたｐ
領域内に形成された、絶縁ゲート電界効果素子を用いる
ことを特徴とする半導体回路装置。 ４、電源と接地間に接続されるブリッジ形出力回路にお
いて、プルアップ素子として、プルダウン素子よりも低
しきい電圧とした絶縁ゲート電界効果素子を用いること
を特徴とする半導体回路装置。 ５、電源と接地間に接続されるブリッジ形出力回路にお
いて、プルアップ素子として、プルダウン素子よりも薄
いゲート酸化膜を有する絶縁ゲート電界効果素子を用い
ることを特徴とする半導体回路装置。 ６、プルアップ素子として、半導体基板をドレインとす
る縦形絶縁ゲート電界効果トランジスタを用い、プルダ
ウン素子として、ｐ形領域で分離されたｎ形領域内に形
成された縦形絶縁ゲート電界効果トランジスタを用いる
電源と接地間に接続されるブリッジ形出力回路において
、プルダウン素子の活性領域の面積をプルアップ素子の
活性領域の面積の１．２〜２．３倍としたことを特徴と
する半導体回路装置。 ７、電源と接地間に接続されるブリッジ形出力回路にお
いて、プルアップ素子として、半導体基板をドレインま
たはアノード端子とする縦形絶縁ゲート電界効果素子を
用い、プルダウン素子として、ｐ形領域で分離されたｎ
形領域内に形成された、絶縁ゲート電界効果素子を用い
る半導体回路装置において、該ｐ形領域を少なくとも１
ヶのダイオードを介して接地端子に接続したことを特徴
とする半導体回路装置。 ８、特許請求の範囲第１項、第２項、第４項、第５項、
第６項、または第７項記載の、２組のハーフ・ブリッジ
回路を用いてＨブリッジ形出力回路を構成したことを特
徴とする半導体回路装置。 ９、特許請求の範囲第１項、第２項、第３項、第４項、
第５項、第６項、第７項、または第８項記載の出力回路
を用いて構成したモータ制御回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208316A JPH0258372A (ja) | 1988-08-24 | 1988-08-24 | 半導体回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208316A JPH0258372A (ja) | 1988-08-24 | 1988-08-24 | 半導体回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0258372A true JPH0258372A (ja) | 1990-02-27 |
Family
ID=16554241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63208316A Pending JPH0258372A (ja) | 1988-08-24 | 1988-08-24 | 半導体回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0258372A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08130307A (ja) * | 1994-10-31 | 1996-05-21 | Nec Corp | 半導体装置及びその製造方法 |
| US6388855B1 (en) | 1999-04-07 | 2002-05-14 | Nec Corporation | Transistor protecting circuit with enhancing circuit for H bridge circuit |
| US20220271026A1 (en) * | 2021-02-22 | 2022-08-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual substrate side esd diode for high speed circuit |
| FR3143192A1 (fr) * | 2022-12-13 | 2024-06-14 | Stmicroelectronics International N.V. | Circuit de commande en pont en H |
-
1988
- 1988-08-24 JP JP63208316A patent/JPH0258372A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08130307A (ja) * | 1994-10-31 | 1996-05-21 | Nec Corp | 半導体装置及びその製造方法 |
| US6388855B1 (en) | 1999-04-07 | 2002-05-14 | Nec Corporation | Transistor protecting circuit with enhancing circuit for H bridge circuit |
| US20220271026A1 (en) * | 2021-02-22 | 2022-08-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual substrate side esd diode for high speed circuit |
| US11973075B2 (en) * | 2021-02-22 | 2024-04-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dual substrate side ESD diode for high speed circuit |
| FR3143192A1 (fr) * | 2022-12-13 | 2024-06-14 | Stmicroelectronics International N.V. | Circuit de commande en pont en H |
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