JPS59114862A - 半導体デバイス及びその製造法 - Google Patents
半導体デバイス及びその製造法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は真性カスコードＪＦＥＴを備えた半導体デバイ
スに関し、特に短チヤネル効果を軽減するカスコードＦ
ＥＴ−ＪＦＥＴデバイスが創出されろようにドープされ
たチャネル領域を有し、真性電圧利得が大きく入力容量
が小さいデバイスを構成する半導体デバイス忙関する。
スに関し、特に短チヤネル効果を軽減するカスコードＦ
ＥＴ−ＪＦＥＴデバイスが創出されろようにドープされ
たチャネル領域を有し、真性電圧利得が大きく入力容量
が小さいデバイスを構成する半導体デバイス忙関する。
ここ２〜３年の開学導体集積回路技術は高速の動作速度
を実現する方向に進んでいる。
を実現する方向に進んでいる。
ＭＯＳＦＥＴの動作速度の改善はそれに関連する入力容
量を減少することによって実現される。特に容量はＭＯ
ＳＦＥＴ のゲート長を短くすることによって小さく
できる。しかしながら、ゲート長を大幅に短くすると、
出力抵抗の減少のような望ましくない短チヤネル効果が
生ずる。
量を減少することによって実現される。特に容量はＭＯ
ＳＦＥＴ のゲート長を短くすることによって小さく
できる。しかしながら、ゲート長を大幅に短くすると、
出力抵抗の減少のような望ましくない短チヤネル効果が
生ずる。
短チヤネル効果の一部、特に電圧ブレークダウンとスレ
ショルドの変動を軽減することのできるデバイスのひと
つはＩＢ’Ｍ社によって開発され、ＩＥＥＥトランサク
ション・オン・エレクトロン・デバイス、ＦＤ−２７巻
、第８号、１９８０年８月、頁１．３５９−１３６７の
Ｓ、オグラ他のゝゝ低ドープドレイン・ソース（ＬＤＤ
）絶縁ゲート電界効果トランジスタの設計と特性“と題
する論文に述べられた低ドープドレイン・ソースデバイ
スである。ＬＤＤ構造はＩＧＦＥＴのチャネルとｎ＋の
ソース−ドレイン拡散領域の間に狭いセルファラインさ
れたｎ−領域を持っており、これによって最大電界強度
を低下し、ブレークダウン電圧を上昇している。
ショルドの変動を軽減することのできるデバイスのひと
つはＩＢ’Ｍ社によって開発され、ＩＥＥＥトランサク
ション・オン・エレクトロン・デバイス、ＦＤ−２７巻
、第８号、１９８０年８月、頁１．３５９−１３６７の
Ｓ、オグラ他のゝゝ低ドープドレイン・ソース（ＬＤＤ
）絶縁ゲート電界効果トランジスタの設計と特性“と題
する論文に述べられた低ドープドレイン・ソースデバイ
スである。ＬＤＤ構造はＩＧＦＥＴのチャネルとｎ＋の
ソース−ドレイン拡散領域の間に狭いセルファラインさ
れたｎ−領域を持っており、これによって最大電界強度
を低下し、ブレークダウン電圧を上昇している。
短チヤネル効果を改善するために提案されている他のデ
バイスは分離ゲートＭＯ８ＦＥＴ ’（ＳＧ−ＭＯＳＦ
ＥＴ） である。これについてはＩ ＥＥＥ トラン
ザクションオンエレクトロン・デバイスＥＤ−２８巻、
第７号、１９８１年７月、頁８８８−８９０のに、ヤマ
グチ他のゝゝチャネルドープ分離ゲート構造を持つサブ
ミクロンゲートＭＯ８ＦＥＴ’Ｓ（ＳＧ−ＭＯＳＦＥＴ
”Ｓ ）〃と題する論文に述べられている。この論文に
述べられたようにヤマグチ他のデバイスは埋込みチャネ
ル構造を特徴としており、ゲートはソースおよびドレイ
ンの両方から分離している。ＳＧ−ＭＯＳＦＥＴはフラ
ットバンド条件の下では本質的にデプリーションモード
であり、ソーストレイン間の導通路は組立てプロセスの
間に形成されろ。ゲートはそれに与える負電圧を増大す
ることによって、この導通チャネルをピンチオフするよ
うに動作する。ゲートはソースおよびドレインとは重な
っていないから、ゲート電極の大きさは利用できるリソ
グラフィ技術によってだけ制約されることになる。
バイスは分離ゲートＭＯ８ＦＥＴ ’（ＳＧ−ＭＯＳＦ
ＥＴ） である。これについてはＩ ＥＥＥ トラン
ザクションオンエレクトロン・デバイスＥＤ−２８巻、
第７号、１９８１年７月、頁８８８−８９０のに、ヤマ
グチ他のゝゝチャネルドープ分離ゲート構造を持つサブ
ミクロンゲートＭＯ８ＦＥＴ’Ｓ（ＳＧ−ＭＯＳＦＥＴ
”Ｓ ）〃と題する論文に述べられている。この論文に
述べられたようにヤマグチ他のデバイスは埋込みチャネ
ル構造を特徴としており、ゲートはソースおよびドレイ
ンの両方から分離している。ＳＧ−ＭＯＳＦＥＴはフラ
ットバンド条件の下では本質的にデプリーションモード
であり、ソーストレイン間の導通路は組立てプロセスの
間に形成されろ。ゲートはそれに与える負電圧を増大す
ることによって、この導通チャネルをピンチオフするよ
うに動作する。ゲートはソースおよびドレインとは重な
っていないから、ゲート電極の大きさは利用できるリソ
グラフィ技術によってだけ制約されることになる。
しかし、上述した従来技術はいずれも、電圧利得の減少
という短チヤネル効果には役に立たない。これはデバイ
スが飽和状態になったときに現われる出力抵抗の減少に
よって短ゲートのデバイスで生ずるものである。
という短チヤネル効果には役に立たない。これはデバイ
スが飽和状態になったときに現われる出力抵抗の減少に
よって短ゲートのデバイスで生ずるものである。
本発明は半導体デバイス特に真性ＪＦＥＴデバイスがチ
ャネル領域と基板の間に形成され、飽和領域で出力抵抗
の減少を生ずることなく動作できるカスコードＦＥＴ−
ＪＦＥＴ を形成するようにチャネル領域がドープ（添
加）され、これによって高い電圧利得を生ずるような半
導体デバイスに関するものである。
ャネル領域と基板の間に形成され、飽和領域で出力抵抗
の減少を生ずることなく動作できるカスコードＦＥＴ−
ＪＦＥＴ を形成するようにチャネル領域がドープ（添
加）され、これによって高い電圧利得を生ずるような半
導体デバイスに関するものである。
本発明の特徴に従えば、ゲート長が長いデバイスの動作
特性を持った短ゲート長のＦＥＴデバイスが形成される
。ＦＥＴとＪＦＥＴはカスコード増幅器として動作し、
ＦＥＴの両端の電圧降下を制限し、従って長チャネルデ
バイスの高飽和出力抵抗特性を維持し、従って高い直流
出力利得を生ずる。
特性を持った短ゲート長のＦＥＴデバイスが形成される
。ＦＥＴとＪＦＥＴはカスコード増幅器として動作し、
ＦＥＴの両端の電圧降下を制限し、従って長チャネルデ
バイスの高飽和出力抵抗特性を維持し、従って高い直流
出力利得を生ずる。
本発明の他の特徴に従えば、真性ＪＦＥＴの存在によっ
て、ゲート・ドレイン抵抗の増大（ミラー容量）が軽減
されろ。
て、ゲート・ドレイン抵抗の増大（ミラー容量）が軽減
されろ。
本発明のさらに他の特徴は図面を参照した以下の説明に
よって完全に明らかになる。
よって完全に明らかになる。
以下の図面においては同様の番号は同様の部分をいくつ
かの側面で見たものである。
かの側面で見たものである。
以下の説明においては説明の目的だけのために本発明は
ＭＯＳＦＥＴ−ＪＦｇＴカスコード装置として説明され
るが、これは開示のだめだけであり、本発明を限定する
ものではなく、本発明はＭＯＳＦＥＴ、ＭＥＳＦＥＴ、
ＪＦＥＴを含み、これに限定されないこの他の多くの半
導体デバイス構造に適用できろものであることを理解さ
れたい。さらにゝゝＭＯ８ＦＥＴ″デバイスは金属ゲー
ト構造はもちろんシリコンゲートを持つデバイスも含む
ものと考える。
ＭＯＳＦＥＴ−ＪＦｇＴカスコード装置として説明され
るが、これは開示のだめだけであり、本発明を限定する
ものではなく、本発明はＭＯＳＦＥＴ、ＭＥＳＦＥＴ、
ＪＦＥＴを含み、これに限定されないこの他の多くの半
導体デバイス構造に適用できろものであることを理解さ
れたい。さらにゝゝＭＯ８ＦＥＴ″デバイスは金属ゲー
ト構造はもちろんシリコンゲートを持つデバイスも含む
ものと考える。
第１図は本発明に従うＭＯＳデバイスの断面図を示し、
これはｎチャネルのデプリーションモード短ゲートＭＯ
８ＦＥＴ装置を示している。図示のように、デバイスは
ｐ形の基板１０と基板１０の上に分離して形成されたｎ
形のソース領域１２とｎ 形のトレイン領域１４とを
含んでいる。基板１０の上にｎ のソースおよびドレイ
ン領域１２および１４を形成するのは、例えば光りソグ
ラフイとエツチング、イオン打込み、熱処理を組合わせ
たような周知のどのような手法によっても良く、以下本
発明の部分を形成するのに使用されるこのような手法に
ついては、それに言及することなく説明することにする
。第１図を参照すれば基板１０上のｎ＋のソース領域１
２とｎ＋のドレイン領域１４０間にｎチャネル領域１６
が形成されており、ここで第１図に示すように、ｎチャ
ネルの領域１６は基板１０の中に長さしと深さｄを持っ
ている。
これはｎチャネルのデプリーションモード短ゲートＭＯ
８ＦＥＴ装置を示している。図示のように、デバイスは
ｐ形の基板１０と基板１０の上に分離して形成されたｎ
形のソース領域１２とｎ 形のトレイン領域１４とを
含んでいる。基板１０の上にｎ のソースおよびドレイ
ン領域１２および１４を形成するのは、例えば光りソグ
ラフイとエツチング、イオン打込み、熱処理を組合わせ
たような周知のどのような手法によっても良く、以下本
発明の部分を形成するのに使用されるこのような手法に
ついては、それに言及することなく説明することにする
。第１図を参照すれば基板１０上のｎ＋のソース領域１
２とｎ＋のドレイン領域１４０間にｎチャネル領域１６
が形成されており、ここで第１図に示すように、ｎチャ
ネルの領域１６は基板１０の中に長さしと深さｄを持っ
ている。
誘電体層１８が基板１ｏの上に形成されるが、ここでＭ
ＥＳＦＥＴデバイスでは誘電体層１８は省略されショッ
トキーコンタクトを用いることができる。ソース接触２
ｏはソース領域１２上にオーム接触として形成される。
ＥＳＦＥＴデバイスでは誘電体層１８は省略されショッ
トキーコンタクトを用いることができる。ソース接触２
ｏはソース領域１２上にオーム接触として形成される。
同様にドレイン接触２４ドレイン領域１４に対してオー
ム接触によって接続される。ゲート接触２２はｎチャネ
ル１６上の酸化物層１８の上に形成され、本発明の特徴
に従えば、ゲート接触２２の長さｔはいくらでも小さく
することができ、例えば、電子ビームリングラフィの手
法を使って７００Ａ程度のゲート長も実現することがで
きる。しかしゲートはソースおよびドレイン領域の両方
と重なり合って良く、それでも本発明に従って真性ＪＦ
ＥＴの動作を行なう。
ム接触によって接続される。ゲート接触２２はｎチャネ
ル１６上の酸化物層１８の上に形成され、本発明の特徴
に従えば、ゲート接触２２の長さｔはいくらでも小さく
することができ、例えば、電子ビームリングラフィの手
法を使って７００Ａ程度のゲート長も実現することがで
きる。しかしゲートはソースおよびドレイン領域の両方
と重なり合って良く、それでも本発明に従って真性ＪＦ
ＥＴの動作を行なう。
前述したように、分離ゲート構造、すなわち、デバイス
のドレインおよびソース領域の上に延びないゲート接触
を持った従来技術のデバイスが存在する。このようなデ
バイスの有用性を限定する問題は多々ある。これには出
力抵抗ｒ６が低いこと、チャネルの全長にわたってゲー
ト接触が存在しないために起因する寄生ソースおよびト
レインチャネル抵抗Ｒ５ｓ ＲＢ それに基板中に基
板／チャネルの空乏層が犬きく侵入することがあり得る
ことである。ここでこの空乏層の深さはドレインとソー
スの間隔に近いサイズにまでなり、ゲート長より大幅に
犬きくなって、これによってソースからチャネルの外の
空乏層に電子が注入されることが生じ得る。
のドレインおよびソース領域の上に延びないゲート接触
を持った従来技術のデバイスが存在する。このようなデ
バイスの有用性を限定する問題は多々ある。これには出
力抵抗ｒ６が低いこと、チャネルの全長にわたってゲー
ト接触が存在しないために起因する寄生ソースおよびト
レインチャネル抵抗Ｒ５ｓ ＲＢ それに基板中に基
板／チャネルの空乏層が犬きく侵入することがあり得る
ことである。ここでこの空乏層の深さはドレインとソー
スの間隔に近いサイズにまでなり、ゲート長より大幅に
犬きくなって、これによってソースからチャネルの外の
空乏層に電子が注入されることが生じ得る。
本発明は第１図に示すように上記の問題を本質的に除く
ことができ、これと共に主としてｎチャネル領域１６と
ゲート接触２２とドレイン接点２４０間に存在するｐ基
板１ｏの部分の相互作用によって、従来技術のデバイス
のブレークダウン電圧の低さ、帯域の狭さ等の他の問題
も除かれる。すなわち、ｐ基板１０とｎチャネル領域１
６はｐｎ接合を形成し、ｎチャネル領域１６、ｐ基板１
ｏおよびｎ＋のドレイン領域１４の間に真性接合ＦＥＴ
（ＪＦＥＴ）を形成する。ソース領域１２とゲート接触
２２の間のチャネル領域のアクティブなＪＦＦＪＴデバ
イスの存在は必ずしも本発明に従うものではないことが
理解されよう。
ことができ、これと共に主としてｎチャネル領域１６と
ゲート接触２２とドレイン接点２４０間に存在するｐ基
板１ｏの部分の相互作用によって、従来技術のデバイス
のブレークダウン電圧の低さ、帯域の狭さ等の他の問題
も除かれる。すなわち、ｐ基板１０とｎチャネル領域１
６はｐｎ接合を形成し、ｎチャネル領域１６、ｐ基板１
ｏおよびｎ＋のドレイン領域１４の間に真性接合ＦＥＴ
（ＪＦＥＴ）を形成する。ソース領域１２とゲート接触
２２の間のチャネル領域のアクティブなＪＦＦＪＴデバ
イスの存在は必ずしも本発明に従うものではないことが
理解されよう。
理想的な構成では、ゲートとソースの間の間隔は最小化
される。本発明に従えば、デバイスの動作範囲で、ｎチ
ャネル領域１６がピンチオフし、基板とチャネルの間の
ｐｎ接合でアクティブなＪＦＥＴが生ずるようなｎチャ
ネル領域における予め定められたドーピングの濃度と厚
さが必要である。これに対して従来技術のデバイスはゲ
ート接触２２とドレイン接触２４との間の線形抵抗ＲＩ
）だけを生ずるドーピング濃度と厚みから成っている。
される。本発明に従えば、デバイスの動作範囲で、ｎチ
ャネル領域１６がピンチオフし、基板とチャネルの間の
ｐｎ接合でアクティブなＪＦＥＴが生ずるようなｎチャ
ネル領域における予め定められたドーピングの濃度と厚
さが必要である。これに対して従来技術のデバイスはゲ
ート接触２２とドレイン接触２４との間の線形抵抗ＲＩ
）だけを生ずるドーピング濃度と厚みから成っている。
従って、本発明に従えば、ＭＯＳＦＥＴとＪＦＥＴがチ
ャネルに沿って直列になったようなカスコードＭＯ８Ｆ
ＩＩＥＴ−ＪＦＥＴ増幅デバイスが形成される。カスコ
ード構成の等価回路は第２３４とＪＦＥＴ３６を含み、
上に定義したソース抵抗Ｒｓはゲート接触２２とソース
接触２００間のチャネルに含まれている。前述したよう
に本発明はアクティブＪＦＥＴデバイスで上述した線形
ドレイン抵抗ＲＤを置き換えることによって従来技術の
分離ゲートＭＯ８ＦＥＴデバイスの特性を大幅に改善し
、これによって分離ゲートＭＯ８ＦＥＴの動作を大幅に
改善したものであるということができろ。
ャネルに沿って直列になったようなカスコードＭＯ８Ｆ
ＩＩＥＴ−ＪＦＥＴ増幅デバイスが形成される。カスコ
ード構成の等価回路は第２３４とＪＦＥＴ３６を含み、
上に定義したソース抵抗Ｒｓはゲート接触２２とソース
接触２００間のチャネルに含まれている。前述したよう
に本発明はアクティブＪＦＥＴデバイスで上述した線形
ドレイン抵抗ＲＤを置き換えることによって従来技術の
分離ゲートＭＯ８ＦＥＴデバイスの特性を大幅に改善し
、これによって分離ゲートＭＯ８ＦＥＴの動作を大幅に
改善したものであるということができろ。
動作に尚っては、デバイス全体のアクティブな構成要素
はカスコード増幅器として動作し、ＭＯ８ＦＥＴ３４は
入力トランジスタを形成し、ＪＦＥＴ３６は出力トラン
ジスタを形成する。カスコード構成では、入力トランジ
スタの両端のドレインソース間の電圧降下は出力トラン
ジスタによって決定されるが、本発明に従えば、これは
極めて小さくすることができる。本発明では、ＪＦＥＴ
３６はＭＯＳＦＥＴより長いチャネルを持つので、従等
の特性を持ち、例えば、出力抵抗ｒｏは犬きく、関連す
る直流電圧利得も大きい。従ってＭＯＳＦＥＴ ３４は
短チャネルのデバイスで低出力抵抗を持ち、また短チヤ
ネルデバイスの他の欠点もあるが、二つのデバイスが相
補的に動作してＭＯＳＦＥＴ−ＪＦＥＴの構成でＭＯＳ
ＦＥＴだけの場合よりも長いチャネルのデバイスとして
動作ずろようにできる。さらに、本発明のカスコード装
置ではＭＯ８ＦＥＴデバイスのゲート領域とドレイン領
域の間に発生するミラー容量Ｃの効果を減少し、これに
よって本発明の動作帯域が改善される。
はカスコード増幅器として動作し、ＭＯ８ＦＥＴ３４は
入力トランジスタを形成し、ＪＦＥＴ３６は出力トラン
ジスタを形成する。カスコード構成では、入力トランジ
スタの両端のドレインソース間の電圧降下は出力トラン
ジスタによって決定されるが、本発明に従えば、これは
極めて小さくすることができる。本発明では、ＪＦＥＴ
３６はＭＯＳＦＥＴより長いチャネルを持つので、従等
の特性を持ち、例えば、出力抵抗ｒｏは犬きく、関連す
る直流電圧利得も大きい。従ってＭＯＳＦＥＴ ３４は
短チャネルのデバイスで低出力抵抗を持ち、また短チヤ
ネルデバイスの他の欠点もあるが、二つのデバイスが相
補的に動作してＭＯＳＦＥＴ−ＪＦＥＴの構成でＭＯＳ
ＦＥＴだけの場合よりも長いチャネルのデバイスとして
動作ずろようにできる。さらに、本発明のカスコード装
置ではＭＯ８ＦＥＴデバイスのゲート領域とドレイン領
域の間に発生するミラー容量Ｃの効果を減少し、これに
よって本発明の動作帯域が改善される。
本発明の一実現例では、ｐ基板１０は比抵抗３８０ｍの
ボロンをドープしたシリコンウェハであり、Ｂ＋のソー
ス領域１２とドレイン領域１４はヒ素Ａ３＋を５×１ｏ
１５／ｃｒｎ２でイオン注入することによって形成され
る。
ボロンをドープしたシリコンウェハであり、Ｂ＋のソー
ス領域１２とドレイン領域１４はヒ素Ａ３＋を５×１ｏ
１５／ｃｒｎ２でイオン注入することによって形成され
る。
ｎチャネル領域１６は７．５ ｘ １０” ／ ｃｍ２
でヒ素（Ａｓ＋）を注入し、さらにポロン（Ｂ＋）を２
×１０１２／Ｃｍ２で注入して形成できる。
でヒ素（Ａｓ＋）を注入し、さらにポロン（Ｂ＋）を２
×１０１２／Ｃｍ２で注入して形成できる。
ゲート酸化物層１８ば３００Ａの厚みを持つ。
また本発明に従って形成されろデバイスのゲート長ｔ、
ｉ＋は例えば０．０８ ｔｔｍがらＬ６ｚｔｍの長さを
持つ。
ｉ＋は例えば０．０８ ｔｔｍがらＬ６ｚｔｍの長さを
持つ。
本発明の他の実施例を第３図に示す。これはｎチャネル
のエンハンスメントモードのカスコードＭＯ８ＦＥＴ−
ＪＦＥＴの断面図を示すものである。第１図のデバイス
と比較すると、第３図に図示しだデバイスは第１図のｎ
チャネル領域の代りにドレインＩｌｌに真性ＪＦＥ’ｌ
’を形成するようにソース打込領域（インブラント）１
５とドレイン打込領域１７を含んでいる。第３図に図示
するように基板１ｏはｎ形のソース打込領域１５とドレ
イン打込領域１γの間で上方に延びており、ゲートから
の電界によって反転されてエンハンスメントモードのデ
バイスの導通チャネルとなる。第１図に関連して前述し
たデバイスと同様に、ｎ形のドレイン打込領域１７とそ
の直下の基板は真性ＪＦＥＴを形成するようなドーピン
グ濃度と厚みを持っており、ＪＦＥＴデバイスの動作領
域でピンチオフするようになっている。第３図のカスコ
ードデバイスの等価回路は第４図に図示されている。
のエンハンスメントモードのカスコードＭＯ８ＦＥＴ−
ＪＦＥＴの断面図を示すものである。第１図のデバイス
と比較すると、第３図に図示しだデバイスは第１図のｎ
チャネル領域の代りにドレインＩｌｌに真性ＪＦＥ’ｌ
’を形成するようにソース打込領域（インブラント）１
５とドレイン打込領域１７を含んでいる。第３図に図示
するように基板１ｏはｎ形のソース打込領域１５とドレ
イン打込領域１γの間で上方に延びており、ゲートから
の電界によって反転されてエンハンスメントモードのデ
バイスの導通チャネルとなる。第１図に関連して前述し
たデバイスと同様に、ｎ形のドレイン打込領域１７とそ
の直下の基板は真性ＪＦＥＴを形成するようなドーピン
グ濃度と厚みを持っており、ＪＦＥＴデバイスの動作領
域でピンチオフするようになっている。第３図のカスコ
ードデバイスの等価回路は第４図に図示されている。
上述したｎ −Ｍ ＯＳ構造の代りに、本発明はまたｐ
−ＭＯＳデバイスとしても構成でき、この場合は本発明
に従って形成されるｎチャネルのデプリーションモード
カスコードＭＯ８ＦＥＴ−ＪＦＥＴデバイスは第５図に
示すようになり、その等価回路は第６図に示すようにな
る。ｎ−ＭＯＳデバイスの場合と同様に、本発明に従っ
てｐ−１ｖｉｏｓのエンハンスメントモードのデバイス
も形成でき、第７図に図示されている。その等価回路を
第８図に図示する。第５図および第７図の両方のデバイ
スにおいて、基板４０ばｎ形の材料で形成され、ソース
４２およびドレイン領域４４はｎ基板４０中に形成され
たｐ＋形の材料から成る。
−ＭＯＳデバイスとしても構成でき、この場合は本発明
に従って形成されるｎチャネルのデプリーションモード
カスコードＭＯ８ＦＥＴ−ＪＦＥＴデバイスは第５図に
示すようになり、その等価回路は第６図に示すようにな
る。ｎ−ＭＯＳデバイスの場合と同様に、本発明に従っ
てｐ−１ｖｉｏｓのエンハンスメントモードのデバイス
も形成でき、第７図に図示されている。その等価回路を
第８図に図示する。第５図および第７図の両方のデバイ
スにおいて、基板４０ばｎ形の材料で形成され、ソース
４２およびドレイン領域４４はｎ基板４０中に形成され
たｐ＋形の材料から成る。
誘電体層１８と、ソース接触１８、ゲート接触２２およ
びドレイン接触２４は上述のｎ−ＭＯＳデバイスの構成
と同様である。
びドレイン接触２４は上述のｎ−ＭＯＳデバイスの構成
と同様である。
第５図のデプリーション七−ドの構成はアクティブｎチ
ャネルＪＦＥＴ、５２を形成するｐｎ接合を作るようｎ
基板４０と干渉するような不純物濃度と厚みを有するｎ
チャネル領域４６を含んでいる。ｐｎ接合はｐチャネル
ＪＦ］１ＥＴ５２のソース入力接触を形成し、ＪＦＥＴ
５２のゲートは基板４０であり、ＪＦＥＴ５２のドレイ
ンはトレイン接触２４である。従って第６図に示すよう
に第５図のデバイスはｐチャネルデプリーションモード
ＭＯ８ＦＥＴ−ＪＦＥＴを形成し、ｎチャネルのデプリ
ーションモードＭＯ８ＦＨ：Ｔ５６は入力トランジスタ
となり、ｔチャネルのＪＦＥＴ５２は出力トランジスタ
となる。第７図のデバイスと第５図との差はその動作が
エンハンスメントモードとなる点だけであり、ｎチャネ
ル領域４６の代りに、それぞれｐソースおよびドレイン
のイオン打込み領域４５．４７がある。
ャネルＪＦＥＴ、５２を形成するｐｎ接合を作るようｎ
基板４０と干渉するような不純物濃度と厚みを有するｎ
チャネル領域４６を含んでいる。ｐｎ接合はｐチャネル
ＪＦ］１ＥＴ５２のソース入力接触を形成し、ＪＦＥＴ
５２のゲートは基板４０であり、ＪＦＥＴ５２のドレイ
ンはトレイン接触２４である。従って第６図に示すよう
に第５図のデバイスはｐチャネルデプリーションモード
ＭＯ８ＦＥＴ−ＪＦＥＴを形成し、ｎチャネルのデプリ
ーションモードＭＯ８ＦＨ：Ｔ５６は入力トランジスタ
となり、ｔチャネルのＪＦＥＴ５２は出力トランジスタ
となる。第７図のデバイスと第５図との差はその動作が
エンハンスメントモードとなる点だけであり、ｎチャネ
ル領域４６の代りに、それぞれｐソースおよびドレイン
のイオン打込み領域４５．４７がある。
当業者には周知であるように、ｐ−ＭＯＳとｎ −Ｍ
ＯＳのデバイスの両方を単一の基板上に形成し、単一の
相補ＭＯ８（ＣＭＯＳ）デバイスを形成するように対と
することもできる。この技術は本発明に関連して第９図
に示すようなＣＭＯＳ増幅器を形成するのに応用するこ
ともできる。第９図に示すように、ＣＭＯ３増幅器の入
力（駆動）部６０は第３図に示すようなｎチャネルのエ
ンハンスメントモードのカスコードＭＯ８ＦＥＴ−ＪＦ
ＥＴで゛あり、ＣＭＯＳ増幅器の出力（負荷）部７０は
第７図に示すようなｎチャネルのエンハンスメントモー
ドのカスコードＭＯ８ＦＥＴ−ＪＦＥＴである。ＣＭＯ
Ｓ増幅器の等価回路は第１０図に図示されており、ここ
で第８図および第９図に見られるように、増幅器の入力
信号はｎチャネルＭＯＳＦＥＴ ６２のゲート接点２２
□に考えられろ。出力電圧ＶｏｕｔはＪＦＥＴ６４のド
レイン接触２４！とＪＦＦＪＴ６８のソース接触２０２
の接合で生ずる。この回路においては、ゲート長が短く
なるだめと、ｎチャネルデバイスのゲートドレインの重
なりによる容量が小さくなるので、通常のＣＭＯ３増幅
器に比べて入力容量は小さくなる。丑たｎチャネルの駆
動部６ｏもｎチャネルの負荷部γ０も出方抵抗が犬きぐ
なっているから、本発明によって形成されるＣＭＯＳデ
バイスには大きな電圧利得を期待することができる。
ＯＳのデバイスの両方を単一の基板上に形成し、単一の
相補ＭＯ８（ＣＭＯＳ）デバイスを形成するように対と
することもできる。この技術は本発明に関連して第９図
に示すようなＣＭＯＳ増幅器を形成するのに応用するこ
ともできる。第９図に示すように、ＣＭＯ３増幅器の入
力（駆動）部６０は第３図に示すようなｎチャネルのエ
ンハンスメントモードのカスコードＭＯ８ＦＥＴ−ＪＦ
ＥＴで゛あり、ＣＭＯＳ増幅器の出力（負荷）部７０は
第７図に示すようなｎチャネルのエンハンスメントモー
ドのカスコードＭＯ８ＦＥＴ−ＪＦＥＴである。ＣＭＯ
Ｓ増幅器の等価回路は第１０図に図示されており、ここ
で第８図および第９図に見られるように、増幅器の入力
信号はｎチャネルＭＯＳＦＥＴ ６２のゲート接点２２
□に考えられろ。出力電圧ＶｏｕｔはＪＦＥＴ６４のド
レイン接触２４！とＪＦＦＪＴ６８のソース接触２０２
の接合で生ずる。この回路においては、ゲート長が短く
なるだめと、ｎチャネルデバイスのゲートドレインの重
なりによる容量が小さくなるので、通常のＣＭＯ３増幅
器に比べて入力容量は小さくなる。丑たｎチャネルの駆
動部６ｏもｎチャネルの負荷部γ０も出方抵抗が犬きぐ
なっているから、本発明によって形成されるＣＭＯＳデ
バイスには大きな電圧利得を期待することができる。
第１図および第２図は本発明に従って形成されるｎチャ
ネルテプリーションモード・カスコードＭＯ８ＦＥＴ−
ＪＦＥＴ増幅器；第３図および第４図は本発明に従って
形成されるｎチャネルエンハンスメントモード・カスコ
ードＭＯ８ＦＥＴ−ＪＦＥＴ増幅器；第５図および第６
図は本発明に従って形成されるｎチャネルデプリーショ
ンモード・カスコードＭＯ８ＦＥＴ−ＪＦＥＴ増幅器；
第７図および第８図は本発明に従って形成されろｎチャ
ネルエンハンスメントモード・カスコードＭＯ８ＦＥＴ
−ＪＦＥＴ増幅器：第９図および第１０図は本発明に従
って形成されるＣＭＯＳ増幅器である。 〔主要部分の符号の説明〕 特許請求の範囲中の名称 符 号 明細書中の名
称チャネル導体 １６．１７ チャネル基板
１０ 基板ソース領域
１２ ソースドレイン領域 １４
トレインゲート電極 ２２ ケー
トゲート障壁 １８ 誘電体層ソース
打込み導体 １５ ソース打込み導体トレイ
ン打込み導体 １７ ドレイン打込み導
体基板打込み ４０（第９図）基板打込み第２
のソース領域 ４２ ソース第２のドレイン
領域 ４４ トレイン第２のソース電極
２０□ ソース第２のドレイン電極 ２４
□ トレイン第２のゲート障壁 １８２
誘電体層箱２のゲート電極 ２２゜ ゲート第
２のチャネル導体 ４７ チャネルドレイン
電極 ２４１ ドレイン接触出願人
ウェスターン エレクトリックカムパニー、インコーポ
レーテッド １／２ Ｆ／に、 ／ ＃
θ２Ｆ／に、 ７ ＦＩＧ、８
ＦＩＧ、 ９ Ｆ／に、 １０ ヤツクル アメリカ合衆国０７７３３ニユージ ヤーシイ・モンマウス・ホルム デル・ストニー・プルツク・ロ ード３１ （参会 明 者 ピン・ケウン・ニー アメリカ合衆国０７７１２ニュージ ャーシイ・モンマウス・オーツ ャン・アパートメント２ビー・ アームストロング・ブウルヴア ード９０１ ０発 明 者 ロパート・ジエラルド・スワルツ アメリカ合衆国０７７３２ニユージ ヤーシイ・モンマウス・ハイラ ンズ・ツインライツ・テラス・ ジエー１５
ネルテプリーションモード・カスコードＭＯ８ＦＥＴ−
ＪＦＥＴ増幅器；第３図および第４図は本発明に従って
形成されるｎチャネルエンハンスメントモード・カスコ
ードＭＯ８ＦＥＴ−ＪＦＥＴ増幅器；第５図および第６
図は本発明に従って形成されるｎチャネルデプリーショ
ンモード・カスコードＭＯ８ＦＥＴ−ＪＦＥＴ増幅器；
第７図および第８図は本発明に従って形成されろｎチャ
ネルエンハンスメントモード・カスコードＭＯ８ＦＥＴ
−ＪＦＥＴ増幅器：第９図および第１０図は本発明に従
って形成されるＣＭＯＳ増幅器である。 〔主要部分の符号の説明〕 特許請求の範囲中の名称 符 号 明細書中の名
称チャネル導体 １６．１７ チャネル基板
１０ 基板ソース領域
１２ ソースドレイン領域 １４
トレインゲート電極 ２２ ケー
トゲート障壁 １８ 誘電体層ソース
打込み導体 １５ ソース打込み導体トレイ
ン打込み導体 １７ ドレイン打込み導
体基板打込み ４０（第９図）基板打込み第２
のソース領域 ４２ ソース第２のドレイン
領域 ４４ トレイン第２のソース電極
２０□ ソース第２のドレイン電極 ２４
□ トレイン第２のゲート障壁 １８２
誘電体層箱２のゲート電極 ２２゜ ゲート第
２のチャネル導体 ４７ チャネルドレイン
電極 ２４１ ドレイン接触出願人
ウェスターン エレクトリックカムパニー、インコーポ
レーテッド １／２ Ｆ／に、 ／ ＃
θ２Ｆ／に、 ７ ＦＩＧ、８
ＦＩＧ、 ９ Ｆ／に、 １０ ヤツクル アメリカ合衆国０７７３３ニユージ ヤーシイ・モンマウス・ホルム デル・ストニー・プルツク・ロ ード３１ （参会 明 者 ピン・ケウン・ニー アメリカ合衆国０７７１２ニュージ ャーシイ・モンマウス・オーツ ャン・アパートメント２ビー・ アームストロング・ブウルヴア ード９０１ ０発 明 者 ロパート・ジエラルド・スワルツ アメリカ合衆国０７７３２ニユージ ヤーシイ・モンマウス・ハイラ ンズ・ツインライツ・テラス・ ジエー１５
Claims (1)
- 【特許請求の範囲】 ｌ 第１の導通形の基板と； 基板上に相互に予め定められたように離して形成され第
１の導通形とは逆の第２の導通形を有するリース領域と
ドレイン領域と； ソース領域に接触するように形成されたソース電極と； ドレイン領域に接触するように形成されたトレイン電極
と； 基板と密接するように基板の上に配置されたゲート障壁
と： ゲート障壁の一部に接触するように形成されたゲート電
極とを含む半導体デバイスにおいて、 ソース領域とドレイン領域の間には、その間に導通路を
与えるためにチャネル導体が形成されており、チャネル
導体はチャネル導体と、基板と、ドレイン接触の間で接
合電界効果トランジスタの動作を行なうこ°パとができ
るような予め定められた不純物濃度と予め定められた厚
みとを有する第２の導通形のものとなっていることを特
徴とする半導体デバイス。 ２、特許請求の範囲第１項に記載のデバイスにおいて、 ゲート電極はゲート電極がソース領域およびドレイン領
域の上に来ないようにチャネル導体の上にだけ配置され
たゲート障壁の部分の上にだけ形成されていることを特
徴とする半導体デバイス。 ３ 特許請求の範囲第１項に記載のデバイスにおいて、 第１の導通形はｎ形であり、第２の導通形はｐ形である
ことを特徴とする半導体デバイス。 ４ 特許請求の範囲第１項に記載のデバイスにおいて、 第１の導通形はｐ形であり、第２の導通形はｎ形である
ことを特徴とする半導体デバイス。 ５ 特許請求の範囲第１項に記載のデバイスにおいて、 ゲート障壁は絶縁材料の層を含むことを特徴とする半導
体デバイス。 ６ 特許請求の範囲第１項に記載のデバイスにおいて、 ゲート障壁はショットキー接触から成ることを特徴とす
る半導体デバイス。 ７ 特許請求の範囲第１項に記載のデバイスにおいて、 ゲート障壁は第２の導通形の基板材料から成り、これに
よってゲート障壁ト基板ノ間にｐｎ接合を形成すること
を特徴とする半導体デバイス。 ８ 特許請求の範囲第１項に記載のデバイスにおいて、 チャネル導体はソース領域とドレイン領域の間に延び、
両方に密着していることを特徴とする半導体デバイス。 ９ 特許請求の範囲第１項に記載のデバイスにおいて、 チャネル導体はソース領域と密着したソース打込み導体
とドレイン領域と密着したドレイン打込み導体から成り
、これによってソース打込み導体とドレイン打込み導体
は相互に離れた関係を持つことを特徴とする半導体デバ
イス。 １０ 特許請求の範囲第１項に記載のデバイスにおいて
、 基板はボロン添加シリコン材料から成り、ソース領域、
ドレイン領域およびチャネル導体はヒ素添加材料から成
ることを特徴とする半導体デバイス。 １１ 特許請求の範囲第９項に記載のデバイスにおいて
、 該半導体デバイスは ドレイン領域のとなりに、それとは離れて基板中に形成
された第２の導通形の基板打込みと： 該基板打込み中に相互に離れて形成された第１の導通形
の第２のソース領域と第２のドレイン領域と； 第２のソース領域に接触するように形成された第２のソ
ース電極と； 該第２のドレイン領域に接触するように形成された第２
のトレイン電極と； 基板打込みの上にこれを密着するように配置された第２
のゲート障壁と； 第２のゲート障壁の一部に接触するように形成された第
２のゲート電極と； 第２のソース領域と第２のドレイン領域の間に形成され
、この間に導通路を提供するように基板打込みの中に形
成された第２のチャネル導体とを含み；第２のチャネル
導体は第１の導通形であり、第２のチャネル導体と、基
板打込みと、第２のトレイン接触の間で接合電界効果ト
ランジスタ動作を生ずることができる予め定められた添
加物濃度と予め定められた厚みを持つようになっており
、 さらにドレイン電極と第２のソース電極を接続して相補
デバイスと半導体デバイスの残りの部分を電気的に接続
して相補半導体デバイス増幅器を形成するだめの相互接
続導体を含むことを特徴とする半導体デバイス。 １２ 第１の導通形を持つシリコン基板上に半導体電界
効果トランジスタを作る方法であって、 ａ 基板中に相互に離して予め定めた距離でソース領域
とドレイン領域を形成 し、ソース領域とトレイン領域は第１ の導通形とは逆の第２の導通形を有す るようにし、 ｂ 基板中にゲート障壁を配置し、 Ｃソース電極をソース領域に接触し、 ゲート電極をゲート障壁の一部に接続 し、ドレイン電極をトレイン領域に接 続する ステップから成るトランジスタ製造法において、さらに ｄ ソース領域とドレイン領域の間にその間で導通路を
形成するようにチャネ ル導体を作り、チャネル導体は第２の 導通形を持ち、チャネル導体と、基板 と、ドレイン接触の間で接合電界効果 トランジスタを形成することができる ような予め定められた厚みと、予め定 められた添加物濃度の両方を有するよ うにする ステップを含むことを特徴とする半導体電界効果トラン
ジスタ製造法。 １３ 特許請求の範囲第１２項に記載の方法において、 ステップ（ｃ）では、ゲート電極はゲート障壁のソース
領域およびドレイン領域のいずれか一方もしくは両方と
重々り合わない部分に接触することを特徴とする半導体
電界効果トランジスタ製造法。 １４ 特許請求の範囲第１２項に記載の方法において、 第１の導通形はｎ形であり、第２の導通形はｐ形である
ことを特徴とする半導体電界効果トランジスタ製造法。 １５ 特許請求の範囲第１２項に記載の方法において、 第１の導通形はｐ形であり、第２の導通形はｎ形である
ことを特徴とする半導体電界効果トランジスタ製造法。 １６ 特許請求の範囲第１２項に記載の方法において、 ステップ（ｄ）の実行では、チャネル導体はソース領域
とドレイン領域の両方に密着するようにこれらの間に形
成されることを特徴とする半導体電界効果トランジスタ
製造法。 １７ 特許請求の範囲第１２項に記載の方法において、 ステップ（ｄ）の実行では、チャネル導体はドレイン領
域と密着するように配置されたドレイン打込み導体とソ
ース領域と密着するように配置されたソース打込み領域
とを含み、ソース打込み導体とドレイン打込み導体は相
互に離れていることを特徴とする半導体電界効果トラン
ジスタ製造法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US44864682A | 1982-12-10 | 1982-12-10 | |
| US448646 | 1982-12-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59114862A true JPS59114862A (ja) | 1984-07-03 |
Family
ID=23781103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58231582A Pending JPS59114862A (ja) | 1982-12-10 | 1983-12-09 | 半導体デバイス及びその製造法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0113540A3 (ja) |
| JP (1) | JPS59114862A (ja) |
| KR (1) | KR840007310A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61133656A (ja) * | 1984-12-03 | 1986-06-20 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS6386555A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | 半導体装置 |
| US6278127B1 (en) * | 1994-12-09 | 2001-08-21 | Agere Systems Guardian Corp. | Article comprising an organic thin film transistor adapted for biasing to form a N-type or a P-type transistor |
| US20030227320A1 (en) * | 2002-06-05 | 2003-12-11 | Intel Corporation | Buffer, buffer operation and method of manufacture |
| US7582922B2 (en) * | 2007-11-26 | 2009-09-01 | Infineon Technologies Austria Ag | Semiconductor device |
| KR102299502B1 (ko) * | 2020-05-20 | 2021-09-07 | 주식회사 이화에스알씨 | 톱피더의 교체가 용이한 플라이어장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS571149B2 (ja) * | 1974-08-28 | 1982-01-09 | ||
| US4145233A (en) * | 1978-05-26 | 1979-03-20 | Ncr Corporation | Method for making narrow channel FET by masking and ion-implantation |
-
1983
- 1983-12-06 EP EP83307405A patent/EP0113540A3/en not_active Withdrawn
- 1983-12-07 KR KR1019830005785A patent/KR840007310A/ko not_active Application Discontinuation
- 1983-12-09 JP JP58231582A patent/JPS59114862A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR840007310A (ko) | 1984-12-06 |
| EP0113540A3 (en) | 1985-06-05 |
| EP0113540A2 (en) | 1984-07-18 |
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