JP3164077B2 - 電界効果型トランジスタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電界効果型トラ
ンジスタ（Field Effect Transistor：以下、ＦＥＴと
も称する）に係り、詳しくは、オフセット領域を有し高
耐圧で使用されるＦＥＴに関する。

【０００２】

【従来の技術】ＦＥＴはソース・ドレイン間のチャネル
層を流れるドレイン電流を、ソース・ゲート間に加える
ゲート電圧によって制御する電圧駆動型のトランジスタ
であり、電流駆動型のバイポーラ型トランジスタに比較
して、高い入力インピーダンスが得られるという利点を
有している。このため、従来から、高入力インピーダン
スを必要とする増幅器の入力段などに好んで使用されて
いる。また、同ＦＥＴは高耐圧を必要とする各種電子機
器の分野に広く適用されている。

【０００３】ここで、ＦＥＴの耐圧向上を図るには、一
般に、ゲート金属と半導体基板との間の耐圧を向上させ
ることで目的を達成する考えと、ゲートとドレインとの
間に設けられるオフセット領域を改良して耐圧を向上さ
せることで目的を達成する考えとが知られている。しか
しながら、前者は、ゲート金属と半導体基板との材料の
組み合わせによって耐圧が決定されるので、ゲート金属
材料などの変更に伴う工程数の増加、新規プロセス装置
の導入などが必要になるため、製造が複雑になりコスト
アップが避けられないので、適用性は低い。一方、後者
は、ゲートとドレインとの間に抵抗領域を設けて耐圧を
向上させるものであり、このような考えは、例えば特開
平８−９７４１１号公報に開示されている。

【０００４】同公報には、ゲート電極とドレイン領域と
の間にトレンチを設け、このトレンチに沿ってドレイン
ドリフト領域を形成して、高耐圧化を図るようにしたＭ
ＯＳ（Metal Oxide Semiconductor）型ＦＥＴが示され
ている。すなわち、同公報では上述のドレインドリフト
領域によりドレイン抵抗を構成して、ＭＯＳ型ＦＥＴの
耐圧向上を図っている。しかし、同ＭＯＳ型ＦＥＴは、
半導体基板にトレンチ加工後に、ドレインドリフト領域
を形成する構造になっているので、製造工程が複雑にな
る欠点がある。

【０００５】このため、別のな観点からＦＥＴの耐圧向
上を図る考えとして、例えば特開昭５７−２０７３７９
号公報に開示されているように、等価的に二つのＦＥＴ
がカスコード接続されるように構成したＦＥＴが知られ
ている。同カスコード接続は、一つのＦＥＴ（第１のＦ
ＥＴとも称する）のオフセット領域に等価的にもう一つ
のＦＥＴ（第２のＦＥＴとも称する）を形成して、第１
のＦＥＴのドレインと第２のＦＥＴのソースとを接続し
て、等価的に一つのＦＥＴを構成するようにしたもので
ある。さらに、上述したカスコード接続によるＦＥＴを
構成する場合、半導体と表面絶縁膜との界面に生ずる表
面準位を利用する考えもある。

【０００６】

【発明が解決しようとする課題】ところで、上記特開昭
５７−２０７３７９号公報記載のカスコード接続を利用
した構成の従来の電界効果型トランジスタでは、耐圧向
上を図ることができるものの、その反面ドレイン抵抗が
増加するという問題がある。すなわち、等価的に二つの
ＦＥＴがカスコード接続された構成のＦＥＴにすると、
同ＦＥＴの耐圧は向上するが、図１８に示すように、ド
レイン電圧（横軸）とドレイン電流（縦軸）との関係を
示す静特性において、ドレイン抵抗の増加につれてドレ
イン電流が飽和点に達する電圧、いわゆるニー（Knee）
電圧Ｖｋが高くなるという欠点が生ずる。このようにニ
ー電圧が高くなると、ＦＥＴを例えばスイッチング動作
させる場合、オン−オフ特性が悪くなるような不都合が
生ずるようになる。

【０００７】また、カスコード接続によるＦＥＴで、上
述のように半導体と表面絶縁膜との界面の表面準位を利
用する場合には、表面準位の制御が困難なので、安定し
た耐圧を得ることが困難になる。このため、同表面準位
の利用は避けることが望ましい。

【０００８】この発明は、上述の事情に鑑みてなされた
もので、耐圧向上が図れるというカスコード接続の利点
を生かした上で、ドレイン抵抗を減少させることができ
るようにした電界効果型トランジスタを提供することを
目的としている。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、第１の電界効果型トランジ
スタにオフセット領域が設けられ、該オフセット領域
に、上記第１の電界効果型トランジスタの耐圧向上の機
能を有する第２の電界効果型トランジスタが形成され、
上記第１及び第２の電界効果型トランジスタがカスコー
ド接続されてなる電界効果型トランジスタに係り、上記
第２の電界効果型トランジスタのチャネル層の幅は、上
記第１の電界効果型トランジスタのそれよりも大きく設
定され、上記第２の電界効果型トランジスタのソース電
極は上記第１の電界効果型トランジスタのドレイン電極
と離れて基板上に形成されていることを特徴としてい
る。

【００１０】また、請求項２記載の発明は、第１の電界
効果型トランジスタにオフセット領域が設けられ、該オ
フセット領域に、上記第１の電界効果型トランジスタの
耐圧向上の機能を有する第２の電界効果型トランジスタ
が形成され、上記第１及び第２の電界効果型トランジス
タがカスコード接続されてなる電界効果型トランジスタ
に係り、上記第２の電界効果型トランジスタは、上記第
１の電界効果型トランジスタと一体化されて基板上に形
成されるとともに、上記第２の電界効果型トランジスタ
のチャネル層の幅は、上記第１の電界効果型トランジス
タのそれよりも大きく設定され、上記第１の電界効果型
トランジスタは、両端部にソース及びドレイン電極が形
成された第１導電型半導体層を含む一方、上記第２の電
界効果型トランジスタは、上記第１導電型半導体層上に
形成された第２導電型半導体層を含んで上記第１の電界
効果型トランジスタの上記ソース及びドレイン電極をそ
のままソース及びドレイン電極として兼用し、上記第１
導電型半導体層に整流性を示すとともに、上記第２導電
型半導体層にオーミック性を示す上記第１及び第２の電
界効果型トランジスタの共通のゲート金属を上記オフセ
ット領域に設けることを特徴としている。

【００１１】

【００１２】

【００１３】

【００１４】

【００１５】

【００１６】

【００１７】

【００１８】

【００１９】

【００２０】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である電界効果型トラン
ジスタの構成を示す平面図、図２は図１のＡ−Ａ矢視断
面図、図３は同電界効果型トランジスタの構成の主要部
を示す斜視図である。この例の電界効果型トランジスタ
は、図１及び図２に示すように、ＧａＡｓからなる半絶
縁性の基板４の上に、ＭＥＳ(Metal Semiconductor)型
構造の第１のＦＥＴ１が形成されていて、さらに、第１
のＦＥＴ１のオフセット領域３に、耐圧向上用の半導体
装置としてのＪ（Junction）型構造の第２のＦＥＴ２
が、第１のＦＥＴ１と離れて形成されて、第２のＦＥＴ
２が第１のＦＥＴ１に接続され、第２のＦＥＴ２のチャ
ネル層３２の幅Ｗ２は、第１のＦＥＴ１のチャネル層１
９の幅Ｗ１よりも大きく設定（Ｗ１＜Ｗ２）されてい
る。

【００２１】ここで、基板４上には、ｎ型ＧａＡｓ層５
がエピタキシャル法などで成膜されて同ｎ型ＧａＡｓ層
５はアイソレーション領域８によって、第１ｎ型領域６
と第２ｎ型領域７とに分離されている。アイソレーショ
ン領域８は、例えばｐ型領域あるいは酸化膜などの絶縁
膜により構成されている。また、基板１はｎ型ＧａＡｓ
層５との間で絶縁状態を維持できれる材料であれば、上
述の半絶縁性を有するものに限らず、ｐ型半導体基板を
用いるようにしても良い。

【００２２】ｎ型ＧａＡｓ層５は膜厚が０．５〜１．０
μｍの酸化膜などからなる層間絶縁膜９により覆われ
て、第１ｎ型領域６上の層間絶縁膜９にはスルーホール
１０、１１が開口されている。同スルーホール１０、１
１には第１ｎ型領域６の両端部から各々ＡｕＧｅなどの
オーミック性導体１２、１３を介してソース配線１４及
びドレイン配線１５が形成されて、層間絶縁膜９の表面
まで引き出されている。また、両オーミック性導体１
２、１３の間の第１ｎ型領域６上には順次に成膜された
チタン層、白金層及び金層の積層膜からなるショットキ
ー障壁ゲート電極１６が形成され、同ショットキー障壁
ゲート電極１６には、スルーホール１７を通じてゲート
配線１８が形成されている。ここで、第１ｎ型領域６の
ソース配線１４とドレイン配線１５との間に形成される
チャネル層１９の幅はＷ１に設定される。以上の構成に
よって、基板１の図示左半分位置には、チャネル幅Ｗ１
を有するＭＥＳ型ＦＥＴからなる第１のＦＥＴ１が形成
される。

【００２３】第２ｎ型領域７上の層間絶縁膜９にはスル
ーホール２１、２２が開口されて、同スルーホール２
１、２２には第２ｎ型領域７の両端から各々ＡｕＧｅな
どのオーミック性導体２３、２４を介してソース配線２
５及びドレイン配線２６が形成されて、層間絶縁膜９の
表面まで引き出されている。また、両オーミック性導体
２３、２４の間の第２ｎ型領域７上にはゲート領域とな
るｐ型ＧａＡｓ層２８がエピタキシャル法などで成膜さ
れて、同ｐ型ＧａＡｓ層２８と第２ｎ型領域７との間に
はｐｎ接合が形成されている。なお、同ｐｎ接合に代え
て、両者間には真性半導体などの高抵抗のアンドープの
半導体、あるいは酸化膜などの絶縁体を介在させるよう
にしても良い。要するに、両者間に電流が流れないよう
な構成になっていれば良い。これは、基板４とｎ型Ｇａ
Ａｓ層５との間においても同様である。

【００２４】第２ｎ型領域７上の層間絶縁膜９にはスル
ーホール２９が開口されて、同スルーホール２９には第
２ｎ型領域７の端部からＡｕＧｅなどのオーミック性導
体３０を介してゲート配線３１が形成されて、層間絶縁
膜９の表面まで引き出されている。ここで、第２ｎ型領
域７のソース配線２５とドレイン配線２６との間に形成
されるチャネル層３２の幅はＷ２に設定され、このチャ
ネル幅Ｗ２は、上述したように、第１のＦＥＴ１のチャ
ネル幅Ｗ１に対して、Ｗ１＜Ｗ２の関係を維持するよう
に設定される。

【００２５】以上の構成によって、基板１の図示右半分
位置には、チャネル幅Ｗ２を有するＪ型ＦＥＴからなる
第２のＦＥＴ２が形成される。この結果、第１のＦＥＴ
１と第２のＦＥＴ２とがカスコード接続された、ソース
１４、ゲート１８、３１、ドレイン２６からなるこの例
の電界効果型トランジスタが得られる。なお、第１のＦ
ＥＴ１のドレイン配線１５を延長して第２のＦＥＴ２の
ソース配線として兼用することができ、逆に第２のＦＥ
Ｔ２のソース配線２５を延長して第１のＦＥＴ１のドレ
イン配線として兼用することができる。同様にして、第
１のＦＥＴ１のゲート配線１８を延長して第２のＦＥＴ
２のゲート配線として兼用しても良く、逆に第２のＦＥ
Ｔ２のゲート配線３１を延長して第１のＦＥＴ１のゲー
ト配線として兼用するようにしても良い。

【００２６】図４は、同電界効果型トランジスタの等価
回路を示す図である。同図から明らかなように、同電界
効果型トランジスタは、第１のＦＥＴ１に第２のＦＥＴ
２が接続点３３を介してカスコード接続された構成にな
っている。ここで、カスコード接続の性質上、第２のＦ
ＥＴ２のゲート配線３１は、第１のＦＥＴ１のゲート配
線１８又はソース配線１５に固定された状態で使用さ
れ、いわゆるソースフォロワ特性となる。

【００２７】図６は、図４の等価回路の第１のＦＥＴ１
のみのドレイン電圧−ドレイン電流静特性を示してい
る。図１８と比較すれば明らかなように、ニー電圧Ｖｋ
は従来例のＦＥＴよりも低くなる。但し、ドレイン耐圧
も同ＦＥＴよりも低くなる。ここで、第２のＦＥＴ２の
ドレイン電圧、すなわちこの例のＦＥＴのドレイン電圧
を徐々に増加していくと、同ドレイン電圧がある臨界値
を越えるとそれまで上昇していた接続点３３の電位は上
昇しなくなるという、カスコード接続特有の現象が表れ
る。ここで、上述の臨界値は第２のＦＥＴ２のチャネル
層３２の抵抗により左右される。

【００２８】図７は、その様子を説明するもので、接続
点３３の電位（横軸）とドレイン電流との関係を示して
いる。なお、Ａはこの例のＦＥＴの負荷線を示し、Ｂは
従来例のＦＥＴの負荷線を示している。また、Ｃは図６
の特性を示している。従来例のＦＥＴのように単にカス
コード接続されている場合、第２のＦＥＴのチャネル層
の抵抗（ドレイン抵抗）は大きくなっているので、その
負荷線はＢのように傾斜した特性になる。一方、この例
のＦＥＴのように、第２のＦＥＴ２のチャネル層３２の
Ｗ２が、第１のＦＥＴ１のチャネル層１９の幅Ｗ１に対
して、Ｗ１＜Ｗ２の関係にを満足するように設定してカ
スコード接続すると、第２のＦＥＴ２のチャネル層３２
の抵抗であるドレイン抵抗は小さくなるので、その負荷
線はＡのように立ち上がった特性となる。そして、上述
したように、ドレイン電圧がある臨界値を越えるとそれ
まで上昇していた接続点３３の電位は上昇しなくなっ
て、これ以降ドレイン電圧は接続点３３には加わらずに
ドレイン２６に加わるようになる。この結果、この例の
ＦＥＴのドレイン電圧−ドレイン電流静特性は、図５に
示したように、高耐圧でしかも低いニー電圧Ｖｋを示す
ようになる。

【００２９】なお、第１のＦＥＴ１のチャネル幅Ｗ１に
対し、第２のＦＥＴ２のチャネル幅Ｗ２を大きく設定す
るほど、ドレイン抵抗が小さくなるので効果的となる
が、反面、基板１上のスペースを大きく占有することに
なるので、あまり第２のＦＥＴ２のチャネル幅Ｗ２を大
きくとるのは望ましくない。この出願に係る発明者の実
験によれば、第２のＦＥＴ２のチャネル幅Ｗ２を、第１
のＦＥＴ１のチャネル幅Ｗ１の２〜３倍に設定すれば、
十分な耐圧を得ることができる。

【００３０】このように、この例の構成によれば、基板
４上にＭＥＳ型ＦＥＴからなる第１のＦＥＴ１のオフセ
ット領域３に、耐圧向上用の半導体装置としてのＪ型Ｆ
ＥＴからなる第２のＦＥＴ２が第１のＦＥＴ１と離れて
形成されて、第２のＦＥＴ２が第１のＦＥＴ１に接続さ
れ、第２のＦＥＴ２のチャネル幅Ｗ２を第１のＦＥＴ１
のチャネル幅Ｗ１よりも大きく設定（Ｗ１＜Ｗ２）した
ので、耐圧向上を図ることができるというカスコード接
続の利点を生かした上で、ドレイン抵抗を減少させるこ
とができるようになる。また、半導体と表面絶縁膜との
界面の表面準位を利用しないので、耐圧の制御が容易に
なるため、安定した耐圧を得ることができる。

【００３１】◇第２実施例 図８は、この発明の第２実施例である電界効果型トラン
ジスタの構成の主要部を示す斜視図である。この例の電
界効果型トランジスタの構成が、上述した第１実施例の
構成と大きく異なるところは、第２のＦＥＴの主要構成
部の相互の位置関係を変更するようにした点である。す
なわち、図３の第１実施例の第２のＦＥＴ２と比較して
明らかなように、この例では、図８に示すように、第２
のＦＥＴ２の主要部を構成している第２ｎ型領域７とゲ
ート領域となるｐ型ＧａＡｓ層２８とが、上下逆の位置
関係になっている。 これ以外は、上述した第１実施例
と略同じであるので、図８において、図３の構成部分と
対応する部分には同一の番号を付してその説明を省略す
る。

【００３２】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。

【００３３】◇第３実施例 図９は、この発明の第３実施例である電界効果型トラン
ジスタの構成の主要部を示す斜視図である。この例の電
界効果型トランジスタの構成が、上述した第１実施例の
構成と大きく異なるところは、第２のＦＥＴの主要構成
部の相互の位置関係を変更するようにした点である。す
なわち、図３の第１実施例の第２のＦＥＴ２と比較して
明らかなように、この例では、図９に示すように、第２
のＦＥＴ２の主要部を構成している第２ｎ型領域７とゲ
ート領域となるｐ型ＧａＡｓ層２８とが、基板４上に略
垂直に配置された位置関係になっている。

【００３４】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。加えて、この例によれば、主要構成部を略垂直
に配置して第２のＦＥＴを構成しているので、平面的な
スペースを節約することができる。

【００３５】◇第４実施例 図１０は、この発明の第４実施例である電界効果型トラ
ンジスタの構成を示す平面図、図１１は図１０のＢ−Ｂ
矢視断面図である。この例の電界効果型トランジスタの
構成が、上述した第１実施例の構成と大きく異なるとこ
ろは、第１のＦＥＴと第２のＦＥＴとが離れることな
く、主要構成部を共通にして一体化するようにした点で
ある。図１０及び図１１に示すように、基板４上にはｎ
型ＧａＡｓ層３５がエピタキシャル法などで成膜され
て、同ｎ型ＧａＡｓ層３５を覆う層間絶縁膜９にはスル
ーホール３６、３７が開口されている。同スルーホール
３６、３７にはｎ型ＧａＡｓ層３５の両端部から各々Ａ
ｕＧｅなどのオーミック性導体３８、３９を介してソー
ス配線４０及びドレイン配線４１が形成されて、層間絶
縁膜９の表面まで引き出されている。また、両オーミッ
ク性導体３８、３９の間のｎ型ＧａＡｓ層３５上には順
次に成膜されたチタン層、白金層及び金層の積層膜から
なるショットキー障壁ゲート電極４２が形成され、同シ
ョットキー障壁ゲート電極４２には、スルーホール４３
を通じてゲート配線４４が形成されている。ここで、ｎ
型ＧａＡｓ層３５のソース配線４０とドレイン配線４１
との間に形成されるチャネル層４５の幅はＷ１に設定さ
れる。以上の構成によって、チャネル幅Ｗ１を有し、ソ
ース４０、ゲート４４、ドレイン４１からなるＭＥＳ型
の第１のＦＥＴ１が形成される。

【００３６】同第１のＦＥＴ１のショットキー障壁ゲー
ト電極４２とドレイン配線４１との間のオフセット領域
４７上にはゲート領域となるｐ型ＧａＡｓ層４８がエピ
タキシャル法などで成膜されて、同ｐ型ＧａＡｓ層４８
とｎ型ＧａＡｓ層３５との間にはｐｎ接合が形成されて
いる。ｐ型ＧａＡｓ層４８上の層間絶縁膜９にはスルー
ホール４９が開口されて、同スルーホール４９にはｐ型
ＧａＡｓ層４８の端部からＡｕＧｅなどのオーミック性
導体５０を介してゲート配線５１が形成されて、層間絶
縁膜９の表面まで引き出されている。そして、ゲート配
線５１はゲート配線４４に接続されている。ここで、オ
フセット領域４７（第１実施例の第２のＦＥＴ２のチャ
ネル層３２に相当）の幅はＷ２に設定され、Ｗ１＜Ｗ２
の関係となるように設定される。以上の構成によって、
チャネル幅Ｗ２を有し、ソース４０、ゲート５１、ドレ
イン４１からなるＪ型の第２のＦＥＴ２が形成される。
ここで、ソース４０及びドレイン４１は第１のＦＥＴ１
のソース及びドレインと共通に構成されている。この結
果、第１のＦＥＴ１と第２のＦＥＴ２とが一体化されて
カスコード接続された、ソース４０、ゲート４４，５
１、ドレイン４１からなるこの例の電界効果型トランジ
スタが得られる。なお、第１のＦＥＴ１のゲート配線４
４を延長して第２のＦＥＴ２のゲート配線として兼用す
ることができ、逆に第２のＦＥＴ２のゲート配線５１を
延長して第１のＦＥＴ１のゲート配線と兼用することが
できる。また、基板４とｎ型ＧａＡｓ層３５との間、あ
るいはｐ型ＧａＡｓ層４８とｎ型ＧａＡｓ層３５との間
は、電流が流れないように絶縁状態になっていれば、ｐ
ｎ接合、高抵抗のアンドープの半導体、あるいは酸化膜
などの絶縁体を介在させるなどのいずれの手段をとって
も良い。

【００３７】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。加えて、この例によれば、第１のＦＥＴと第２
のＦＥＴとを一体化しているので、平面的なスペースを
節約することができる。

【００３８】◇第５実施例 図１２は、この発明の第５実施例である電界効果型トラ
ンジスタの構成を示す平面図、図１３は図１２のＣ−Ｃ
矢視断面図である。この例の電界効果型トランジスタの
構成が、上述した第４実施例の構成と大きく異なるとこ
ろは、第１のＦＥＴと第２のＦＥＴとの主要構成部の位
置関係を変更するようにした点である。すなわち、図１
０及び図１１の第４実施例と比較して明らかなように、
この例では、図１２及び図１３に示すように、第１のＦ
ＥＴ１の主要部を構成しているｎ型ＧａＡｓ層３５と第
２のＦＥＴ２の主要部を構成しているｐ型ＧａＡｓ層４
８とが、上下逆の位置関係になっている。

【００３９】このように、この例の構成によっても、第
４実施例において述べたのと略同様な効果を得ることが
できる。

【００４０】◇第６実施例 図１４は、この発明の第６実施例である電界効果型トラ
ンジスタの構成を示す平面図、図１５は図１４のＤ−Ｄ
矢視断面図である。この例の電界効果型トランジスタの
構成が、上述した第４実施例の構成と大きく異なるとこ
ろは、第１のＦＥＴのショットキー障壁ゲート電極と第
２のＦＥＴのオーミック性導体とを共通化するようにし
た点である。すなわち、この例では、図１４及び図１５
に示すように、第１のＦＥＴ１の主要部を構成している
ｎ型ＧａＡｓ層３５と、第２のＦＥＴ２の主要部を構成
しているｐ型ＧａＡｓ層４８に共通にゲート金属５３を
接続している。この場合、同ゲート金属５３としては例
えばタングステンのように、ｎ型ＧａＡｓ層３５に対し
てはショットキー障壁を形成して整流性を示すが、ｐ型
ＧａＡｓ層４８に対してはオーミック性を示すような性
質の材料を用いるようにする。

【００４１】このように、この例の構成によっても、第
４実施例において述べたのと略同様な効果を得ることが
できる。加えて、この例によれば、整流性電極とオーミ
ック性電極とを１つの金属で兼用できるので、電極構造
を簡単にすることができる。

【００４２】◇第７実施例 図１６は、この発明の第７実施例である電界効果型トラ
ンジスタの構成を示す平面図、図１７は図１６のＥ−Ｅ
矢視断面図である。この例の電界効果型トランジスタの
構成が、上述した第４実施例の構成と大きく異なるとこ
ろは、第１のＦＥＴをＭＯＳ型ＦＥＴにより構成するよ
うにした点である。図１６及び図１７に示すように、ｐ
型Ｓｉ基板５４には選択的にリンなどのｎ型不純物がイ
オン打ち込みされて各々ソース及びドレイン領域となる
ｎ^＋型領域５５及び５６が形成され、同ｎ^＋型領域５６
には選択的に硼素などのｐ型不純物がイオン打ち込みさ
れてゲート領域となるｐ型領域５７が形成されている。
層間絶縁膜９にはスルーホール５９、６０が開口され
て、同スルーホール５９、６０にはｎ^＋型領域５５及び
５６から各々アルミニウムなどのオーミック性導体６
１、６２を介してソース配線６３及びドレイン配線６４
が形成されて、層間絶縁膜９の表面まで引き出されてい
る。

【００４３】また、両ｎ^＋型領域５５、５６の間のｐ型
Ｓｉ基板５４上には酸化膜などからなるゲート絶縁膜６
６を介してゲート電極６７が形成され、同ゲート電極６
７には、スルーホール６８を通じてゲート配線６９が形
成されている。ここで、ゲート電極６７の下部に形成さ
れるチャネル層７０の幅はＷ１に設定される。以上の構
成によって、チャネル幅Ｗ１を有し、ソース６３、ゲー
ト６９、ドレイン６４からなるＭＯＳ型の第１のＦＥＴ
１が形成される。

【００４４】ｐ型領域５７上の層間絶縁膜９にスルーホ
ール７２が開口されて、同スルーホール７２にはｐ型領
域５７の端部からアルミニウムなどのオーミック性導体
７３を介してゲート配線７４が形成されて、層間絶縁膜
９の表面まで引き出されている。そして、ゲート配線７
４はゲート配線６９に接続されている。ここで、オフセ
ット領域７１（第１実施例の第２のＦＥＴ２のチャネル
層３２に相当）の幅はＷ２に設定され、Ｗ１＜Ｗ２の関
係となるように設定される。以上の構成によって、チャ
ネル幅Ｗ２を有し、ソース６３、ゲート７４、ドレイン
６４からなるＪ型の第２のＦＥＴ２が形成される。ここ
で、ソース６３及びドレイン６４は第１のＦＥＴ１のソ
ース及びドレインと共通に構成されている。この結果、
第１のＦＥＴ１と第２のＦＥＴ２とが一体化されてカス
コード接続された、ソース６３、ゲート６９，７４、ド
レイン６４からなるこの例の電界効果型トランジスタが
得られる。なお、第１のＦＥＴ１のゲート配線６９を延
長して第２のＦＥＴ２のゲート配線として兼用すること
ができ、逆に第２のＦＥＴ２のゲート配線７４を延長し
て第１のＦＥＴ１のゲート配線と兼用することができ
る。

【００４５】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。

【００４６】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、第１の
ＦＥＴは、ＭＥＳ型あるいはＭＯＳ型に限らず、要する
に、オフセット領域が設けられている構造であれば、他
の構造でも良い。

【００４７】例えば、ＬＤＤ(Lightly Doped Drain)構
造を有するＦＥＴは、実質的にオフセット領域を有して
いるので適用することができる。また、ゲート絶縁膜は
酸化膜（Oxide Film）に限らず、窒化膜（Nitride Fil
m）でも良く、あるいは、酸化膜と窒化膜との２重膜構
成でも良い。つまり、ＭＩＳ（Metal Insulator Semico
nductor）トランジスタである限り、ＭＯＳトランジス
タに限らず、ＭＮＳ（Metal Nitride Semiconductor）
トランジスタでも良く、あるいは、ＭＮＯＳ（Metal Ni
tride Oxide Semiconductor）トランジスタでも良い。

【００４８】また、耐圧向上用の第２の電界効果型トラ
ンジスタは、Ｊ型ＦＥＴを用いる例で示したが、これ以
外のＦＥＴを用いるようにしても良い。また、ＦＥＴ以
外の半導体装置を用いることも可能である。また、実施
例で示した半導体領域の導電型は一例を示したものであ
り、ｎ型とｐ型を入れ替えるようにしても良い。また、
オーミック性導体、配線材料なども一例を示したもので
あり、通常同じ用途に使用されている材料であれば、同
様に使用することができる。

【００４９】また、基板上にチャネル層となる半導体層
を成膜する場合、両者間は電流が流れないように絶縁状
態になっていれば、ｐｎ接合、高抵抗のアンドープの半
導体、あるいは酸化膜などの絶縁体を介在させるなどの
いずれの手段をとっても良い。これは、第２の電界効果
型トランジスタを構成する第１導電型半導体層と第２導
電型半導体層との間でも同様である。また、半導体層の
成膜はエピタキシャル法以外に、ＣＶＤ(Chemical Vapo
r Deposion)法、スパッタ法などの他の方法で行っても
良い。

【００５０】

【発明の効果】以上説明したように、この発明の電界効
果型トランジスタによれば、第１のＦＥＴのオフセット
領域に、耐圧向上用の半導体装置としての第２のＦＥＴ
が形成されて、第２のＦＥＴが第１のＦＥＴに接続さ
れ、第２のＦＥＴのチャネル層の幅Ｗ２は第１のＦＥＴ
のチャネル層の幅のＷ１よりも大きく設定（Ｗ１＜Ｗ
２）されているので、耐圧向上が図れるというカスコー
ド接続の利点を生かした上で、ドレイン抵抗を減少させ
ることができるようになる。また、半導体と表面絶縁膜
との界面の表面準位を利用しないので、耐圧の制御が容
易になるため、安定した耐圧を得ることができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例である電界効果型トラ
ンジスタの構成を示す平面図である。

【図２】図１のＡ−Ａ矢視断面図である。

【図３】同電界効果型トランジスタの構成の主要部を示
す斜視図である。

【図４】同電界効果型トランジスタの等価回路を示す図
である。

【図５】同電界効果型トランジスタのドレイン電圧とド
レイン電流との関係を示す図である。

【図６】同電界効果型トランジスタの効果を説明するた
めのドレイン電圧とドレイン電流との関係を示す図であ
る。

【図７】同電界効果型トランジスタの効果を説明するた
めの主要部の電位とドレイン電流との関係を示す図であ
る。

【図８】この発明の第２の実施例である電界効果型トラ
ンジスタの構成の主要部を示す斜視図である。

【図９】この発明の第３の実施例である電界効果型トラ
ンジスタの構成の主要部を示す斜視図である。

【図１０】この発明の第４の実施例である電界効果型ト
ランジスタの構成を示す平面図である。

【図１１】図１０のＢ−Ｂ矢視断面図である。

【図１２】この発明の第５の実施例である電界効果型ト
ランジスタの構成を示す平面図である。

【図１３】図１２のＣ−Ｃ矢視断面図である。

【図１４】この発明の第６の実施例である電界効果型ト
ランジスタの構成を示す平面図である。

【図１５】図１４のＤ−Ｄ矢視断面図である。

【図１６】この発明の第７の実施例である電界効果型ト
ランジスタの構成を示す平面図である。

【図１７】図１６のＥ−Ｅ矢視断面図である。

【図１８】従来の電界効果型トランジスタのドレイン電
圧とドレイン電流との関係を示す図である。

【符号の説明】

１ 第１のＦＥＴ ２ 第２のＦＥＴ ３、４７、７１ オフセット領域 ４ 基板 ５、３５、４８ ｎ型ＧａＡｓ層 ６ 第１ｎ型領域 ７ 第２ｎ型領域 ８ アイソレーション領域 ９ 層間絶縁膜 １０、１１、１７、２１、２２、２９、３６、３７、４
３、４９、５９、６０、６８、７２ スルーホール １２、１３、２３、２４、３０、３８、３９、５０、６
１、６２、７３オーミック性導体 １４、２５、４０、６３ ソース配線 １５、２６、４１、６４ ドレイン配線 １６、４２ ショットキー障壁ゲート電極 １８、３１、４４、５１、６９、７４ ゲート配線 １９、４５、７０ 第１のＦＥＴのチャネル層 ２８、４８ ｐ型ＧａＡｓ層 ３２ 第２のＦＥＴのチャネル層 ３３ 第１のＦＥＴと第２のＦＥＴとの接続点 ５３ ゲート金属 ５４ ｐ型Ｓｉ基板 ５５、５６ ｎ^＋型領域 ５７ ｐ型領域 ６６ ゲート絶縁膜 ６７ ゲート電極 Ｗ１ 第１のＦＥＴのチャネル幅 Ｗ２ 第２のＦＥＴのチャネル幅

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭50−41478（ＪＰ，Ａ) 特開 昭50−41477（ＪＰ，Ａ) 特開 昭57−207379（ＪＰ，Ａ) 特開 昭50−75777（ＪＰ，Ａ) 特開 平５−267692（ＪＰ，Ａ) 特開 平１−122174（ＪＰ，Ａ) 特開 平９−186174（ＪＰ，Ａ) 特開 平４−324939（ＪＰ，Ａ) 特開 平５−335553（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/095 H01L 21/337 H01L 21/8234 H01L 27/088 H01L 29/808

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 第１の電界効果型トランジスタにオフセ
   ット領域が設けられ、該オフセット領域に、前記第１の
   電界効果型トランジスタの耐圧向上の機能を有する第２
   の電界効果型トランジスタが形成され、前記第１及び第
   ２の電界効果型トランジスタがカスコード接続されてな
   る電界効果型トランジスタであって、 前記第２の電界効果型トランジスタのチャネル層の幅
   は、前記第１の電界効果型トランジスタのそれよりも大
   きく設定され、前記第２の電界効果型トランジスタのソ
   ース電極は前記第１の電界効果型トランジスタのドレイ
   ン電極と離れて基板上に形成されていることを特徴とす
   る電界効果型トランジスタ。
2. 【請求項２】 第１の電界効果型トランジスタにオフセ
   ット領域が設けられ、該オフセット領域に、前記第１の
   電界効果型トランジスタの耐圧向上の機能を有する第２
   の電界効果型トランジスタが形成され、前記第１及び第
   ２の電界効果型トランジスタがカスコード接続されてな
   る電界効果型トランジスタであって、 前記第２の電界効果型トランジスタは、前記第１の電界
   効果型トランジスタと一体化されて基板上に形成される
   とともに、前記第２の電界効果型トランジスタのチャネ
   ル層の幅は、前記第１の電界効果型トランジスタのそれ
   よりも大きく設定され、 前記第１の電界効果型トランジスタは、両端部にソース
   及びドレイン電極が形成された第１導電型半導体層を含
   む一方、前記第２の電界効果型トランジスタは、前記第
   １導電型半導体層上に形成された第２導電型半導体層を
   含んで前記第１の電界効果型トランジスタの前記ソース
   及びドレイン電極をそのままソース及びドレイン電極と
   して兼用し、 前記第１導電型半導体層に整流性を示すとともに、前記
   第２導電型半導体層にオーミック性を示す前記第１及び
   第２の電界効果型トランジスタの共通のゲート金属を前
   記オフセット領域に設けることを特徴とする電界効果型
   トランジスタ。