JPH05283626A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05283626A JPH05283626A JP4168087A JP16808792A JPH05283626A JP H05283626 A JPH05283626 A JP H05283626A JP 4168087 A JP4168087 A JP 4168087A JP 16808792 A JP16808792 A JP 16808792A JP H05283626 A JPH05283626 A JP H05283626A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】ホットエレクトロン効果による信頼性の低下を
緩和し、高密度化を一層促進できる半導体集積回路装置
を提供すること。 【構成】浅い接合の低濃度不純物拡散層１１２と高濃度
不純物拡散層１１３とからなるドレイン領域を有するＭ
ＯＳＦＥＴを使用する。ＴＴＬ出力として供給されるア
ドレス信号を受け取るＣＭＯＳアドレスインバータのよ
うに、動作条件がホットエレクトロン効果をうけ易い回
路のＮチャネルＭＯＳＦＥＴの低濃度不純物拡散層１１
２Ｎｄの長さｌ１を大きくしその抵抗による電位降下を
利用してドレイン電圧を下げて、特性変動を平均化し全
体としての寿命を増加させる。その他のＭＯＳＦＥＴの
低濃度不純物拡散層の長さｌ０は、ドレイン−ソース間
のパンチスルー耐圧を考慮して設計する。ＬＤＤ構造に
比べて短チャネル化が可能となる。
緩和し、高密度化を一層促進できる半導体集積回路装置
を提供すること。 【構成】浅い接合の低濃度不純物拡散層１１２と高濃度
不純物拡散層１１３とからなるドレイン領域を有するＭ
ＯＳＦＥＴを使用する。ＴＴＬ出力として供給されるア
ドレス信号を受け取るＣＭＯＳアドレスインバータのよ
うに、動作条件がホットエレクトロン効果をうけ易い回
路のＮチャネルＭＯＳＦＥＴの低濃度不純物拡散層１１
２Ｎｄの長さｌ１を大きくしその抵抗による電位降下を
利用してドレイン電圧を下げて、特性変動を平均化し全
体としての寿命を増加させる。その他のＭＯＳＦＥＴの
低濃度不純物拡散層の長さｌ０は、ドレイン−ソース間
のパンチスルー耐圧を考慮して設計する。ＬＤＤ構造に
比べて短チャネル化が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にＭＯＳＦＥＴを使用した半導体集積回路装置
（ＭＯＳ ＩＣ）に関する。
し、特にＭＯＳＦＥＴを使用した半導体集積回路装置
（ＭＯＳ ＩＣ）に関する。
【０００２】
【従来の技術】ＭＯＳ ＩＣの高密度集積化の進行に伴
ないＭＯＳＦＥＴの短チャネル化が進みソース−ドレイ
ン間の電界が強くなってくるとホットキャリア効果によ
って信頼性が低下する。ホットキャリア効果は特にＮチ
ャネルＭＯＳＦＥＴに顕著であり、電界により加速され
たキャリア（ＮチャネルＭＯＳＦＥＴにおいては電子）
がドレイン端近くでシリコンの格子と衝突して電子・正
孔対を発生させ、ゲート電極に向かった電子がゲート酸
化膜中に捕獲されることによって起こされる。この捕獲
電子はＭＯＳＦＥＴのしきい値の移動、ｇｍの低下等の
特性劣化をもたらす原因となる。
ないＭＯＳＦＥＴの短チャネル化が進みソース−ドレイ
ン間の電界が強くなってくるとホットキャリア効果によ
って信頼性が低下する。ホットキャリア効果は特にＮチ
ャネルＭＯＳＦＥＴに顕著であり、電界により加速され
たキャリア（ＮチャネルＭＯＳＦＥＴにおいては電子）
がドレイン端近くでシリコンの格子と衝突して電子・正
孔対を発生させ、ゲート電極に向かった電子がゲート酸
化膜中に捕獲されることによって起こされる。この捕獲
電子はＭＯＳＦＥＴのしきい値の移動、ｇｍの低下等の
特性劣化をもたらす原因となる。
【０００３】ドレイン領域を高濃度不純物拡散層とその
ゲート電極寄りの部分に付加した低濃度不純物拡散層と
で構成したＬＤＤ構造のＭＯＳＦＥＴは、ホットキャリ
ア効果の緩和に有効なものとして広く使用されている。
ゲート電極寄りの部分に付加した低濃度不純物拡散層と
で構成したＬＤＤ構造のＭＯＳＦＥＴは、ホットキャリ
ア効果の緩和に有効なものとして広く使用されている。
【０００４】
【発明が解決しようとする課題】しかし、ＬＤＤ構造
も、ドレイン領域の高濃度不純物拡散層をソース領域の
高濃度不純物拡散層（ドレイン領域と同様の構成を有し
ているのが普通である。）との間の距離によってパンチ
スルー耐圧が決定されるので、電源電圧が５ボルトの場
合、チャネル長を０．６μｍ以下にすることは困難であ
る。また、ホットエレクトロン効果の最も起き易いバイ
ヤス条件には極値が存在し、例えば、電源電圧が５Ｖの
回路にあっては、ゲート電圧が２Ｖから２．５Ｖ程度の
ときに最も起き易くなる。ところが、ＣＭＯＳインバー
タを複数個備えた回路において、回路上の要請により、
信号出力が遷移する過程において入力電圧が上記した２
Ｖから２．５Ｖの範囲にかなり長時間とどまっている回
路が存在している。このような回路には、ＴＴＬ出力と
して与えられる信号を受けとる入力バッファ、例えば半
導体メモリにおけるアドレスインバータなどがある。従
って、このような半導体集積回路装置の信頼性は入力バ
ッファのＮチャネルＭＯＳＦＥＴに支配されることにな
る。
も、ドレイン領域の高濃度不純物拡散層をソース領域の
高濃度不純物拡散層（ドレイン領域と同様の構成を有し
ているのが普通である。）との間の距離によってパンチ
スルー耐圧が決定されるので、電源電圧が５ボルトの場
合、チャネル長を０．６μｍ以下にすることは困難であ
る。また、ホットエレクトロン効果の最も起き易いバイ
ヤス条件には極値が存在し、例えば、電源電圧が５Ｖの
回路にあっては、ゲート電圧が２Ｖから２．５Ｖ程度の
ときに最も起き易くなる。ところが、ＣＭＯＳインバー
タを複数個備えた回路において、回路上の要請により、
信号出力が遷移する過程において入力電圧が上記した２
Ｖから２．５Ｖの範囲にかなり長時間とどまっている回
路が存在している。このような回路には、ＴＴＬ出力と
して与えられる信号を受けとる入力バッファ、例えば半
導体メモリにおけるアドレスインバータなどがある。従
って、このような半導体集積回路装置の信頼性は入力バ
ッファのＮチャネルＭＯＳＦＥＴに支配されることにな
る。
【０００５】したがって本発明の目的は、ホットエレク
トロン効果による特性変動を平均化し半導体集積回路装
置の信頼性をより一層向上させることにある。
トロン効果による特性変動を平均化し半導体集積回路装
置の信頼性をより一層向上させることにある。
【０００６】本発明の他の目的は、半導体集積回路装置
の高密度化を一層促進させることにある。
の高密度化を一層促進させることにある。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
装置は、低濃度不純物拡散層と高濃度不純物拡散層とか
らなるドレイン領域を有する複数のＭＯＳＦＥＴを含ん
でいる。低濃度不純物拡散層はゲート電極直下の縁端部
から横方向に延びて高濃度不純物拡散層に連結する。ゲ
ート電極直下の縁端部から高濃度不純物拡散層までの距
離、すなわち低濃度不純物拡散層の長さは回路の動作条
件に応じて決定される。ホットエレクトロンによる特性
変動を受け易い回路では低濃度不純物拡散層の長さを大
きくし、ドレイン・ソース間の電圧を低くする。このよ
うにして、半導体集積回路装置を構成する複数回路の特
性変動は平均化され、信頼性は一層向上する。また、低
濃度不純物拡散層の長さは加工精度で定まる下限以上の
所望値に設定できる。従ってドレイン領域の高濃度不純
物拡散層とソース領域との間のパンチスルー耐圧は十分
高くすることができ、チャネル長を小さくすることがで
き、半導体集積回路装置の高密度化を一層促進させるこ
とが可能となる。
装置は、低濃度不純物拡散層と高濃度不純物拡散層とか
らなるドレイン領域を有する複数のＭＯＳＦＥＴを含ん
でいる。低濃度不純物拡散層はゲート電極直下の縁端部
から横方向に延びて高濃度不純物拡散層に連結する。ゲ
ート電極直下の縁端部から高濃度不純物拡散層までの距
離、すなわち低濃度不純物拡散層の長さは回路の動作条
件に応じて決定される。ホットエレクトロンによる特性
変動を受け易い回路では低濃度不純物拡散層の長さを大
きくし、ドレイン・ソース間の電圧を低くする。このよ
うにして、半導体集積回路装置を構成する複数回路の特
性変動は平均化され、信頼性は一層向上する。また、低
濃度不純物拡散層の長さは加工精度で定まる下限以上の
所望値に設定できる。従ってドレイン領域の高濃度不純
物拡散層とソース領域との間のパンチスルー耐圧は十分
高くすることができ、チャネル長を小さくすることがで
き、半導体集積回路装置の高密度化を一層促進させるこ
とが可能となる。
【０００８】
【実施例】本発明の第１の実施例は周辺回路をＣＭＯＳ
で構成した半導体メモリで、図１に示すように、アドレ
スインバータ１０４を有している。アドレスインバータ
１０４はＰチャネルＭＯＳＦＥＴ ＭｐとＮチャネルＭ
ＯＳＦＥＴ Ｍｎとからなる。ＲはＮチャネルＭＯＳＦ
ＥＴ Ｍｎのドレイン領域の寄生抵抗である。Ｐチャネ
ルＭＯＳＦＥＴ Ｍｐのソース領域は電源配線１０１に
より電源電圧ＶDDが印加される電源端子に接続される。
ＮチャネルＭＯＳＦＥＴ Ｍｎのソース領域は接地配線
１０２により接地電位ＶSSが供給される接地端子に接続
される。ＭｐとＭｎのゲート電極は共通接続されてアド
レス信号配線１０３によりアドレス信号Ａｉ（ｉ＝０，
１，２，…，ｎ）が印加されるアドレス入力端子に接続
される。ＭｐとＭｎのドレイン領域は共通接続されてア
ドレス出力配線１０５により、図示しないアドレスラッ
チなどの次段回路に接続される。アドレス信号Ａｉは電
源電圧５ボルトで駆動されるＴＴＬ出力として外部から
供給される。従ってその“Ｈ”レベルの規格上の最小値
は２．４ボルト、“Ｌ”レベルの規格上の最大値は０．
８ボルトである。本実施例で電源電圧ＶDDが５ボルトの
とき、アドレスインバータ１０４のうち、“Ｈ”レベル
のアドレス信号を受け取るものについては、Ｎチャネル
ＭＯＳＦＥＴ Ｍｎはホットエレクトロンによる特性変
動をうけ易いことになる。しかし、Ｍｎのドレイン領域
の寄生抵抗Ｒの存在により、Ｍｎのドレイン電圧は５ボ
ルトより小さくなりホットエレクトロンの発生を緩和で
きる。
で構成した半導体メモリで、図１に示すように、アドレ
スインバータ１０４を有している。アドレスインバータ
１０４はＰチャネルＭＯＳＦＥＴ ＭｐとＮチャネルＭ
ＯＳＦＥＴ Ｍｎとからなる。ＲはＮチャネルＭＯＳＦ
ＥＴ Ｍｎのドレイン領域の寄生抵抗である。Ｐチャネ
ルＭＯＳＦＥＴ Ｍｐのソース領域は電源配線１０１に
より電源電圧ＶDDが印加される電源端子に接続される。
ＮチャネルＭＯＳＦＥＴ Ｍｎのソース領域は接地配線
１０２により接地電位ＶSSが供給される接地端子に接続
される。ＭｐとＭｎのゲート電極は共通接続されてアド
レス信号配線１０３によりアドレス信号Ａｉ（ｉ＝０，
１，２，…，ｎ）が印加されるアドレス入力端子に接続
される。ＭｐとＭｎのドレイン領域は共通接続されてア
ドレス出力配線１０５により、図示しないアドレスラッ
チなどの次段回路に接続される。アドレス信号Ａｉは電
源電圧５ボルトで駆動されるＴＴＬ出力として外部から
供給される。従ってその“Ｈ”レベルの規格上の最小値
は２．４ボルト、“Ｌ”レベルの規格上の最大値は０．
８ボルトである。本実施例で電源電圧ＶDDが５ボルトの
とき、アドレスインバータ１０４のうち、“Ｈ”レベル
のアドレス信号を受け取るものについては、Ｎチャネル
ＭＯＳＦＥＴ Ｍｎはホットエレクトロンによる特性変
動をうけ易いことになる。しかし、Ｍｎのドレイン領域
の寄生抵抗Ｒの存在により、Ｍｎのドレイン電圧は５ボ
ルトより小さくなりホットエレクトロンの発生を緩和で
きる。
【０００９】次に、図２および図３を参照してデバイス
構造について説明する。
構造について説明する。
【００１０】Ｐ型シリコン基板１０６の表面部に選択的
にＮウェル１０７を形成する。選択的に形成されたフィ
ールド酸化膜１０８で区画されたトランジスタ形成領域
に厚さ１５ナノメータのゲート酸化膜１１０を形成す
る。１０９はＮウェル１０７以外の領域でフィールド酸
化膜１０８の底部に接して設けられたチャネルストッパ
である。ゲート酸化膜１１０を介してトランジスタ形成
領域を横断してポリサイド膜からなるゲート長約１μｍ
のゲート電極１１１Ｐ，１１１Ｎ，１１１ｎを形成す
る。ボロンイオンまたはヒ素イオンをそれぞれ選択的に
注入してＰ- 型不純物拡散層１１２Ｐｄ，１１２Ｐｓま
たはＮ- 型不純物拡散層１１２Ｎｄ，１１２Ｎｓ，１１
２ｎｄ，１１２ｎｓを形成する。これらの低濃度不純物
拡散層はゲート電極と自己整合して形成され、接合深さ
は０．１μｍを越えない程度の浅いものとし、不純物濃
度は１×１０13ｃｍ-3程度から１×１０14ｃｍ-3程度、
層抵抗は約２５００Ω／□とする。
にＮウェル１０７を形成する。選択的に形成されたフィ
ールド酸化膜１０８で区画されたトランジスタ形成領域
に厚さ１５ナノメータのゲート酸化膜１１０を形成す
る。１０９はＮウェル１０７以外の領域でフィールド酸
化膜１０８の底部に接して設けられたチャネルストッパ
である。ゲート酸化膜１１０を介してトランジスタ形成
領域を横断してポリサイド膜からなるゲート長約１μｍ
のゲート電極１１１Ｐ，１１１Ｎ，１１１ｎを形成す
る。ボロンイオンまたはヒ素イオンをそれぞれ選択的に
注入してＰ- 型不純物拡散層１１２Ｐｄ，１１２Ｐｓま
たはＮ- 型不純物拡散層１１２Ｎｄ，１１２Ｎｓ，１１
２ｎｄ，１１２ｎｓを形成する。これらの低濃度不純物
拡散層はゲート電極と自己整合して形成され、接合深さ
は０．１μｍを越えない程度の浅いものとし、不純物濃
度は１×１０13ｃｍ-3程度から１×１０14ｃｍ-3程度、
層抵抗は約２５００Ω／□とする。
【００１１】次いで層間絶縁膜１１４を堆積しコンタク
ト孔Ｃ１（図１では角印に１本の対角線を引いて表示）
を形成する。コンタクト孔Ｃ１を通して２フッ化ボロン
イオンまたはヒ素イオンをそれぞれ選択的に注入してＰ
+ 型不純物拡散層１１３Ｐｄ，１１３ＰｓまたはＮ+ 型
不純物拡散層１１３Ｎｄ，１１３Ｎｓ，１１３ｎｄ，１
１３ｎｓを形成する。次に、第１層アルミニウム系合金
膜を堆積し、パターニングを行ないＰチャネルＭＯＳＦ
ＥＴのドレイン配線１１５Ｐｄ，ソース配線１１５Ｐ
ｓ，ＮチャネルＭＯＳＦＥＴのドレイン配線１１５Ｎ
ｄ，１１５ｎｄ，ソース配線１１５Ｎｓ，１１５ｎｓを
形成する。
ト孔Ｃ１（図１では角印に１本の対角線を引いて表示）
を形成する。コンタクト孔Ｃ１を通して２フッ化ボロン
イオンまたはヒ素イオンをそれぞれ選択的に注入してＰ
+ 型不純物拡散層１１３Ｐｄ，１１３ＰｓまたはＮ+ 型
不純物拡散層１１３Ｎｄ，１１３Ｎｓ，１１３ｎｄ，１
１３ｎｓを形成する。次に、第１層アルミニウム系合金
膜を堆積し、パターニングを行ないＰチャネルＭＯＳＦ
ＥＴのドレイン配線１１５Ｐｄ，ソース配線１１５Ｐ
ｓ，ＮチャネルＭＯＳＦＥＴのドレイン配線１１５Ｎ
ｄ，１１５ｎｄ，ソース配線１１５Ｎｓ，１１５ｎｓを
形成する。
【００１２】ＰチャネルＭＯＳＦＥＴ Ｍｐのドレイン
配線１１５ＰｄとＮチャネルＭＯＳＦＥＴ Ｍｎのドレ
イン配線１１５Ｎｓはアドレス出力配線１０５に合流す
る。ＰチャネルＭＯＳＦＥＴ Ｍｐのソース配線１１５
Ｐｓは層間絶縁膜１１６に設けられたスルーホールＣ２
（角印に対角線を２本引いて表示）を介して第２層アル
ミニウム系合金膜からなる電源配線１０１に接続され
る。同様に、ＮチャネルＭＯＳＦＥＴ Ｍｎのソース配
線１１５Ｎｓは接地配線１０２に接続される。ゲート電
極は層間絶縁膜１１４に設けられたスルーホールＣ３を
介して第１層アルミニウム系合金膜１１７に接続され、
第１層アルミニウム系合金膜１１７はスルーホールＣ２
を介してアドレス信号配線１０３に接続される。
配線１１５ＰｄとＮチャネルＭＯＳＦＥＴ Ｍｎのドレ
イン配線１１５Ｎｓはアドレス出力配線１０５に合流す
る。ＰチャネルＭＯＳＦＥＴ Ｍｐのソース配線１１５
Ｐｓは層間絶縁膜１１６に設けられたスルーホールＣ２
（角印に対角線を２本引いて表示）を介して第２層アル
ミニウム系合金膜からなる電源配線１０１に接続され
る。同様に、ＮチャネルＭＯＳＦＥＴ Ｍｎのソース配
線１１５Ｎｓは接地配線１０２に接続される。ゲート電
極は層間絶縁膜１１４に設けられたスルーホールＣ３を
介して第１層アルミニウム系合金膜１１７に接続され、
第１層アルミニウム系合金膜１１７はスルーホールＣ２
を介してアドレス信号配線１０３に接続される。
【００１３】アドレスインバータのＰチャネルＭＯＳＦ
ＥＴ Ｍｐのしきい電圧は−０．６ボルト、チャネル幅
は４μｍ、チャネル長は０．８μｍ、ＮチャネルＭＯＳ
ＦＥＴ Ｍｎのしきい電圧は０．６ボルト、チャネル幅
は２６．５μｍ、チャネル長は０．７μｍである。図２
にはＮチャネルＭＯＳＦＥＴ Ｍｎとして２個のセルを
並列に配置したものを示してあるが、実際には７個程度
のセルを並列に配置してある。アドレスインバータ以外
の周辺回路などに用いられるＭＯＳＦＥＴのしきい電
圧，チャネル長は上述の値と同じに設計される。
ＥＴ Ｍｐのしきい電圧は−０．６ボルト、チャネル幅
は４μｍ、チャネル長は０．８μｍ、ＮチャネルＭＯＳ
ＦＥＴ Ｍｎのしきい電圧は０．６ボルト、チャネル幅
は２６．５μｍ、チャネル長は０．７μｍである。図２
にはＮチャネルＭＯＳＦＥＴ Ｍｎとして２個のセルを
並列に配置したものを示してあるが、実際には７個程度
のセルを並列に配置してある。アドレスインバータ以外
の周辺回路などに用いられるＭＯＳＦＥＴのしきい電
圧，チャネル長は上述の値と同じに設計される。
【００１４】ＰチャネルＭＯＳＦＥＴと周辺回路などの
ＮチャネルＭＯＳＦＥＴの低濃度拡散層の長さｌ０（厳
密には、高濃度拡散層の端からゲート電極下部までの距
離）はソース・ドレイン間のパンチスルー耐圧と加工上
のマージンを考慮して定める。本実施例では０．５μｍ
に設計される。すなわち、ＬＤＤ構造のＭＯＳＦＥＴで
通常使用されるゲート電極の側壁スペーサの寸法０．２
μｍないし０．３μｍより大きくなっている。従って、
パンチスルー耐圧は高くなりチャネル長を小さくするこ
とができる。また、アドレスインバータ以外の周辺回路
や内部回路にこのようなＭＯＳＦＥＴを使用することに
より半導体メモリの高密変化を一層改善することが可能
となる。
ＮチャネルＭＯＳＦＥＴの低濃度拡散層の長さｌ０（厳
密には、高濃度拡散層の端からゲート電極下部までの距
離）はソース・ドレイン間のパンチスルー耐圧と加工上
のマージンを考慮して定める。本実施例では０．５μｍ
に設計される。すなわち、ＬＤＤ構造のＭＯＳＦＥＴで
通常使用されるゲート電極の側壁スペーサの寸法０．２
μｍないし０．３μｍより大きくなっている。従って、
パンチスルー耐圧は高くなりチャネル長を小さくするこ
とができる。また、アドレスインバータ以外の周辺回路
や内部回路にこのようなＭＯＳＦＥＴを使用することに
より半導体メモリの高密変化を一層改善することが可能
となる。
【００１５】アドレスインバータのＮチャネルＭＯＳＦ
ＥＴ Ｍｎでは、ドレインのＮ- 型不純物拡散層１１２
Ｎｄの長さｌ１は０．７５μｍから１μｍ程度に設計さ
れる。ｌ１が１μｍのとき、Ｎ- 型不純物拡散層１１２
Ｎｄの抵抗値は約９４オームである。アドレスインバー
タの貫通電流２．５ｍＡにより０．２４ボルトの電位降
下が生じＮチャネルＭＯＳＦＥＴ Ｍｎのドレイン電圧
が低下し、貫通電流に基づく劣化時間を６倍程度に延ば
すことができる。ここで劣化時間はしきい電圧が上昇し
てドレイン電流が１％減少するまでの時間で定義され
る。実際にはソース領域の寄生抵抗によりソース電圧が
上昇するので、劣化時間は一層長くなる。
ＥＴ Ｍｎでは、ドレインのＮ- 型不純物拡散層１１２
Ｎｄの長さｌ１は０．７５μｍから１μｍ程度に設計さ
れる。ｌ１が１μｍのとき、Ｎ- 型不純物拡散層１１２
Ｎｄの抵抗値は約９４オームである。アドレスインバー
タの貫通電流２．５ｍＡにより０．２４ボルトの電位降
下が生じＮチャネルＭＯＳＦＥＴ Ｍｎのドレイン電圧
が低下し、貫通電流に基づく劣化時間を６倍程度に延ば
すことができる。ここで劣化時間はしきい電圧が上昇し
てドレイン電流が１％減少するまでの時間で定義され
る。実際にはソース領域の寄生抵抗によりソース電圧が
上昇するので、劣化時間は一層長くなる。
【００１６】図４を参照して本発明の第２の実施例につ
いて説明する。
いて説明する。
【００１７】本実施例では、ＰチャネルＭＯＳＦＥＴ、
アドレスインバータのＮチャネルＭＯＳＦＥＴおよび周
辺回路のＮチャネルＭＯＳＦＥＴのソース領域がゲート
電極１１１Ｐ、１１１Ｎおよび１１１ｎとそれぞれ自己
整合したＰ+ 型不純物拡散層２１３Ｐｓ、Ｎ+ 型不純物
拡散層２１３Ｎｓおよび２１３ｎｓで構成されている。
アドレスインバータのＮチャネルＭＯＳＦＥＴおよび周
辺回路のＮチャネルＭＯＳＦＥＴのソース領域がゲート
電極１１１Ｐ、１１１Ｎおよび１１１ｎとそれぞれ自己
整合したＰ+ 型不純物拡散層２１３Ｐｓ、Ｎ+ 型不純物
拡散層２１３Ｎｓおよび２１３ｎｓで構成されている。
【００１８】通常のＣＭＯＳの製造手順に従ってイオン
注入によりＰ- 型不純物拡散層２１２Ｐｄ、Ｎ- 型不純
物拡散層２１２Ｎｄおよび２１２ｎｄを形成したのち、
フォトレジスト膜などの適当なマスクを用いてＰ+ 型不
純物拡散層２１３Ｐｓ，２１３Ｐｄ、Ｎ+ 型不純物拡散
層２１３Ｎｄ，２１３Ｎｓ，２１３ｎｄ，２１３ｎｓを
それぞれ形成する。前述のマスクを除去し、層間絶縁膜
１１４を堆積しコンタクト孔を形成し、第１層アルミニ
ウム系合金膜を堆積する。以降の工程は第１の実施例と
同様である。
注入によりＰ- 型不純物拡散層２１２Ｐｄ、Ｎ- 型不純
物拡散層２１２Ｎｄおよび２１２ｎｄを形成したのち、
フォトレジスト膜などの適当なマスクを用いてＰ+ 型不
純物拡散層２１３Ｐｓ，２１３Ｐｄ、Ｎ+ 型不純物拡散
層２１３Ｎｄ，２１３Ｎｓ，２１３ｎｄ，２１３ｎｓを
それぞれ形成する。前述のマスクを除去し、層間絶縁膜
１１４を堆積しコンタクト孔を形成し、第１層アルミニ
ウム系合金膜を堆積する。以降の工程は第１の実施例と
同様である。
【００１９】ＰチャネルＭＯＳＦＥＴと周辺回路などの
ＮチャネルＭＯＳＦＥＴの低濃度不純物拡散層の長さλ
０はパンチスルー耐圧を考慮して定めればよい。加工上
の下限は高濃度不純物拡散層形成時のイオン注入用マス
クの目合せ精度で与えられる。アドレスインバータのＮ
チャネルＭＯＳＦＥＴのＮ- 型不純物拡散層の長さλ１
はパンチスルー耐圧および抵抗値を考慮して定めるが、
第１の実施例のｌ１より大きめに設定する。
ＮチャネルＭＯＳＦＥＴの低濃度不純物拡散層の長さλ
０はパンチスルー耐圧を考慮して定めればよい。加工上
の下限は高濃度不純物拡散層形成時のイオン注入用マス
クの目合せ精度で与えられる。アドレスインバータのＮ
チャネルＭＯＳＦＥＴのＮ- 型不純物拡散層の長さλ１
はパンチスルー耐圧および抵抗値を考慮して定めるが、
第１の実施例のｌ１より大きめに設定する。
【００２０】本実施例では低濃度不純物拡散層がドレイ
ン領域だけであるので、特性のばらつきを第１の実施例
の約半分にすることができる。
ン領域だけであるので、特性のばらつきを第１の実施例
の約半分にすることができる。
【００２１】以上、ホットエレクトロンによる特性変動
を受け易い回路の例として、半導体メモリのアドレスイ
ンバータをあげて説明した。そのほか、ＴＴＬ構成のＡ
−Ｄ変換器などからの信号を供給されるＣＭＯＳ ＩＣ
の入力バッファなどにも本発明を適用し得ることは当業
者にとって明らかであろう。
を受け易い回路の例として、半導体メモリのアドレスイ
ンバータをあげて説明した。そのほか、ＴＴＬ構成のＡ
−Ｄ変換器などからの信号を供給されるＣＭＯＳ ＩＣ
の入力バッファなどにも本発明を適用し得ることは当業
者にとって明らかであろう。
【００２２】
【発明の効果】以上説明したように本発明の半導体集積
回路装置は低濃度不純物拡散層とからなるドレイン領域
を有するＭＯＳＦＥＴを使用し、動作条件上ホットエレ
クロン効果をうけ易い回路のＮチャネルＭＯＳＦＥＴの
低濃度不純物拡散層の長さを大きくすることによりドレ
イン電圧を下げ、特性変動を平均化し、寿命を増加させ
る。その他の回路のＭＯＳＦＥＴの低濃度不純物拡散層
の長さは、ドレイン−ソース間のパンチスルー耐圧を考
慮して定めれば、ＬＤＤ構造より短チャネル化が可能と
なり半導体集積回路装置の一層の高密度化が促進でき
る。
回路装置は低濃度不純物拡散層とからなるドレイン領域
を有するＭＯＳＦＥＴを使用し、動作条件上ホットエレ
クロン効果をうけ易い回路のＮチャネルＭＯＳＦＥＴの
低濃度不純物拡散層の長さを大きくすることによりドレ
イン電圧を下げ、特性変動を平均化し、寿命を増加させ
る。その他の回路のＭＯＳＦＥＴの低濃度不純物拡散層
の長さは、ドレイン−ソース間のパンチスルー耐圧を考
慮して定めれば、ＬＤＤ構造より短チャネル化が可能と
なり半導体集積回路装置の一層の高密度化が促進でき
る。
【図１】本発明の第１の実施例の説明のためのアドレス
インバータの回路図である。
インバータの回路図である。
【図２】前記第１の実施例におけるアドレスインバータ
を概略的に示す半導体チップの平面図である。
を概略的に示す半導体チップの平面図である。
【図３】図２のＡ−Ａ線における拡大断面図（図３
（ａ））、Ｂ−Ｂ線における拡大断面図（図３（ｂ））
および前記第１の実施例におけるアドレスインバータ以
外の回路に使用されるＮチャネルＭＯＳＦＥＴを概略的
に示す半導体チップの断面図（図３（ｃ））である。
（ａ））、Ｂ−Ｂ線における拡大断面図（図３（ｂ））
および前記第１の実施例におけるアドレスインバータ以
外の回路に使用されるＮチャネルＭＯＳＦＥＴを概略的
に示す半導体チップの断面図（図３（ｃ））である。
【図４】本発明の第２の実施例におけるアドレスインバ
ータを構成するＰチャネルＭＯＳＦＥＴを概略的に示す
半導体チップの断面図（図４（ａ））、同じくアドレス
インバータを構成するＮチャネルＭＯＳＦＥＴを概略的
に示す半導体チップの断面図（図４（ｂ））および同じ
くアドレスインバータ以外の回路を構成するＮチャネル
ＭＯＳＦＥＴを概略的に示す半導体チップの断面図（図
４（ｃ））である。
ータを構成するＰチャネルＭＯＳＦＥＴを概略的に示す
半導体チップの断面図（図４（ａ））、同じくアドレス
インバータを構成するＮチャネルＭＯＳＦＥＴを概略的
に示す半導体チップの断面図（図４（ｂ））および同じ
くアドレスインバータ以外の回路を構成するＮチャネル
ＭＯＳＦＥＴを概略的に示す半導体チップの断面図（図
４（ｃ））である。
１０１ 電源配線 １０２ 接地配線 １０３ アドレス信号配線 １０４ アドレスインバータ １０５ アドレス出力配線 １０６ Ｐ型シリコン基板 １０７ Ｎウェル １０８ フィールド酸化膜 １０９ チャネルストッパ １１０ ゲート酸化膜 １１１Ｐ，１１１Ｎ，１１１ｎ ゲート電極 １１２Ｐｄ，２１２Ｐｄ，１１２Ｐｓ Ｐ- 型不純物
拡散層 １１２Ｎｄ，２１２Ｎｄ，１１２Ｎｓ，１１２ｎｄ，１
１２ｎｓ Ｎ- 型不純物拡散層 １１３Ｐｄ，２１３Ｐｄ，１１３Ｐｓ，２１３Ｐｓ
Ｐ+ 型不純物拡散層 １１３Ｎｄ，２１３Ｎｄ，１１３Ｎｓ，２１３Ｎｓ，１
１３ｎｄ，２１３ｎｄ，１１３ｎｓ，２１３ｎｓ Ｎ
+ 型不純物拡散層 １１４ 層間絶縁膜 １１５Ｐｄ，１１５Ｎｄ，１１５ｎｄ ドレイン配線 １１５Ｐｓ，１１５Ｎｓ，１１５ｎｓ ソース配線 １１６ 層間絶縁膜 １１７ 第１層アルミニウム系合金膜
拡散層 １１２Ｎｄ，２１２Ｎｄ，１１２Ｎｓ，１１２ｎｄ，１
１２ｎｓ Ｎ- 型不純物拡散層 １１３Ｐｄ，２１３Ｐｄ，１１３Ｐｓ，２１３Ｐｓ
Ｐ+ 型不純物拡散層 １１３Ｎｄ，２１３Ｎｄ，１１３Ｎｓ，２１３Ｎｓ，１
１３ｎｄ，２１３ｎｄ，１１３ｎｓ，２１３ｎｓ Ｎ
+ 型不純物拡散層 １１４ 層間絶縁膜 １１５Ｐｄ，１１５Ｎｄ，１１５ｎｄ ドレイン配線 １１５Ｐｓ，１１５Ｎｓ，１１５ｎｓ ソース配線 １１６ 層間絶縁膜 １１７ 第１層アルミニウム系合金膜
Claims (4)
- 【請求項１】 半導体基板の表面の第１領域に第１ゲー
ト絶縁膜を介して設けられた第１ゲート電極および前記
半導体基板の表面部に前記第１ゲート電極直下の縁端部
を含んで選択的に設けられた第１低濃度不純物拡散層な
らびに前記第１ゲート電極直下部から横方向に第１距離
隔てて設けられた第１高濃度不純物拡散層からなる第１
ドレイン領域を有する第１ＮチャネルＭＯＳＦＥＴを含
む第１回路と、 前記半導体基板の前記表面の第２領域に第２ゲート絶縁
膜を介して設けられた第２ゲート電極および前記半導体
基板の表面部に前記第２ゲート電極直下の縁端部を含ん
で選択的に設けられた第２低濃度不純物拡散層ならびに
前記第２ゲート電極直下部から横方向に前記第１距離よ
り大きな第２距離隔てて設けらた第２高濃度不純物拡散
層からなる第２ドレイン領域を有する第２ＮチャネルＭ
ＯＳＦＥＴを含む第２回路とを有することを特徴とする
半導体集積回路装置。 - 【請求項２】 前記第２回路は外部からＴＴＬ出力とし
て与えられる信号を受け取る入力バッファである請求項
１記載の半導体集積回路装置。 - 【請求項３】 前記入力バッファはＣＭＯＳ構成のイン
バータである請求項２記載の半導体集積回路装置。 - 【請求項４】 前記インバータは半導体メモリのアドレ
スインバータである請求項３記載の半導体集積回路装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-198383 | 1991-07-12 | ||
| JP19838391 | 1991-07-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283626A true JPH05283626A (ja) | 1993-10-29 |
Family
ID=16390214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4168087A Pending JPH05283626A (ja) | 1991-07-12 | 1992-06-26 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5254865A (ja) |
| EP (1) | EP0522588A1 (ja) |
| JP (1) | JPH05283626A (ja) |
| KR (1) | KR950006985B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002057333A (ja) * | 2000-03-22 | 2002-02-22 | Seiko Instruments Inc | 半導体装置と及びその製造方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2717237B2 (ja) * | 1991-05-16 | 1998-02-18 | 株式会社 半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| JP3431647B2 (ja) * | 1992-10-30 | 2003-07-28 | 株式会社半導体エネルギー研究所 | 半導体装置とその作製方法およびメモリ装置の作製方法およびレーザードーピング処理方法 |
| US5786247A (en) * | 1994-05-06 | 1998-07-28 | Vlsi Technology, Inc. | Low voltage CMOS process with individually adjustable LDD spacers |
| KR100190834B1 (ko) | 1994-12-08 | 1999-06-01 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체장치및그제조방법 |
| JP3406949B2 (ja) * | 1995-01-31 | 2003-05-19 | キヤノン株式会社 | 半導体集積回路装置 |
| US6674136B1 (en) * | 1999-03-04 | 2004-01-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having driver circuit and pixel section provided over same substrate |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4918501A (en) * | 1984-05-23 | 1990-04-17 | Hitachi, Ltd. | Semiconductor device and method of producing the same |
| JP2559397B2 (ja) * | 1987-03-16 | 1996-12-04 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| JPS6476768A (en) * | 1987-09-18 | 1989-03-22 | Nec Corp | Semiconductor device and manufacture thereof |
| JPH03155662A (ja) * | 1989-08-24 | 1991-07-03 | Nec Corp | Ｍｏｓ電界効果トランジスタ |
-
1992
- 1992-06-26 JP JP4168087A patent/JPH05283626A/ja active Pending
- 1992-07-09 KR KR1019920012202A patent/KR950006985B1/ko not_active IP Right Cessation
- 1992-07-10 EP EP92111805A patent/EP0522588A1/en not_active Ceased
- 1992-07-13 US US07/912,751 patent/US5254865A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002057333A (ja) * | 2000-03-22 | 2002-02-22 | Seiko Instruments Inc | 半導体装置と及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0522588A1 (en) | 1993-01-13 |
| US5254865A (en) | 1993-10-19 |
| KR950006985B1 (ko) | 1995-06-26 |
| KR930003414A (ko) | 1993-02-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000314 |