KR100190834B1 - 반도체장치및그제조방법 - Google Patents

반도체장치및그제조방법 Download PDF

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KR100190834B1
KR100190834B1 KR1019950046737A KR19950046737A KR100190834B1 KR 100190834 B1 KR100190834 B1 KR 100190834B1 KR 1019950046737 A KR1019950046737 A KR 1019950046737A KR 19950046737 A KR19950046737 A KR 19950046737A KR 100190834 B1 KR100190834 B1 KR 100190834B1
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다니구찌 이찌로오, 기타오카 다카시
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Abstract

반도체장치 및 그 제조방법에 있어서, 제2 불순물영역(6)에 접촉하는 측의 분리절연막(2)의 단부에 반도체기판(1)을 통해서 그로브(18)가 설치된다.
이것은 분리절연막의 단부에 존재된 결정흠집을 제거함으로써, 이 부분에 스토리지노드로 부터의 전류의 리이크을 방지한다.
따라서, 불순물영역에 인접하는 분리산화막의 엣지부분에 그로브를 설치함으로써 이영역의 결정흠집을 제거하고, 전류리이크의 가능성을 제거한다.

Description

반도체장치 및 그 제조방법
제 1 도는 본 발명의 실시예 1의 반도체장치를 나타낸 단면도.
제 2 도는 본 발명의 실시예 1의 반도체장치를 나타낸 평면도.
제 3 도 - 제 15 도는 본 발명의 실시예 1 의 반도체장치의 제조방법의 제1- 제 13 공정도.
제 16 도는 본 발명의 실시예2의 반도체 장치를 나타낸 단면도.
제 17 도는 본 발명의 실시예2의 반도체장치를 나타낸 평면도.
제 18 도-제 24 도는 본 발명의 실시예 2의 반도체장치의 제조방법의 제6-제12공정도.
제 25 도는 본 발명의 실시예3의 반도체장치를 나타낸 단면도.
제 26 도는 본 발명의 실시예3의 반도체장치를 나타낸 평면도.
제 27 도-제 34 도는 본 발명의 실시예3의 반도체장치의 제조방법의 제7- 제14 공정도.
제 35 도는 본 발명의 실시예4의 반도체장치를 나타낸 단면도.
제 36 도는 본 발명의 실시예4의 반도체장치를 나타낸 평면도.
제 37 도-제 44 도는 본 발명의 실시예4의 반도체장치의 제조방법의 제6- 제13공정도.
제 45 도는 소스/드레인 영역과 기판과의 단락을 방지하는 구조를 나타낸 개략단면도.
제 46 도는 제 45 도의 A4-A4선에 따른 각부의 불순물농도의 분포를 나타낸 그래프.
제 47 도는 제 45 도의 B4-B4선에 따른 각부의 불순물농도의 분포를 나타낸 그래프.
제 48 도는 본 발명의 실시예5에 따른 반도체장치의 구조를 나타낸 개략단면도.
제 49 도는 제 48 도의 A1-A1선에 따른 각부의 불순물농도의 분포를 나타낸 그래프.
제 50 도는 제 48 도의 B1-B1선에 따른 각부의 불순물농도의 분포를 나타낸 그래프.
제 51 도-제 64 도는 본 발명의 실시예5에 따른 반도체장치의 제조방법을 공정순서대로 나타낸 개략단면도.
제 65 도는 본 발명의 실시예6에 따른 반도체장치의 구성을 나타낸 개략단면도.
제 66 도는 제 65 도의 A2-A2선을 따른 각부의 불순물농도의 분포를 나타낸 그래프.
제 67 도는 제 65 도의 B2-B2선을 따른 각부의 불순물농도의 분포를 나타낸 그래프.
제 68 도, 제 69 도는 본 발명의 실시예6에 따른 반도체장치의 제조방법을 공정순서대로 나타낸 개략단면도.
제 79 도는 본 발명의 제 7 실시예에 따른 반도체장치의 구성을 나타낸 개략단면도.
제 71 도-제 79 도는 본 발명의 실시예7에 따른 반도체장치의 제조방법을 공정순서대로 나타낸 개략단면도.
제 80 도는 쌍을 이룬 비트선배선의 쌍방의 측벽이 접촉홀로 부터 노출된 형태를 나타낸 개략단면도.
제 81 도는 종래의 반도체장치를 나타낸 단면도.
제 82 도는 종래의 반도체장치를 나타낸 평면도.
제 83 도- 제 94도는 종래의 반도체장치의 제조방법의 제1-제12공정도.
제 95 도는 종래 기술의 반도체장치의 문제점을 나타낸 모식도이다.
본 발명은 반도체장치 및 그 제조방법에 관한 것이고, 특히, 불순물영역에 근접한 분리 및 절연막의 일단에 위치된 노치(notch)을 가진 반도체장치뿐만 아니라 그 제조방법에 관한 것이다.
최근에, 반도체메모리장치의 요구는 컴퓨터와 같은 정보장치의 시장보급때문에 빠르게 증가되었다.
접속기능에 있어서, 대형기억용량 및 빠른 동작을 가진 장치가 요구되었다.
이들 요구에 따라, 반도체메모리장치의 적분, 응답 및 신뢰도의 정도를 향상하는 기술이 개발되었다.
다이나믹랜덤엑세스메모리(DRAM)는 반도체메모리장치의 종류로 알려졌고 그것은 기억정보의 랜덤 입출력을 인에이블한다.
일반적으로, 메모리셀배열로 형성된 DRAM은 외부입출력에 필요한 주변회로와, 기억정보의 다수를 기억한 기억영역이다.
메모리셀배열은 메트릭형태로 배열되어 단위기억정보를 기억한 복수의 메모리로 설치된다.
메모리셀은 1개의 MOS(Metal Oxide Semiconductor)트랜지스터와 거기에 접속된 1개의 커패시터로 형성되므로, 소위, 1트랜스터 1커패시터형의 메모리셀을 나타낸다.
이 메모리셀의 형을 간단한 구조를 가지고, 메모리셀배열의 집적도는 용이하게 향상될 수 있으므로, 대용량의 DRAM에 널리 사용된다.
제81도는 이 메모리셀의 단면도이고, 제82도는 그 평면도이다.
제81도는 제82도의 X-X선에 따른 단면을 나타내고, 제82도는 제81도의 Y-Y선에 따른 평면을 나타낸다.
제81,82도에 나타난 구조는 비트선이 매입된 매입비트선스택트형메모리셀의 구조를 나타낸다.
제81,82도를 참조해, 메모리셀의 구조는 아래서 설명한다.
실리콘으로 만든 p형반도체기판(1)의 주표면에는 활성영역을 규정하는 SiO2로 만든 소자분리산화막(2)이 설치된다.
활성영역에는 1개의 트랜지스터게이트트랜지스터(100)와 1개의 스택트형커패시터(200)가 서로 한쌍을 이룬 메모리셀이 형성된다.
트랜지스터 게이트 트랜지스터(100)는 반도체기판(1)의 주표면에 형성되어 소스/드레인영역을 형성하는 제1 및 제2불순물영역(5,6)을 포함하고, 또한 반도체기판(1)의 주표면에 형성되고 SiO2로 만든 게이트산화막(3)과, 그곳사이의 게이트산화막(3)으로 반도체기판(1)의 주표면에 형성되고 다결정의 실리콘으로 만든 게이트전극(워드선)(4)을 포함한다.
제1 불순물영역(5)은 고농도불순물영역(5a)과 저농도불순물영역(5b)을 포함한 2층구조를 가진다.
제2 불순물 영역(6)은 고농도불순물영역으로 구성된다.
게이트전극(4)은 SiO2로 만든 측벽절연막(8)으로 덮여진다.
반도체기판(1)은 SiO2를 가지고 만든 8000Å정도의 막두께를 가진 제1 층간산화막(9)으로 덮여진다.
제2 불순물영역(6)을 노출하는 스토리지노드접촉홀(10)과 제1 불순물영역(5)을 노출하는 비트선접촉홀(11)은 제1 층간산화막(9)에서 형성된다.
비트선접촉홀(11)에는 제1 불순물영역(5)에 접속된 비트선(7)이 형성된다.
비트선(7)는 도프된 1000Å정도 두께의 다결정실리콘막(7a)과 1000Å정도 두께의 텅스텐실리사이드막(7b)으로 구성된다.
제1 층간산화막(9)상에는 스토리지노드접촉홀(10)을 가진 SiO2로 만든 10000Å정도 두께의 제2 층간산화막(13)이 형성된다.
스토리지노드접촉홀(10)내에는 제2 층간산화막(13)상에 위치된 약6000Å두께의 부를 가진 다결정의 실리콘으로 만든 스트리지노드(하부 전극)(12)이 형성된다.
스토리지노드(12)의 표면상에는 셀플레이트(상부 전극)이 형성된 유전체막(14)이 형성된다.
스토리지(storage)노드(12), 유전체막(14) 및 셀플레이트(15)은 스택트형커패시터(200)을 형성한다.
셀플레이트(15)상부에는 제3 층간산화막(16)을 개재해서 배선층(17)이 형성된다.
그후, 이와 같이 구조된 메모리셀의 제조방법은 제84-95도를 참조해 아래서 설명한다.
제 83 도를 참조해서, 소자분리산화막(2)은 LOCOS법에 의해 반도체기판의 주표면상의 소정의 영역에 형성된다.
그후, 제84도에 나타난바와 같이, 소정형태의 게이트전극(4)은 반도체기판(1)상의 소정영역에 SiO2로 만든 게이트산화막(3)을 개재해서 형성된다.
제85도를 참조해서, 평행으로 배치된 게이트전극(4) 사이의 소정의 영역이 노출한 레지스트막(20)을 반도체기판(1)상에 형성한다.
마스크처럼 레지스트막(20)을 사용해서, 인과 같은 n형불순물을 약 2.3×1013㎠의 주입량과 35keV의 주입에너지로 반도체기판(1)에 주입하고 저농도 불순물영역(5b)을 형성한다.
제86도를 참조해서, 반도체기판(1)상에 SiO2를 퇴적해서 이방성에칭을 달성하기 위해 측벽(8)이 게이트전극(4)상에 형성된다.
마스크처럼 측벽을 사용해서, 인과 같은 n형불순물을 약 4×1013의 주입량과 약40keV의 주입에너지로 반도체기판(1)에 주표면내에 주입하여 제87도에 나타난바와 같이고농도 불순물영역(5a,6)을 형성한다.
그에 의해, 고농도불순물영역(5a)과 저농도불순물영역(5b)으로 구성된 제1 불순물영역(5)뿐 아니라 고농도불순물영역으로구성된 제2 불순물영역(6)이 완성된다.
제88도를 참조해서,SiO2로 만든 약8000Å두께를 가진 제1 층간산화막(9)은 CVD법의 의해 반도체기판(1)상에 퇴적한다.
제89도를 참조해서, 제1 불순물영역(5)상에 위치된 개구부를 가진 레지스트막(22)은 제1 층간산화막(9)상방에 형성한다.
마스크처럼 레지스트막(22)을 사용해서, 셀프얼라인 컨텍트홀에 의해 비트선 접촉홀(11)을 형성한다.
제90도를 참조해서, 레지스트막(22)을 제거한 후, 약1000Å의 두께를 각각 가진 도프된 다결정의 실리콘막(7a)과 텅스텐실리사이드막(7b)은 비트선접촉홀(11)내에 퇴적되고 소정의 형태에 패터되어 비트선(7)을 형성한다.
제91도를 참조해서, SiO2로 만든 약 10000Å두께의 제2 층간산화막(13)은 제 1 층간산화막(9)상에 형성된다.
그후, 제2 불순물영역(6)의 상방에 위치된 개구부를 가진 레지스트막(23)은 제2 층간산화막(13)상에 형성된다.
마스크처럼 레지스트막(23)을 사용해서, 셀프얼라인접촉방법에 의해 제1, 제2 층간산화막(9,13)에 스토리지노드접촉홀(10)을 형성한다.
제92도를 참조해서, 레지스트막(23)을 제거한 후, 다결정의 실리콘등은 스토리지노드접촉홀(10)내에 퇴적되어 제2 층간산화막(13)상에 위치된 약 6000Å두께를 가진 스토리지노드(12)을 형성한다.
제93도를 참조해서, 유전체막(14) 및 셀플레이트(15)는 스토리지노드(12)상에 퇴적된다.
그에의해, 스토리지노드(12), 유전체막(14) 및 셀플레이트(15)로 구성된 스택트형커패시터(200)가 완성된다.
그후, 제94도를 참조해서, SiO2로 만든 제3 층간산화막(16)은 셀플레이트(15)상에 형성되고, 소정의 형태를 가진 배선층(17)은 제3 층간산화막상에 형성되므로써 제81도에 나타난 메모리셀이 완성된다.
상기 설명된 DRAM은 커패시터에 전하를 축적하여 데이타를 기억한다.
H데이타가 축적된 경우, 스토리지노드로 부터의 전류의 리이크와 관련한 문제가 일어날수 있기 때문에, 정기적으로 DRAM의 리플레쉬동작이 수행되어야 한다.
DRAM의 리플레쉬동작의 주기는 길게 하는 것이 바람직하지만, 메모리셀내의 커패시터용량은 DRAM의 집적도의 증가에 따라 감소하는 경향 때문에 요즘의 경향은 주기를 짧게 한다.
그러므로, 비록 DRAM의 집적도가 하이더라도 리플레쉬동작의 주기를 길게 유지하기 위해서는 스토리지노드로 부터 전류의 리이크를 방지하는 것이 필요하다.
제95도를 참조해서, 상기 설명된 메모리셀의 구조에서 스토리지노드로 부터의 전류의 리이크경로에 관해 설명한다.
스토리지노드(12)로 부터의 전류의 리이크경로는
(1) 제2 불순물영역(6)으로 부터 반도체기판(1)으로의 리이크
(2) 게이트전극아래의 제 2 불순물영역(6)으로 부터 제1 불순물영역(5)으로의 리이크
(3) 셀플레이트(15)으로의 리이크가 고찰되었다.
이들 경로중에, (1) 제2 불순물영역(6)으로 부터 반도체기판(1)으로의 경로가 유력한 경로이다.
반도체기판(1)으로의 리이크는 역바이어스가 pn접합에 인가된 경우에 발생된 리이크와 동일하다.
그러나, 분리산화막(2)의 형성공정과 제1, 제2 불순물영역(5,6)으로의 불순물주입공정에서, 소위 결정흠집은 반도체기판(1)에서 발생된다.
만약 결정흠집이 pn접합에서 발생되면, 이 영역에 새로운 리이크경로가 형성된다.
그 결과, 커패시터에 축적된 전하는 이 새로운 리이크경로를 통해 방전되고, DRAM에 의한 데이타유지가 불량한 결과가 발생한다.
특히, 많은 결정흠집(2b)은 분리산화막(2)의엣지부분, 소위 버드의 비크(2a)에서 발생된다.
결정흠집(2b)은 불순물의 주입공정의 후에 결정흠집의 제거가 목적인 열처리에 의해 제거될 수 있다.
그러나, DRAM의 집적도가 증가하기 때문에, 저온에서 프로세서가 수행되기 위해서 결정흠집을 완전히 제거하는 것은 어렵다.
본 발명의 목적은 드레인 영역에 접속된 분리산화막의 엣지부분에 글로브가 형성되기 위해 이 영역으로 부터 결정흠집이 제거되고, 전류의 리이크를 미연에 방지하는 반도체장치 및 그 제조방법을 제공하는 것이다.
본 발명의 제1 목적은 드레인영역에 접속된 분리산화막의 엣지부분에 글로브가 형성되기 위해 이 영역으로 부터 결정흠집을 제거하고, 전류의 리이크를 미연에 방지하는 반도체장치 및 그 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 협채널효과를 방지할 때 접합리이크전류의 발생을 방지하고, 리플레쉬특성 및 소프트에러내성을 향상하는 것이다.
본 발명의 계속되는 다른 목적은 사진제판시에 패턴의 촌법오차 및 중복되는 오차에 의한 전도층사이의 단락을 방지하는 것이다.
본 발명의 계속되는 또 다른 목적은 접합내압이 향상할 때 접합리이크전류의 발생을 방지하는 것이다.
본 발명의 제1관점에 따른 반도체장치는 반도체기판, 분리 및 절연막, 제1전도층, 불순물영역, 절연층 및 제2전도층을 포함한다.
반도체기판은 주표면을 가진다.
분리 및 절연막은 반도체기판의 주표면의 활성영역을 규정하기 위해 설치된다.
제1 전도층은 절연막을 개재해서 주표면상에 형성된다.
불순물영역은 분리 및 절연막과 제1 전도층과의 사이의 주표면에서 소정의 깊이에 도달해서 형성된다.
절연층은 반도체기판의 주표면상에 형성되어 불순물영역에 도달한 개구부를 가진다.
제2 전도층은 개구부를 경유해서 불순물영역에 전기적으로 접속된다.
분리 및 절연막은 불순물영역측의 단부에 노치부를 가지고, 분리 및 절연막의 노치부에 의해 설치된 단면은 반도체기판에 도달한다.
분리 및 절연막의 단면은 절연층으로 덮였다.
본 발명의 1의 관점에 따른 반도체장치에 있어서, 불순물영역측의 분리 및 절연막의 단부에 노치부의 설치는 분리 및 절연막의 단부의 근처에 결정흠집의 발생과 같은 그 결정흠집이 방지될 수있기 때문에 불순물영역으로 부터 반도체기판으로의 전류의 리이크를 방지한다.
그 결과, 이 구조를 이용한 반도체장치에서는 리이크전류가 감소되므로 반도체장치의 동작의 신뢰성이 향상될 수 있다.
또한, 분리 및 절연막의 단면은 절연층으로 덮였다.
이와같이, 개구부는 분리 및 절연막의 단면의 근처에 설치되지 않는다.
따라서, 불순물영역과 반도체기판과의 단락은 개구부에서 형성된 제2 전도층에 의해 방지된다.
본 발명의 다른 관점에 따른 반도체 장치는 반도체기판, 분리 및 절연막, 1쌍의 불순물영역, 게이트전극, 절연층, 커패시터하부전극 및 비트선을 포함한다.
이 반도체기판은 주표면을 가진다.
분리 및 절연막은 반도체기판의 주표면의 활성영역을 규정하기 위해 설치된다. 한쌍의 불순물영역은 활성영역에 채널영역을 끼워 넣도록 소정의 간격을 개재해서 형성되어, 소스 및 드레인영역을 형성한다.
게이트전극은 채널영역상에 게이트절연막을 개재해서 형성된다.
절연층은 반도체기판을 덮고 한쌍의 불순물영역중의 하나를 노출하기 위한 제 1개국부와 한쌍의 불순물영역중의 다른 하나를 노출하기 위한 제2 개구부를 가진다.
커패시터하부전극은 제1 개구부를 통해 일방의 불순물영역에 전기적으로 접속된다.
비트선은 제2 개구부를 통해 불순물영역에 전기적으로 접속된다.
분리 및 절연막은 불순물영역측의 단부에 노치부를 가지고, 분리 및 절연막의 노치부에 의해 설치된 단부는 반도체기판에 도달한다.
분리 및 절연막의 단면은 절연층을 덮였다.
본 발명의 또 다른 관점에 따른 반도체장치에서, 불순물영역측의 분리 및 절연막의 단부에 노치부의 설치는 분리 및 절연막의 단부의 근처에서의 결정흠집과 같은 이 결정흠집이 방지될 수 있기 때문에 제2 전도형의 불순물영역을 통해서 반도체기판으로 흐르는 전류의 리이크를 제거한다.
그 결과, 하부전극으로 부터의 리이크전류는 이 구조를 이용한 반도체장치에서 감소되므로 DRAM에서의 리플레쉬동작의 주기는 더 길어질 수 있고 반도체장치의 동작의 신뢰도는 더 향상될 수 있다.
또한, 분리 및 절연막의 단면은 절연층으로 덮였다.
따라서, 제1 개구부는 분리 및 절연막의 단면의 근처에 설치되지 않는다.
이와같이, 제 1 개구부내에 형성된 커패시터하부전극에 의해 불순물영역과 반도체기판이 단락하는 것은 방지될 수 있다.
본 발명의 1의 관점에 따른 반도체장치의 제조방법은 이하의 공정을 포함한다.
첫째, 분리 및 절연막은 반도체기판의 주표면의 소정의 영역에 활성영역을 규정하기 위한 LOCOS법에 의해 형성된다.
그후, 소정형태를 가진 제1 전도층은 활성영역의 소정의 영역에 절연막을 개재해서 형성된다.
마스크처럼 제1전도층과 분리 및 절연막을 사용해서, 활성영역의 소정의 영역에 불순물을 도입하므로써 불순물영역이 형성된다.
반도체 기판을 덮고 불순물 영역과 접촉하고 있는 분리 및 절연막의 단부의 소정의 영역을 노출하는 개구부를 가진 레지스트막이 형성된다.
마스크처럼 이 레지스트막을 사용해서, 분리 및 절연막의 단부의 노출영역은 제거되어 반도체기판에 도달한 단면이 분리 및 절연막에 형성된다.
그후, 분리 및 절연막의 단면을 덮어 불순물영역에 도달한 개구부를 가진 절연층이 반도체기판의 주면상에 형성된다.
그후에, 개구부를 통해 불순물영역에 전기적으로 접속된 제2 전도층이 형성된다.
본 발명의 1이 관점에 따른 반도체장치의 제조방법에 있어서, 분리 및 절연막의 단부의 소정의 영역을 제거하는 공정이 설치된다.
이와 같이 분리 및 절연막의 측부를 제거함으로써, 분리 및 절연막부근에서의 결정흠집이 동시에 제거된다.
따라서, 이 결정흠집에 의해 불순물영역으로 부터 반도체기판으로의 전류의 리이크을 방지할 수있어 반도체장치의 제조가 가능하게 된다.
그 결과, 이 방법으로 제조된 반도체메모리장치에서의 리이크전류가 감소되기 때문에 반도체장치의 동작의 신뢰도가 향상될 수 있다.
또한, 절연층은 분리 및 절연막의 단면을 덮도록 형성된다.
따라서, 개구부는 분리 및 절연막의 단면부근에서 형성되지 않는다.
이와같이, 개구부내에 형성된 제2 전도층에 의한 반도체기판과 불순물영역사이에 개구부내에 형성된 제2 전도층에 의한 단락은 방지된다.
본 발명의 다른 계속되는 관점에 따른 반도체장치는 제1 전도형의 반도체기판, 소자분리절연층, 제1 전도형의 소자분리용불순물영역, 제2 전도형의 제1 불순물영역, 절연층, 제2전도형의 제2 불순물영역, 측벽절연층 및 전도층을 포함한다.
반도체기판은 주표면을 가지고 제1불순물농도를 가진다.
소자분리절연층은 반도체기판의 주표면에 형성된다.
소자분리용불순물영역은 소자분리절연층의 하면과 접촉하고 있다.
제1 불순물영역은 반도체기판의 주표면에 소자분리용불순물영역과 소정의 영역을 사이에 두고 형성된다.
절연층은 반도체기판의 주표면상에 형성되어 제1 불순물영역과 소정의 영역과의 일부표면에 도달한 홀을 가진다.
제2 불순물영역은 홀의 저면에 위치된 제1 불순물영역과 소정의 영역이 겹친 부분을 가지고 소자분리용불순물영역과 접촉하여 형성된다.
이 제2 불순물영역은 제1불순물농도보다 더 높은 제2불순물농도를 가진다.
측벽절연층은 홀의 측벽을 덮는다.
전도층은 홀을 통해 제1, 제2 불순물영역에 전기적으로 접속된다.
본 발명의 계속되는 또 다른 관점에 따른 반도체장치의 제조방법은 이하의 공정을 포함한다.
첫째, 소자분리절연층의 하면과 접촉하고 있는 소자분리절연층과 제1전도형의 소자분리용불순물영역은 제1불순물농도를 가진 제1전도형의 반도체기판의 주표면에 형성된다.
제2전도형의 제1불순물영역은 소자분리용불순물영역과 소정의 영역을 사이에 두고 형성된다.
그후, 제1 불순물영역과 소정의 영역의 일부표면에 도달한 홀을 가진 절연층은 반도체기판의 주표면에 형성된다.
그후, 제1불순물농도보다 더 높은 제2불순물농도를 가진 제2전도형의 제2불순물영역은 홀의 저면에 위치된 제1 불순물영역과 소정의 영역을 겹친 부분을 가지고 소자분리용불순물영역과 접촉하고 있을 때 형성된다.
측벽절연층은 홀의 측벽을 덮도록 형성된다.
그후, 전도층은 홀을 통해 제1,제2 불순물영역에 전기적으로 접속되어 형성된다.
본 발명에 따른 반도체장치 및 그 제조방법에 있어서, 소스/드레인영역이 있는 제1불순물영역과 접촉하고 있는 제2불순물영역은 소자분리용불순물영역과 접촉하도록 형성된다.
따라서, 이 제2 불순물영역과 소자분리용불순물영역과의 사이에 비교적 낮은 불순물농도를 가진 반도체기판의 영역이 분포하지 않는다.
이와 같이, 제2불순물영역 및 소자분리용불순물영역에 의해 형성된 pn접합부의 공핍층은 그 동작시에 소자분리용불순물영역측으로 넓게 확장되는 것이 억제된다.
그러므로, 공핍층내에 결정흠집이 존재함으로써 발생된 리이크전류는 저감된다.
또한, DRAM에 있어서는 리이크전류가 저감되므로, 커패시터의 전하보유특성이 양호하게 된다.
따라서, 리플레쉬특성 및 소프트에러내성은 양호하게 된다.
또한, 소자분리용불순물영역은 역도전형의 제2불순물영역과 접촉하고 있고, 소자분리용불순물영역의 소자형성영역으로의 확산 또한 억제되어 협채널효과를 방지한다.
본 발명의 1의 바람직한 관점에 따른 반도체장치는 한쌍의 제2 도전층을 더 포함한다.
절연층은 제1, 제2절연층을 가진다.
한쌍의 제2 도전층은 제1절연층상에 홀을 사이에 두고
제2절연층은 한쌍의 제2도전층을 덮도록 제1 절연층상에 형성된다.
본 발명의 1의 바람직한 관점에 따른 반도체장치의 제조방법은 한쌍의 제 2 도전층을 형성하는 공정을 더 포함한다.
절연층은 제1, 제2절연층을 가진다.
한쌍의 제 2 도전층은 제1 절연층상에
제2 절연층은 한쌍의 제2 절연층상에 형성된다.
홀은 한쌍의 제 2도전층의 사이를 통과해서 제1불순물영역과 소정의 영역과의 일부표면에 도달하도록 형성된다.
본 발명의 바람직한 관점에 따른 반도체장치 및 그 제조 방법에 있어서, 홀은 한쌍의 제2전도층의 사이를 통과해서 형성된다.
따라서, 홀의 위치는 홀을 형성하는 사진제판시에 마스크의 중복하는 오차 및 패턴의 촌법오차에 의해 오프셋될 것이다.
그러한 경우에, 제2 도전층의 측벽은 홀의 측벽으로 부터 노출될 것이고, 그후에 홀을 매입하기 위해 형성된 스토리지노드와 같은 도전층과 제2 도전층은 단락될 것이다.
그러나, 이 반도체장치에서는 측벽절연층이 홀의 측벽을 덮기위해 형성된다.
이와같이, 비록 제2 도전층의 측벽이 홀의 측벽으로 부터 노출되지만, 그 측벽은 측벽절연층에 의해 덮여진다.
따라서, 측벽절연층형성 후에 형성된 도전층과 제 2 도전층이 단락하는 것은 방지된다.
본 발명의 또 다른 바람직한 관점에 따른 반도체장치는 홀의 저면에서 도전층과 접촉하고 있는 영역을 덮도록 제 1 불순물영역과 전기적으로 접속되어 있을 때 반도체기판의 주표면에 형성된 제 2 도전형의 제 3 불순물영역을 포함한다.
제3 불순물영역은 제2불순물농도보다 더 높은 제3불순물농도를 가진다.
본 발명의 또 다른 바람직한 관점에 따른 반도체장치의 제조방법은 측벽에 측벽절연층이 형성된 홀을 통해서 이온을 도입함으로써 제1불순물영역과 접촉하고 있는 반도체기판의 주표면에 제 2불순물농도보다 더 높은 제3 불순물농도를 가진 제2 도전형의 제3 불순물영역을 형성하는 공정을 포함한다.
도전층은 제3 불순물영역과 접촉하여 형성된다.
본 발명의 또 다른 바람직한 관점에 따른 반도체장치 및 그 제조방법에서, 도전층과 반도체기판이 서로 접촉하고 있는 영역에 비교적 불순물농도가 높은 제3 불순물영역이 형성된다.
따라서, 도전층과 소스/드레인영역이 있는 제1 불순물영역과의 접촉저항은 저감된다.
또한, 이 제3 불순물영역이 설치되므로, 제2 불순물영역에서의 농도는 비교적 낮게 설정될 수 있다.
이와 같이, 제2 불순물영역과 소자분리용불순물영역과의 접합부에서 접합내압이 향상될 수 있다.
따라서, 접합내압이 향상할 때 도전층과의 접촉저항은 저감될 수 있다.
본 발명의 계속되는 또 다른 바람직한 관점에 따른 반도체장치는 한쌍의 제2 도전층상에 형성된 에치정지절연층을 포함한다.
에치정지절연층은 제1, 제2절연층과 다른 재료로 형성된다.
제2절연층은 한쌍의 제2 도전층과 에치정지절연층을 덮도록 형성된다.
본 발명의 또 다른 관점에 따른 반도체장치의 제조방법에서는 한쌍의 제 2 도전층상에 제1, 제2 절연층과 다른 재료의 에치정지절연을 형성하는 공정을 포함한다.
본 발명의 계속되는 또 다른 바람직한 관점에 따른 반도체장치 및 그 제조방법에서, 에치정지절연층은 제 2 도전층상에 형성된다.
이 에치정지절연층은 상기 절연층과 다른 재료로 형성된다.
따라서, 절연층의 홀을 형성하기 위해 에치될 때, 에치정지절연층은 어렵게 에치된다.
이와같이, 마스크등의 중복되는 오차에 의해 홀이 제2 도전층상방에 형성되는 경우, 홀로 부터 에치정지절연층에 덮여진 도전층의 상부표면의 노출이 방지된다.
그러므로, 이홀을 통해 하층과 접촉하여 형성된 도전층과 제 2 도전층이 단락하는 것은 방지된다.
본 발명의 상기와 다른 목적, 특징, 관점 및 이점은 첨부도면을 얻을 때 본 발명의 이하 상세한 설명으로부터 더 분명해진다.
(실시예 1)
본 발명의 제1실시예는 제1 및 제 2 도를 참조해서 설명한다.
제 1 도는 실시예의 메모리셀의 단면도이고, 제2 도는 그 평면도이다.
제 1 도는 제 2 도중 X-X 선의 단면을 나타내고, 제 2 도는 제 1 도중 Y-Y 선의 평면을 나타낸다.
제 1 도에 나타난 메모리셀의 단면구조는 실질상 제45도에 나타난 메모리셀의 단면구조와 동일한 구조이므로, 이 실시예의 특징부분을 제외하고는 상기 구조가 이하 상세히 설명되지 않는다.
이 실시예의 메모리셀은 전송게이트트랜지스터(100)의 제2 불순물영역(6)측의 분리산화막(2)의 단부에 위치된 그로브(groove)(18)가 설치된다.
그로브(18)는 제1 층간산화막(9)이 매입된다.
분리산화막(2)의 단부의 소정의 위치에 그로브(18)를 설치하기 때문에, p형반도체기판91)과 n+불순물영역, 즉, 제2불순물영역(6)으로 형성된 pn접합은 종래의 기술과 대조하여 많은 결정흠집을 포함한 분리산화막(2)으 단부까지 확장하지 않는다.
그러므로, 스토리지노드(12)로 부터 제2 불순물영역(6)을 경유하고 반도체기판(1)으로 전류의리이크의 가능성을 제거하는 것이 가능하다.
그러므로, 메모리셀의 리플레쉬동작의 주기를 길게하여 고성능 및 신뢰성이 높은 메모리셀을 가진다.
상기 메모리셀의 제조방법은 제3-15도를 참조해서 설명한다.
첫째, 제 3 도를 참조해서, 분리산화막(2)은 LOCOS법에 의해 P형반도체기판의 주표면의 소정의 영역에 형성된다.
그후, 제 4 도에 나타난바와 같이, 반도체기판(1)상의 소정의 영역에 SiO2를 가지고 만든 게이트산화막(3)를 개재해서 다결정의 실리콘을 가지고 만든 소정의 형태에 게이트전극(4)이 형성된다.
제 5도는 참조해서, 반도체기판(1)상에 서로 평행으로 배치된 게이트전극(4)의 사이의 소정의 영역을 노출하는레지스트막(20)을 형성하기 위한 처리가 수행된다.
마스크처럼 레지스트막(20)을 사용해서, 인등의 n형 불순물이 약 2.3×1013㎠의 주입량과 약 35eK의 주입에너지로 반도체기판에 주입되어 저농도불순물영역(5b)을 형성한다.
제 6 도를 참조해서, SiO2가 반도체기판상에 퇴적되고 이방성에칭이 수행되기 위해 측벽(8)이 각 게이트전극(4)상에 형성된다.
마스크처럼 측벽(8)을 사용해서, 인등의 불순물은 약 4×1013㎠의 주입량과 약 40eK의 주입에너지로 반도체기판(1)의 주표면에 주입되어 제 7 도에 나타난바와 같이 고농도불순물영역(5a,6)을 형성한다.
그에 의해, 고농도불순물영역(5a)와 저농도불순물영역(5b)으로 형성된 제1 불순물영역(5) 뿐만 아니라 고농도불순물영역으로 형성된 제2 불순물영역(6)이 완성된다.
상기 설명된 공정을 통해, 전송게이트트랜지스터(100)는 반도체기판(1)상에 완성된다.
제 8 도를 참조해서, 레지스트막(21)은 반도체기판(1)상에 형성된다.
레지스트막(21)은 제2 불순물영역(2)측의 분리산화막(2)의 단부를 노출한 개구부를 가진다.
마스크처럼 레지스트막(21)을 사용해서, C4F8의 가스분위기중에 분리산화막의 단부를 제거하기 위한 이방성에칭이 수행되어 그로브(18)을 형성한다.
또한 이 공정에서는 분리산화막(2)의 형성시에 분리산화막(2)의 단부에서 발생되었던 결정흠집을 제거한다.
제 9 도를 참조해서,SiO2를 가지고 만든 약 8000Å의 두께에 제1 층간산화막(9)이 CVD법에 의해 반도체기판(1)상에 퇴적된다.
제 10도를 참조해서, 제1 불순물영역(5)상에 위치된 개구부를 가진 레지스트막(22)은 제1층간산화막(9)상에 형성된다.
마스크처럼 레지스트막(22)을 사용해서, 비트선접촉홀(11)이 셀프얼라인접촉법에 의해 형성된다.
제 11 도를 참조해서, 레지스트막(22)을 제거한 후, 약 1000Å 두께의 도프된 다결정의 실리콘막(7a) 및 약 1000Å 두께의 텅스텐실리사이드막(7b)은 비트선접촉홀(11)내에 퇴적되고 소정의 형태에 패턴되어 비트선(7)을 형성한다.
제12도를 참조해서, SiO2를 가지고 만든 약 1000Å 두께의 제2 층간산화막은 제1 층간산화막(9)상에 형성된다.
그후, 제2불순물영역(6)의 상방에 위치된 개구부를 가진 레지스트막(23)은 제2 층간산화막(13)상에 형성된다.
마스크처럼 레지스트막(23)을 사용해서, 스토리지노드접촉홀(10)은 셀프얼라인접촉방법에 의해 제1,제2 층간산화막(9,13)에서 형성된다.
제 13 도를 참조해서, 레지스트막(23)을 제거한 후, 다결정의 실리콘등은 스토리지노드접촉홀(10)내에 퇴적되어 제2 층간산화막(13)상에 위치된 약 6000Å 두께의 부분을 가진 스토리지노드(12)을 형성한다.
제 14 도를 참조해서, 스토리지노드(12)상에 유전체막(14) 및 셀플레이트(15)가 퇴적된다.
그에의해, 스토리지노드(12), 유전체막(14) 및 셀플레이트(15)로 형성된 스택트형커패시터(200)가 완성된다.
그후, 제 15 도를 참조해서,SiO2를 가지고 만든 제3 층간산화막(16)은 셀플레이트(15)상에 형성되고, 소정의 형태를 가진 배선층(17)은 제3 층간산화막(16)상에 형성하므로, 제 1 도에 나타난 실시예의 메모리셀이 완성된다.
상기 설명된 이 실시예에 따른 메모리셀의 제조방법에 있어서, 제2 불순물영역(6)측의 분리산화막(2)의 단부를 제거함으로써 그로브(18)를 형성하는 것과 동시에 결정흠집이 제거될 수 있다.
그결과, 메모리셀의 구조는 p형 반도체기판(1)과 n불순물영역, 즉, 제2 불순물영역(6)으로 형성된 pn접합중에 종래의 기술과 대조해 분리산화막(2)의 단부에 발생된 많은 결정흠집을 감소할 수있다.
(실시예2)
본 발명의 제 2 실시예는 제16, 제17도를 참조해서 이하 설명한다.
제 16도는 실시예의 메모리셀의 단면도이고, 제17 도는 그 평면도이다.
제 16도는 제 17 도의 X-X 선의 단면을 나타내고, 제 17 도는 제 16 도의 Y-Y 선의 평명을 나타낸다.
제 16도에 나타난 메모리셀의 단면구조는 제1도에 나타난 실시예1의 메모리셀과 실질상 동일한 단면구조이므로, 상기 구조는 이 실시예의 특징부분을 제외하고는 상기 구조가 이하 설명되지 않는다.
이 실시예의 메모리셀은 실시예1의 메모리셀과 다르게 스토리지노드(12)을 수용한 스토리지노드접촉홀(10)이 그로브(18)를 포함한다.
이 구조에 의해, p형 반도체기판(1), n+불순물영역, 즉, 제2불순물영역(6)으로 형성된 pn접합은 종래의 기술과 대조하여 많은 결정흠집을 포함한 분리산화막(2)의 단부까지 확장하지 않는다.
그러므로, 제2불순물영역(6)을 경유하고 스토리지노드(12)로 부터 반도체기판(1)으로 리이크의 가능성을 제거하는 것이 가능하다.
그러므로, 메모리셀의 리플레쉬동작의 주기를 길어지고, 고성능 및 신뢰성이 높은 메모리셀을 가진다.
또한, 스토리지노드(12)은 단위저항은 감소될 수 있다.
그후, 제 2 실시예의 메모리셀이 제조방법은 제18-24도를 참조해서 이하 설명한다.
초기공정으로 부터 고농도불순물영역(5a,6)을 형성하는 공정으로의 프로세스는 제 1 실시예에서 이미 설명된 제3 도의 공정으로 부터 제7도의 공정과 동일하므로, 이하 설명하지 않다.
제 19 도를 참조해서,SiO2를 가지고 만든 약 8000Å의 두께에 제1 층간산화막(9)이 CVD법에 의해 반도체기판(1)상에 퇴적된다.
제 19도를 참조해서, 제1 불순물영역(5)상에 위치된 개구부를 가진 레지스트막(22)은 제1층간산화막(9)상에 형성된다.
마스크처럼 레지스트막(22)을 사용해서, 비트선접촉홀(11)이 셀프얼라인접촉법에 의해 형성된다.
제 20 도를 참조해서, 레지스트막(22)을 제거한 후, 약 1000Å 두께의 도프된 다결정의 실리콘막(7a) 및 약 1000Å 두께의 텅스텐실리사이드막(7b)은 비트선접촉홀(11)내에 퇴적되고 소정의 형태에 패턴되어 비트선(7)을 형성한다.
제 21 도를 참조해서, SiO2를 가지고 만든 약 10000Å 두께의 제2 층간산화막은 제1 층간산화막(9)상에 형성된다.
그후, 제2불순물영역(6)의 및 분리산화막(2)의 단부의 상방에 위치된 개구부를 가진 레지스트막(23)은 제2 층간산화막(13)상에 형성된다.
마스크처럼 레지스트막(23)을 사용해서, 셀프얼라인방법에 의해 C4F8의 가스분위기중에서 이방성에칭이 수행되므로, 스토리지노드접촉홀(10)은 제1, 제2 층간산화막(9,13)에서 형성되고, 분리 및 절연막(2)의 단부는 제거되어 그로브(18)를 형성한다.
제 22 도를 참조해서, 레지스트막(23)을 제거한 후, 다결정의 실리콘등은 스토리지노드접촉홀(10)내에 퇴적되어 제2 층간산화막(13)상에 위치된 약 6000Å 두께의 부분을 가진 스토리지노드(12)을 형성한다.
이 공정에서, 스토리지노드(12)의 일부는 그로브(18)내에 형성된다.
제 23 도를 참조해서, 유전체막(14) 및 셀플레이트(15)는 스토리지노드(12)상에 퇴적된다.
그에의해, 스토리지노드(12), 유전체막(14) 및 셀플레이트(15)로 구성된 스택트형커패시터(200)가 완성된다.
그후, 제 24 도를 참조해서,SiO2를 가지고 만든 제3 층간산화막(16)은 셀플레이트(15)상에 형성되고, 소정의 형태를 가진 배선층(17)은 제3 층간산화막(16)상에 형성하므로, 제 1 도에 나타난 실시예의 메모리셀이 완성된다.
이 제 2 실시예에 따른 메모리셀의 제조방법에서, 스토리지노드접촉홀(10)의 형성과 동시에 그로브(18)가 형성된다.
그러므로, 제 1실시예의 제조방법과 비교해 제조공정수는 더 감소될 수 있으므로, 제조공정을 위한 가격은 저하될 수 있다.
(실시예3)
본 발명의 제3실시예는 제25, 26 도를 참조해서 이하 설명한다.
비록 제 1, 제2 실시예가 매입비트선스택트형의 메로리셀과 관련하여 설명되었지만, 제3실시예는 스택트형메모리셀과 관련하여 이하 설명한다.
제 25 도는 제 3 실시예의 메모리셀의 단면도이고, 제26 도는 그 평면도이다.
제 25 도는 제 26 도의 X-X 선의 단면을 나타내고, 제 26도는 제 25 도의 Y-Y 선의 평면을 나타낸다.
양도를 참조해서, 제3 실시예의 메모리셀은 제1 실시예와 비교한 경우, 비트선(7)이 스택트형커패시터(200)상에 형성되는 것 이외는 동일의 구조를 가진다.
제2 불순물영역(6)에 근접하는 분리산화막(2)의 단부에는 제1의 실시예와 유사한 그로브(18)가 형성된다.
비트선(7)은 다결정의 실리콘을 가지고 만든 폴리패트(7c), 텅스텐을 가지고 만든 베리어메탈층(7d) 및 알루미늄을 가지고 만든 금속층(7e)으로 형성된다.
상기 설명된바와 같이, 제3 실시예의 메모리셀구조는 제1실시예와 유사한 분리산화막(2)의 단부에 그로브(18)가 설치된다.
이 구조에 의해, p형반도체기판(1)과 n+불순물영역, 즉, 제2불순물영역(6)으로 형성된 pn접합은 종래의 기술과 대조하여 많은 결정흠집을 포함한 분리산화막(2)의 단부까지 확장하지 않는다.
그러므로, 제2 불순물영역(6)을 경유해서 스토리지노드(12)로 부터 반도체기판(1)으로 리이크의 가능성을 제거하는 것이 가능하다.
그러므로, 메모리셀의 리플레쉬동작의 주기를 길게지고, 고성능 및 신뢰성이 높은 신뢰도를 가진다.
그후, 제3 실시예의 메모리셀의 제조방법은 제27-34도를 참조해서 이하 설명한다.
초기공정으로 부터 그로브(18)를 형성하는 공정으로의 프로세스는 제1실시예에서 이미 설명된 제 3 도 내지 제 8 도의 공정과 동일하므로, 이하 설명하지 않는다.
제28도를 참조해서, 반도체기판상에 제1불순물영역(5)에 접속되어 다결정의 실리콘을 가지고 만든 폴리패드(7c)가 형성된다.
그후, SiO2를 가지고 만든 약 8000Å의 두께에 제1 층간산화막(9)이 CVD법에 의해 반도체기판(1)상에 퇴적된다.
제29도를 참조해서, 제2불순물영역(6)의 상부에 위치된 개구부를 가진 레지스트막(24)은 제 1 층간산화막(9)상에 형성된다.
마스크처럼 레지스트막(24)을 사용해서, 스토리지노드접촉홀(10)이 셀프얼라인접촉방법에 의해 제1 층간산화막(9)상에 형성된다.
제 30 도를 참조해서, 레지스트막(24)을 제거한 후, 다결정의 실리콘등은 스토리지노드접촉홀(10)내에 퇴적되어 제1 층간산화막(9)상에 약 6000Å 두께를 가진 스토리지노드(12)을 형성한다.
제 31 도를 참조해서, 유전체(14) 및 셀플레이트(15)는 스토리지노드(12)상에 퇴적된다.
그에의해, 스토리지노드(12), 유전체막(14) 및 셀플레이트(15)로 형성된 스택트형커패시터(200)가 완성된다.
제32도를 참조해서, SiO2를 가지고 만든 약 1000Å 두께의 제2 층간산화막(13)은 셀플레이트(15)상에 형성된다.
그후, 제1불순물영역(5)의 상방에 위치된 개구부를 가진 레지스트막(25)은 제2 층간산화막(13)상에 형성된다.
마스크처럼 레지스트막(23)을 사용해서, 셀프얼라인접촉방법에 의해, 폴리패드(7c)를 통하는 비트선접촉홀(11)이 제1,제2 층간산화막(9,13)에서 형성된다.
제 33 도를 참조해서, 레지스트막(25)을 제거한 후, 텅스텐을 가지고 만든 베리어메탈층(7d)은 스토리지접촉(11)내에 퇴적되고, 알루미늄을 가지고 만든 금속층(7e)은 베리어메탈층(7d)상에 퇴적된다.
그에 의해, 폴리패드(7c), 배이리어메탈층(7d) 및 금속층(7e)으로 형성된 비트선(7)이 완성된다.
제 34 도를 참조해서, SiO2를 가지고 만든 제3 층간산화막(16)은 금속충(7c)상에 형성되고, 소정의 형태를 가진 배선층(17)은 제3 층간산화막(16)상에 형성하므로, 제 25 도에 나타난 실시예의 메모리셀이 완성된다.
이 제3 실시예에 따른 메모리셀의 제조방법에 있어서, 제2 불순물영역(6)측의 분리산화막(2)의 단부를 제거하고, 그로브(18)를 형성하는 것과 동시에 결정흠집이 제거될 수 있다.
그결과, 메모리셀의 구조는 p형 반도체기판(1)과 n+불순물영역, 즉, 제2 불순물영역(6)으로 형성된 pn접합중에 종래의 기술과 대조해 분리산화막(2)의 단부에 발생된 많은 결정흠집을 감소할 수있다.
(실시예4)
본 발명의 제4실시예는 제35, 36 도를 참조해서 이하 설명한다.
제3실시예와 유사한, 제4실시예는 스택트형의 메모리셀과 관련하여 이하 설명한다.
제 35 도는 제 4 실시예의 메모리셀의 단면도이고, 제36 도는 그 평면도이다.
제 35 도는 제 36 도의 X-X 선의 단면을 나타내고, 제 36도는 제 35 도의 Y-Y 선의 평면을 나타낸다.
양도를 참조해서, 제4 실시예의 메모리셀은 제3 실시예와 다르게, 스토리지노드(12)를 수용한 스토리지접촉홀(10)이 그로브(18)를 포함한다.
이 구조에 의해, 제2실시예와 유사한, p형반도체기판(1)과 n+불순물영역, 즉, 제2불순물영역(6)으로 형성된 접합은 종래의 기술과 대조해 많은 결정흠집을 포함한 분리산화막(2)의 단부까지 확장하지 않는다.
그러므로, 제2 불순물영역(6)을 경유해서 스토리지노드(12)로 부터 반도체기판(1)으로 리이크의 가능성을 제거하는 것이 가능하다.
그결과, 메모리셀의 리플레쉬동작의 주기를 길어질 수 있고, 메모리셀은 고성능 및 신뢰성이 높은 신뢰도를 가질 수 있다.
또한, 스토리지노드(12)의 단위저항은 감소될 수 있다.
그후, 제4 실시예의 메모리셀의 제조방법은 제37-44도를 참조해서 이하 설명한다.
초기공정으로 부터 고농도불순물영역(5a,6)을 형성하는 공정으로의 프로세스는 제1실시예에서 이미 설명된 제 3 도 내지 제 8 도의 공정과 동일하므로, 이하 설명하지 않는다.
제37도를 참조해서, 반도체기판상에 제1불순물영역(5)에 접속되어 다결정의 실리콘을 가지고 만든 폴리패드(7c)가 형성된다.
제38도를 참조해서, SiO2를 가지고 만든 약 8000Å의 두께에 제1 층간산화막(9)이 CVD법에 의해 반도체기판(1)상에 퇴적된다.
제39도를 참조해서, 제2불순물영역(6) 및 분리산화막(2)의 단부의 상방에 위치된 개구부를 가진 레지스트막(24)은 제 1 층간산화막(9)상에 형성된다.
마스크처럼 레지스트막(24)을 사용해서, 셀프얼라인접촉방법에 의해 C4F8의 가스 분위기중에서 이방성에칭이 수행되어 스토리지노드접촉홀(10) 및 그로브(18)을 동시에 형성한다.
제 40 도를 참조해서, 다결정의 실리콘은 스토리지노드접촉홀(10)내에 퇴적되어 제1 층간산화막(9)상에 약 6000Å 두께를 가진 스토리지노드(12)을 형성한다.
동시에, 다결정의 실리콘은 그로브(18)을 매입한다.
제 41 도를 참조해서, 유전체(14) 및 셀플레이트(15)는 스토리지노드(12)상에 퇴적된다.
그에의해, 스토리지노드(12), 유전체막(14) 및 셀플레이트(15)로 형성된 스택트형커패시터(200)가 완성된다.
제42도를 참조해서, SiO2를 가지고 만든 약 1000Å 두께의 제2 층간산화막(13)은 셀플레이트(15)상에 형성된다.
그후, 제1불순물영역(5)의 상방에 위치된 개구부를 가진 레지스트막(25)은 제2 층간산화막(13)상에 형성된다.
마스크처럼 레지스트막(23)을 사용해서, 셀프얼라인접촉방법에 의해, 제1,제2 층간산화막(9,13)에 비트선접촉홀(11)이 형성된다.
제 43 도를 참조해서, 레지스트막(25)을 제거한 후, 텅스텐을 가지고 만든 베리어메탈층(7d)은 비트선접촉홀(11)내에 퇴적되고, 알루미늄을 가지고 만든 금속충(7e)은 베리어메탈층(7d)상에 퇴적된다.
그에 의해, 폴리패드(7c), 배이리어메탈층(7d) 및 금속층(7e)으로 형성된 비트선(7)이 완성된다.
제 44 도를 참조해서, SiO2를 가지고 만든 제3 층간산화막(16)은 금속충(7e)상에 형성되고, 소정의 형태를 가진 배선층(17)은 제3 층간산화막(16)상에 형성하므로, 제 35 도에 나타난 실시예의 메모리셀이 완성된다.
이 제4 실시예에 따라, 제2 실시예와 유사한 스토리지노드접촉홀(10)의 형성과 그로브(18)의 형성은 동일한 공정에서 수행한다.
그러므로, 제1실시예의 제조방법과 비교해 제조공정수는 더 감소될 수 있으므로, 제조공정을 위한 가격은 저하될 수 있다.
상기 설명된 제2, 제4 실시예에 있어서, 제16, 35도에 나타난바와 같이, 스토리지노드(12)에 의해 p형 반도체기판(1)과 n형 제2 불순물영역(6)이 단락된다는 것을 고려할 필요있다.
n형 제2 불순물영역(6)과 p형 반도체기판(1)과의 단락을 방지하는 기술은 미국특허공보 5,208,470호에 나타나 있다.
이 문헌에는 접촉홀(10)의 형성 후, 접촉홀(10)을 통해 불순물을 주입함으로써 접촉홀(10)의 저벽을 덮기 위해 불순물영역을 형성하는 방법이 나타난다.
제 45도는 상기 문헌에 설명된 방법을 제 16도에 나타난 구조에 적용되는 구조를 나타낸 개략단면도이다.
제45도를 참조해서, n형 불순물영역(50)은 이 방법을 이용함으로써 접촉홀(10)의 저벽을 덮도록 형성될 수 있다.
이와같이 n형 불순물영역(50)을 형성함으로써, 스토리지노드(12)에 의한 n형 제2 불순물영역(6)과 p형 반도체기판(1)이 단락하는 것은 방지된다.
따라서, 이 n형 불순물영역(50)이 형성된 반도체기판은 정상적으로 동작할 것이다.
이 반도체장치의 각부의 불순물농도는 제46,47도에 나타난다.
제46,47도는 제45도의 A4-A4및 B4-B4선에 따른 각부의 불순물농도의 분포를 나타낸 그래프이다.
제45-47도를 참조해, n형 제2불순물영역(6)에는 비소(As)가 1×1018-1×1019cm-3의 농도에서 도입되고, n형 불순물영역(50)에는 인(P)이 1×1018-1×1019cm-3의 농도에서 도입된다.
또한, p형 반도체기판(1)에는 붕소(B)가 1×1014-1×1015cm-3의 농도에서 도입되고, 소자분리불순물영역(55)에는 붕소가 1×1017-1×1018cm-3의 농도에서 도입된다.
이것 이외의 구성에 있어서 제16도에 나타난 구성과 유사한 동일의 구성 부재에 있어서는 동일의 부호를 나타내고 그 설명을 생략한다.
제45도에 나타난바와 같이, 반도체장치에서 협채널효과의 방지는 접합리이크전류를 증대하는 문제점을 가진다.
제45도에 나타난 반도체장치에서, 소자분리불순물영역(55)은 인접하는 소자간의 전기적 분리의 효과를 높이도록 설치된다.
이 소자분리불순물영역(55)은 소자영역측으로 과도하게 연장하지 않도록 형성된다.
이것은 소자분리불순물영역(55)의 불순물이 소자영역측으로 확산함으로써 야기된 트랜지스터의 협채널효과를 방지하는 것이다.
따라서, 소자분리불순물영역(55)과 n형 불순물영역(50)과의 사이의 영역(S)에는 비교적 낮은 불순물농도를 가진 p형 반도체기판(1)이 분포된다.
또한, 협채널효과를 방지하는 효과적인 방법으로서 Nishihara et al., IEDM '88 Tech Digest. pp. 100-103(1988)등에 나타난 레트로그래이드(retrograde)웰을 형성하는 방법이 있다.
그러나, 레트로그래이드 웰이 형성될 경우, n형 불순물영역(50)과 레트로그래이드 웰과의 사이의 영역(S)에는 제45도에 나타난 구조보다 더 넓어진다. n형 불순물영역(50)과 소자분리불순물영역(55)과의 사이의 이 영역(S)내에는 제2, 제4 실시예에 의해 완전히 제거될 수 없는 결정흠집이 존재한다.
반도체장치의 동작시에는 n형 불순물영역(6,50)과 p형 반도체기판(1)과의 사이에 전압이 인가된다.
그 결과, n형 불순물영역(6,50)과 p형 반도체기판(1)을 포함한 pn접합에 공핍층(58)이 형성된다.
p형 반도체기판(1)의 불순물농도가 상기 설명된바와 같이 비교적 낮게 설정도므로, 특히, 이 공핍층(58)은 p형 반도체기판(1)측으로 넓게 넓어진다.
따라서, 소자분리불순물영역(55)과 n형 불순물영역(50)과의 사이의 영역(S)에 존재하는 결정흠집(350)은 이 공핍층(58)내에 합병된다.
일반적으로, 공핍층내에 결정흠집이 존재할 경우, 그 결정흠집에 캐리어가 발생되고, 접합리이크전류의 발생의 원인으로 알려졌다.
그 결과, 공핍층(58)중에 합병된 결정흠집(350)에 의해 접합리이크전류가 발생하여 캐리어의 전하보유특성이 저하한다.
이와 같이, 커패시터의 전하가 보유되는 것이 쉽지 않기 때문에, DRAM의 경우, 메모리셀의 기억내용의 재기록사이클이 더 짧게 되어야하 리플레쉬특성이 저하한다.
또한, 커패시터의 축적전하에 관하여 α입자의 조사에 의해 전자-정홀쌍을 삭제하는 소프트에러내성은 열하된다.
이하, 존재한 결정흠집에 의해 리이크전류가 억제되는 반도체장치는 실시예 5-7에서 설명한다.
(실시예5)
제48도를 참조해, 소자분리산화막(303)은 p형 실리콘기판(301)의 표면을 분리하도록 형성된다.
이 소자분리산화막(303)의 하면과 접촉하기 위해 p형 실리콘기판(301)에는 소자분리불순물영역(305)이 형성된다.
소자분리산화막(303)에 의해 분리된 p형 실리콘기판(1)의 영역에는 nMOS 트랜지시터(10)가 형성된다.
nMOS트랜지스터(310)는 한쌍의 n형 소스/드레인영역(307,307), 게이트산화막(309) 및 게이트전극층(311)을 가진다.
p형 실리콘기판(301)의 표면에 서로 소정의 거리를 둔 한쌍의 n형 소스/드레인영역(307,307)이 형성된다.
게이트전극층(311)은 이 한쌍의 n형 소스/드레인영역(307,307)사이의 영역상에 게이트산화막(309)을 개재해서 형성된다.
절연층(331)은 게이트전극층(311)의 측면 및 상부표면을 덮기위해 형성된다.
이 nMOS트랜지스터(310)을 덮는 p형 실리콘기판(301)의 표면저면에 제1층간절연층(315)이 형성된다.
이 제1충간절연층(315)의 소정의 영역상에는 복수개의 비트선배선(317)이 형성된다.
이 비트선배선(317)을 덮기 위해 제1층간절연층(315)상에 제2 층간절연층(319)이 형성된다.
제1, 제2 충간절연층(315,319)에는 쌍을 이룬 비트선배선(317,317)의 사이를 통과해서 n형 소스/드레인 영역(307)의 일부도면에 도달한 접촉홀(321)이 형성된다.
이 접촉홀(321)의 개구부의 지름은 제45도에 나타난 접촉홀(10)의 개구부의 지름보다 더크게 설정된다.
n형 불순물영역(313)은 접촉홀(321)의 저면을 덮도록 형성된다.
이 n형 불순물영역(313)은 n형 소스/드레인영역(307)과 일부중복하는 영역을 가지고, 소자분리불순물영역(305)과 접촉하도록 형성된다.
측벽절연층(323)은 접촉홀(321)의 측벽을 덮도록 형성된다.
커패시터(330)는 이 접촉홀(321)을 경유해서 n형 소스/드레인영역(307)에 전기적으로 접속되도록 형성된다.
커패시터(330)는 스토리지노드(325), 커패시터유전체막(327) 및 셀플레이트(329)를 가진다.
스토리지노드(325)는 접촉홀(321)을 경유해서 n형 소스/드레인영역(307) 및 n형 불순물영역(313)과 접촉하고 있는, 또한 제2 충간절연층(319)상에 연장해서 형성된다.
셀플레이트(329)는 커패시터유전체막(327)을 개재해서 스토리지노드(325)를 덮도록 제2 층간절연층(319)상에 형성된다.
제48,50도를 참조해서, p형 실리콘기판(301)에는 1×1014cm-3이상 1×1015cm-3이하에서 붕소가 도입된다.
소자분리불순물영역(305)에는 1×1017cm-3이상 1×1018cm-3이하의 농도에서 붕소가 도입된다.
n형 소스/드레인 영역(307)에는 1×1018cm-3이상 1×1019cm-3이하의 농도에서 비소가 도입된다.
또한, n형 불순물영역(313)에는 1×1018cm-3이상 1×1019cm-3이하의 농도에서 인이 도입된다.
본 실시예에 따른 반도체장치의 제조방법은 다음에 설명한다.
제51도를 참조해서, 소자분리산화막(303)과 소자분리불순물영역(305)을 포함한 소자분리영역은 통상의 LOCOS법에 의해 형성된다.
이 LOCOS에 의해, 소자분리영역이 형성시에 소자분리산화막(303)의 단부하측에 결정흠집(350)이 형성된다.
그후, p형 실리콘기판(301)의 산화에 의해 또는 CVD(Chemical Vapor Deposition)법에 의해 게이트산화막(309)이 형성된다.
제52도를 참조해, 불순물이 도입된 다결정실리콘(이하 도프된 다결정실리콘으로 참조)또는 Al(알루미늄), W(텅스텐), Ti(티탄늄)등의 금속 도는 그것의 합금에 의한 도전층(311)과 이 도전층(311)상에 실리콘산화막의 절연막(331a), 실리콘질화막등과 같은 절연층(331a)이 적층해서 형성된다.
그후, 전도층(311)과 절연층(311a)이 사진제판기술, RIE(Reactive Ion Etching)등의 드라이에칭에 의해 패턴되어 게이트전극층(311)을 형성한다.
제53도를 참조해서, 게이트전극층(311) 및 소자분리산화막(303)을 마스크처럼 사용해 30keV의 가속전압과 5×1013cm-2의 양에서 비소가 주입된다.
그결과, 한쌍의 n형 소스/드레인 영역(307,307), 게이트절연층(309) 및 게이트전극층(311)은 nMOS트랜지스터(310)를 형성한다.
상기의 비소의 이온주입의 조건은 5-50keV의 가속전압과 1×1013- 5×1013cm-2양의 범위지만, 반드시 상기 조건에 한정되는 것은 아니다.
제54도를 참조해서, 실리콘산화막의 절연층 및 실리콘질확막등은 CVD에 의해 표면전면에 퇴적된 후, RIE에 의해 표면전면에 이방성에칭이 수행된다.
그결과, 게이트전극층(311)의 측벽을 덮는 측벽절연층(331b)이 형성된다.
절연층(331a)과 측벽절연층(331b)은 게이트전극층(311)의 주변을 에워싸는 절연층(331)을 형성한다.
제55도를 참조해서, 실리콘산화막의 제1 층간절연층(315) 및 실리콘질화막등은 CVD에 의해 표면저면에 형성된다.
이 제1 층간절연층(315)의 상부표면을 두꺼운 막에 퇴적한 후에 소망의 두께를 얻기 위해 더 얇게하는 방법 또는 막의 퇴적후에 열을 가하는(리플로우를 행하는)방법등에 의해 비교적 평탄하게 할 수 있다.
또한, 비트선접촉홀을 형성하는 레지스트패턴(나타내지 않음)은 사진제판기술에 의해 형성된다.
이 레지스트패턴을 마스크로 사용해서, RIE에 의해 드라이에칭등이 수행되어 제1 층충간절연층(315)에 비트선접촉홀(나타나지 않음)을 형성한다.
그후, 레지스트패턴이 제거된다.
제56도를 참조해서, 비트선이 있는 도전층(317a)은 제1 층간절연층(315)상에 형성된다.
이 도전층(317a)상에는 소망의 형태를 가진 레지스트패턴(341a)이 사진제판기술에 의해 형성된다.
이 레지스트패턴(341a)을 마스크로 사용해서, 도전층(317a)에 RIE 등의 이방성에칭이 수행된다.
제57도를 참조해서, 비트선배선(317)은 이 이방성에칭에 의해 형성된다.
그후, 산소분위기의 플라즈마중에서 재로 만들거나, 또는 H2SO2액에 담그어서 레지스트패턴(314a)이 제거된다.
제58도를 참조해서, 실리콘산화막 및 실리콘질화막등의 제2 층간절연층(319)이 CVD에 의해 형성된다.
또한, 이 제2 충간절연층(319)의 상부표면을 제1 층간절연층(315)의 경우와 같이 두꺼운 막에 퇴적한 후에 소망의 두께를 얻기 위해 얇게 하는 방법 또는 막의 퇴적후에 열을 가하는 방법들에 의해 비교적 평탄하게 할 수 있다.
제59도를 참조해서, 소망의 형태를 가진 레지스터패턴(341b)은 사진제판기술에 의해 제2 층간절연층(319)상에 형성된다.
이 레지스트패턴(314b)을 마스크로서 사용해서, 제1, 제2층간절연층(315,319)에 RIE에 의해 이방성의 드라이에칭이 수행된다.
그후, 레지스트패턴(341b)이 제거된다.
제60도를 참조해서, 상기 에칭에 의해 서로 병렬로 연장하는 비트선(317)의 사이를 통과하고 또한 n형 소스/드레인영역(307)의 일부표면 및 p형 실리콘기판(301)의 일부표면에 도달하는 접촉홀(321)이 형성된다.
이 접촉홀(321)의 형성시에, 소자분리산화막(303)의 단부가 제거된다.
제61도를 참조해서, 70keV의 가속전압과 8×1013cm-2의 양에서 표면저면에 인의 이온주입이 수행된다.
이와같이, 셀프얼라인법에 의해 인의 이온이 주입되어 접촉홀(321)의 저면을 덮도록 n형 불순물영역(313)을 형성한다.
이 n형불순물영역(313)은 n형 소스/드레인영역(307)과 일부중복한 영역을 가지고, 또한 소자분리불순물영역(305)과 접촉하도록 형성된다.
상기 인의 주입조건은 20-2000keV의 가속전압과 1×1013- 5×1015cm-2양의 범위지만, 반드시 상기 조건에 한정되는 것은 아니다.
또한, 불순물종로서는 인 뿐만 아니라 비소도 적용된다.
제62도를 참조해서, 실리콘 산화막, 실리콘질화막등의 절연층은 접촉홀(321)의 내벽면 및 제2 층간절연층(319)을 덮도록 형성된다.
적어도 접촉홀(321)의 저벽이 노출되기 까지 이 절연층의 전면에 RIE등의 이방성의 드라이에칭이 수행된다.
이와같이, 접촉홀(321)의 측벽에 자기정합적인 측벽절연층(323)이 형성된다. 이측벽절연층(323)을 형성하는것에 의해 오히려 비트선배선(317)의 측면이 접촉홀(321)의 측벽으로부터 노출될 때, 이 측벽절연층(323)에 의해 비트선배선(317)의 노출된 측벽이 덮여진다.
제63도를 참조해서, 도프된 다결정실리콘 또는 Al, W, Ti, Pt(platium) Cu(copper), Ag(silver)등의 금속 또는 그것들의 합금으로 형성된 도전층이 표면전면에 형성된다.
이 도전층상에는 소정의 형태를 가진 레지스트패턴(나타나지 않음)이 사진제판기술에 의해 형성된다.
이 레지스트패턴을 마스크로서 사용해서, 도전층에 RIE 등에 의한 에칭이 수행된다.
이 에칭에 의해, 접촉홀(321)을 통해서 n형 소스/드레인영역(307) 및 n형 불순물영역(313)의 일부표면에 접촉하고, 또한 제2 층간절열층(319)상에 연장하는 스토리지노드(25)가 형성된다.
그후, 레지스트패턴이 제거된다.
제64도를 참조해서, 커패시터유전체막(327)은 스토리지노드(325)의 표면을 덮도록 형성된다.
그후, 커패시터유전체막(327)상에는 도프된 다결정실리콘 또는 Al, W, Ti, Pt, Cu, Ag등의 금속 또는 그것들의 합금으로 형성된 도전층이 형성된다.
이 도전층상에는 소정의 형태를 가진 레지스트패턴이 사진제판기술에 의해 형성된다.
이 레지스트패턴을 마스크로 사용해서, 도전층에 RIE등에 의한 에칭이 수행된다.
그 결과, 제48도에 나타난바와 같이, 커패시터유전체막(327)을 개재해서 스토리지노드(325)와 대향하는 셀플레이트(329)가 형성된다.
스토리지노드(325), 커패시터유전체막(327) 및 스토리지노드(329)는 커패시터(330)를 구성한다.
상기 설명된 것 같이, 이 실시예에서, 제48도에 나타난바와 같이 n형 불순물영역(313)은 소자분리불순물영역(305)과 접촉하도록 형성된다.
그러므로, 소자분리산화막(303)의 단부하측에 형성된 흠집(350)은 n형 불순물영역(313)내에 존재할 것이다.
이들 n형 불순물영역(313)과 소자분리불순물영역(305)은 p형 실리콘기판(301)과 비교해 불순물농도가 높다.
따라서, n형 불순물영역(313)과 소자분리불순물영역(305)으로 형성된 pn접합부에서 공핍층의 확장이 대폭 억제된다.
이와같이, 이 공핍층에 합병된 결정흠집(350)의 수는 제45도의 종래의 예와 비교해 대폭 감소된다.
따라서, 이 공핍층내에 합병된 결정흠집에 의해 발생된 리이크전류는 저감된다.
이 리이크전류의 발생이 저감될 수 있으므로, 커패시터(330)의 전하보유특성이 양호하게 되고, nMOS트랜지스터(310)와 커패시터(330)로 구성된 메모리셀의 리플레쉬특성 및 소프트에러내성이 양호하게 된다.
또한, 이 실시예에서, 협채널효과를 방지할 때 n형 불순물영역(313)과 소자분리불순물영역(305)은 서로 접촉하고 있어야하므로 접촉홀(321)의 개구부의 직경은 제45도에 나타난 예에서 보다 더 크게 설정된다.
이 접촉홀(321)은 서로 병렬로 연장하는 비트선(317)의 사이를 통과해서 형성된다.
따라서, 접촉홀(321)의 개구부의 직경은 더 크게되고, 비트선(317)의 측벽은 접촉홀(321)의 측벽으로 부터 노출될지도 모른다.
그러나, 이 실시예에서, 측벽절연층(323)이 접촉홀(321)의 측벽을 덮도록 설치된다.
그러므로, 오히려 접촉홀(321)의 측벽으로부터 비트선(317)의 측벽이 노출될 경우, 비트선(317)의 노출된 측벽은 절연층(323)에 의해 덮여질 것이다.
따라서, 스토리지노드(325)와 비트선(317)이 단락하는 것은 방지된다.
(실시예6)
제65도를 참조해서, 제5실시예의 장치와 다른 본 발명에 따른 반도체장치는 n형 불순물영역(413)의 농도 및 n형 불순물영역(414)을 추가적으로 가진다는 점에서 다르다.
특히, 제65-69도를 참조해서, n형 불순물영역(413)는 1×1017cm-3이상 1×1018cm-3이하의 농도에서 비소를 포함한다.
또한, n형 불순물영역(414)은 접촉홀(321)의 저벽에서 스토리지노드(325)와 접촉하는 영역을 덮도록 형성된다.
이 n형 불순물영역(414)은 1×1018cm-3이상 1×1020cm-3이하의 농도에서 인을 포함한다.
즉, 이 n형 불순물영역(414)은 실시예5의 n형 불순물영역(313)과 비교해 불순물농도가 더 높게 형성된다.
이것 이외의 구조는 실시예5와 유사하므로, 동일의 구성부재에 있어서는 동일의 부호를 나타내고, 그 설명을 생략한다.
본 실시예에 따른 제조방법은 제51-60도에 나타난 실시예5와 동일의 공정을 거친다.
그후, 제68도를 참조해서, 60keV의 가속전압과 5×1012cm-2의 양에서 표면전면에 인기 이온주입된다.
이와같이, 셀프얼라인법에 의해 접촉홀(321)의 저면에 n형 불순물영역(413)이 형성된다.
이 인의 주입조건은 20-200keV의 가속전압과 1×1012- 5×1013cm-2양의 범위지만, 반드시 상기 조건에 한정되는 것은 아니다.
또한, 불순물종은 인 뿐만 아니라 비소도 적용된다.
그후, 실시예5와 유사한 공정을 햄함으로써, 측벽절연층(323)이 접촉홀(321)의 측벽에서 형성된다.
제69도를 참조해서, 불순물종로서는 인 뿐만 아니라 비소도 적용된다.
그후, 제63, 64도에 나타난 바와 같이, 실시예5에 따른 공정을 수행함으로써, 제65도에 나타난 반도체장치가 제조된다.
상기 설명된 바와 같이, 본 실시예에서는, 스토리지노드(325)와 접촉하는 영역에 n형 불순물영역(414)이 새로이 추가된다.
이 n형 불순물영역(414)은 실시예5의 n형 불순물영역(313)과 비교해서 비교적 높은 불순물농도를 가진다.
따라서, 스토리지노드(325)와 n형 불순물영역(414)과의 접촉저항은 실시예5과 비교해서 저감된다.
또한, n형 불순물영역(414)이 설치되므로, n형 불순물영역(413)의 불순물농도를 그렇게 높게 설정할 필요가 없다.
이 불순물농도는 실시예5에서 보다 더 낮게 설정될 수 있다.
따라서, n형 불순물영역(413)과 소자분리불순물영역(305)의 접합부에서 접합내압이 향상될 수 있다.
그러므로, 접합내압이 향상하는 동안 스토리지노드(325)와의 접합저항을 저감하는 것이 가능하다.
또한, 본 실시예는 상기 설명되었던 이외에 실시예5와 유사한 효과를 가진다.
(실시예7)
제70도를 참조해서, 본 실시예의 반도체장치는 실시예5의 장치와 다르게 추가적으로 에치정지용절연층(518)을 가진다.
이 에치정지용절연층(518)은 비트선배선(317)상에 형성되어 실리콘질화막으로 구성된다.
본 실시예는 비트선배선(317)의 측벽이 접촉홀(521)의 측벽에 면하고, 또한 접촉홀(521)이 에치정지절연층(518)의 상부표면이 일부에 도달하는 구성을 나타낸다.
그러한 구성에 있어서, 접촉홀(521)의 측벽에 형성된 측벽절연층(523)의 구성이 실시예5의 측벽절연층(323)과는 약간 다르다.
이것 이외의 구성은 실시예5와 실질상 유사하기 때문에, 동일의 구성부재에 있어서는 동일의 부호를 나타내고, 그 설명은 생략한다.
다음에, 본 실시예에 따른 반도체장치의 제조방법을 설명한다.
본 실시예의 제조방법에서, 제51-55도에 나타난 실시예5와 동일의 공정을 거친다.
그후, 제71도를 참조해서, 도전층(317a)은 제1 층간절연층(317a)상에 형성된다.
실리콘질화막(518a)은 이 도전층(317a)상에 형성된다.
실리콘질화막(518a)상에는 소정의 형태를 가진 레지스트패턴(341a)이 사진제판기술에 의해 형성된다.
이 레지스트패턴(341a)을 마스크로 사용해서, 실리콘질화막(518a)과 도전층(317a)에 RIE등에 의한 이방성 에칭이 제시된다.
제72도를 참조해서, 비트선배선(317)은 이 에칭에 의해 도전층으로부터 형성된다.
그후, 레지스트패턴(341a)은 산소 (O2)분위기의 플라즈마중에서 재로 만들거나, 또는 H2SO2액에 담그어서 제거된다.
제73도를 참조해서, 실리콘산화막 또는 실리콘질화막의 제2 층간절연층(319)은 CVD에 의해 비트선배선(317) 및 절연층(518)을 덮도록 형성된다.
이 제 2 층간절연층(319)의 상면을 두꺼운 막에 퇴적한 후에 소망의 두께를 얻기 위해 더 얇게 하는 방법 또는 막의 퇴적후에 열을 가하는(리플로우를 행하는)방법들의 의해 비교적 평탄하게 할 수 있다.
제74도를 참조해서, 사진제판기술에 의해 제2 층간절연층(319)상에 레지스트패턴(541b)이 형성된다.
이 때, 레지스트패턴(541b)의 홀패턴(542)이 비트선배선(317)상방에 위치될 것이다.
이 레지스트패턴(541b)을 마스크 사용해서, 제2 층간절연층(319)에 RIE에 의한 이방성의 드라이에칭이 제시된다.
제75도를 참조해, 이 에칭은 마그네트론 RIE 장치에 의해 CHF3/CO 혼합가스플라즈마분위기중에서 행해진다.
이 방법은 예컨데, 1994년 춘계응용물리학 29p-ZF-2p. 537.에 나타나 있다.
이 방법에 의해, CO의 가스 첨가량이 80%인 경우, 실리콘산화막(SiO2)/실리콘질화막(Si3N4)의 에칭선택비 17-20가 얻어진다.
예컨데, 접촉홀(521)이 에치정지절연층(518)의 상부표면에 도달해서 부터 p형 실리콘 기판(1)에 도달하기 까지의 측정된 에칭깊이가 약 1.0㎛이고, 에칭선택비가 17인 경우, 이 절연층(518)에 요구된 두께는 약 0.06-0.07㎛ 정도이다.
즉, 에치정지절연층(518)이 이 두께인 경우, 접촉홀(521)형성시에 수행된 에칭에 의해 비트선(317)의 상부표면이 노출되지 않는다.
또한, 월간 Semiconductor Word 1993. 10, pp. 68-75에 나타난바와 같이 고밀도플라즈마 RIE 장치와 C2F6가스와의 조합으로 실리콘산화막/실리콘질화막의 에칭선택비(20)가 제공된다.
상기 설명된 바와 같이 에칭을 햄함으로써, 접촉홀(521)이 제1, 제2 층간절연층(315,319)에 형성된다.
이 접촉홀(521)은 그 측벽으로 부터 비트선(317)의 측벽을 노출하고, 또한 절연층(518)의 상부표면에 도달한다.
또한, 이 접촉홀(521)의 형성으로 소자분리산화막(303)의 단부가 제거된다.
제76도를 참조해서, 70keV의 가속전압과 8×1013cm-2의 양에서 표면전면에 인의 이온주입이 행해진다.
그 결과, 접촉홀(521)의 저면에 자기정합적인 n형 불순물영역(313)이 형성된다.
이 n형 불순물영역(313)은 n형 소스/드레인영역(307)과 일부중복하는 영역을 가지고, 또한 소자분리불순물영역(305)과 접촉하도록 형성된다.
제77도를 참조해서, 실리콘산화막, 실리콘질화막등의 절연막이 형성되어, 이 절연막의 전면에 RIE들의 이방성 드라이에칭이 행해진다.
이와같이, 접촉홀(521)의 측벽에는 측벽절연층(523)이 형성된다.
이 측벽절연층(523)은 접촉홀(521)의 측벽에 노출되었던 비트선배선(317)의 측벽을 덮는다.
제78도는 참조해서, 도프된 다결정실리콘 또는 Al, W, Ti, Pt, Cu, Ag 등의 금속 또는 그것들의 합금을 포함한 도전층이 형성된다.
이 도전층상에는 소망의 형태를 가진 레지스트패턴(나타나지 않음)이 사진제판기술에 의해 형성된다.
이 레지스트패턴을 마스크로 사용해서, RIE등에 의한 에칭이 전도층에 제시된다.
이와같이, 접촉홀(521)를 통해 n형 소스/드레인 영역(307)에 전기적으로 접속되고 또한 제2 층간절연층(319)상에 연장하도록 스토리지노드(325)가 형성된다.
그후, 레지스트패턴이 제거된다.
제79도를 참조해서, 커패시터유전체막(327)은 스토리지노드(325)의 표면을 덮도록 형성한다.
그후, 도프된 다결정실리콘 또는 Al,W, Ti. Pt, Cu. Ag 등의 금속 또는 그것들의 합금을 포함한 도전층이 형성된다.
이 도전층상에는 소망의 형태를 가진 레지스트패턴(나타나지 않음)이 사진제판기술에 의해 형성된다.
이 레지스트패턴을 마스크로 사용해서, RIE등에 의한 에칭이 전도층에 제시되어, 제70도에 나타난바와같이 셀플레이트(329)가 형성된다.
스토리지노드(325), 커패시터유전체막(327) 및 셀플레이트(329)는 커패시터(330)을 구성한다.
상기 설명된바와 같이, 본 실시예에서는 비트선배선(317)상에 에치정지절연층(518)이 설치된다.
이 에치정치절연층(518)은 제1, 제2 층간절연층(315,316)과 비교해 에칭특성의 다른 재료로 형성된다.
따라서, 제1, 제2 절연층에 접촉홀(521)을 형성하는 에칭이 에치정지절연층(518)에 제시된 경우, 이 절연층(518)은 거의 에치되지 않는다.
이와같이, 마스크의 중복되는 오차등에 의해 접촉홀(521)이 비트선배선(317)상방에 형성되는 경우, 접촉홀(521)로 부터 비트선배선(317)의 상부표면의 노출은 방지된다.
따라서, 스토리지노드(325)와 비트선배선(317)이 단락하는 것은 방지된다.
이 실시예에 있어서, 접촉홀(521)의 측벽으로 부터 쌍을 이룬 비트선배선(317,317)중의 한측벽이 노출한 상태에 관해서 설명했지만, 제80도에 나타난바와 같이, 접촉홀(521a)의 측벽에 관해서 쌍을 이룬 비트선배선(317,317)의 쌍방의 측벽이 노출해도 좋다.
이 경우에 또한, 쌍을 이룬 비트선배선(317,317)쌍방의 측벽은 측벽절연층(523)에 의해 덮여진다.
이와같이, 비트선배선(317)과 스토리지노드(325)가 단락하는 것은 방지된다.
또한, 이 실시예에서는 에치정지절연층(518)으로서 실리콘질화막을 사용한 경우에 관해서 설명했지만, 에치정지절연층(518)은 제1,제2 충간절연층(315,319)으로 충분히 에칭선택비를 확보할 수 있으면 어떠한 재료라도 좋다.
또한, 에치정지도전층(518)은 일층구조에 한정되지 않고 다층적층구조일 것이다.
이 경우에, 상층은 도전재료(도프된 다결정의 실리콘, TiSi, WSi, TiN 등)에서 제1, 제2 충간절연층(315,319)으로 에칭선택비를 확보할 수 있다.
하층이 실리콘산화막과 같은 절연성을 확보할 수 있는 재료라도 좋다.
또한, 실시예 5-7에 있어서, nMOS트랜지스터(10)의 소스/드레인영역(7)은 LDD(Lightly Doped Drain)구조가 아닌 구성에 관해서 설명했지만, 제80도에 나타난 바와 같이 LDD구조인 것이 좋다.
그러한 LDD구조가 적용될 경우, n형 소스/드레인영역(307)의 형성시 고농도에서 이온주입을 행하는 조건이 상정된다.
그러한 LDD구조를 구성하는 불순물영역의 형성을 위한 이온주입조건은 30-80keV의 가속전압과 5×1014-1×1016cm-2양의 범위에 이른다.
게다가, 불순물종으로서 비소뿐만 아니라 인도 적용될 가능성이 높다.
비록 실시예1-7에서는 게이트절연층에 실리콘산화막이 채용되었던 nMOS트랜지스터에 관해서 설명되었지만, 게이트절연층은 실리콘 산화막에 한정되지 않는다.
따라서, 트랜지스터(10)가 nMOS트랜지스터에 한정되지 않은 MIS(Metal Insulation Semiconductor)트랜지스터라도 좋다.
본 발명의 또 다른 목적과 효과는 이하의 상세한 설명으로부터 명확하게 된다.
본 명세서에 기재된 실시예는 예시적인 것이고 한정적인 것이 아니다.
발명의 범위는 첨부 청구범위에 의해 나타내고 있고 그들의 청구범위의 의미중에 들어있는 전부 변형되것은 본원 발명에 포함되는 것이다.

Claims (18)

  1. 주표면은 가지는 반도체기판과,
    상기 반도체기판의 주표면의 활성영역을 규정하는 분리절연막과,
    상기활성영역에 있어서 상기 주표면상에 절연막을 개재해서 형성된 제1 도전층과,
    상기 분리절연막과 상기 제1도전층과의 사이의 상기 주표면상에 있어서 소정의 깊이까지 형성된 불순물영역과,
    상기 반도체기판의 주표면상에 형성되어 불순물영역에 도달하는 개구부를 가지는 절연층과,
    상기 개구부를 통해서 상기 불순물영역과 전기적으로 접속된 제2 도전층을 구비하고,
    상기 분리절연막은 상기 불순물영역측의 단부에 노치부를 가지고, 상기 분리절연막의 상기 노치부에 의한 단면은 상기 반도체기판에 도달하며,
    상기 분리절연막의 단면은 상기 절연층에 덮여있는 반도체장치.
  2. 주표면을 가지는 반도체기판과,
    상기 반도체기판의 주표면의 활성영역을 규정하는 분리절연막과,
    상기 활성영역에 있어서 채널영역을 끼우도록 소정의 간격을 두고 형성되어 소스 및 드레인영역을 형성하는 불순물영역과,
    상기 채널영역상에 게이트절연막을 개재해서 형성된 게이트전극과,
    상기 반도체기판을 덮고 상기 한쌍의 불순물영역중에 하나를 노출하는 제1 개구부와 상기 한쌍의 불순물영역중에 다른 하나를 노출하는 제2 개구부를 가지는 절연층과,
    상기 제1 개구부를 통해서 상기 한쪽의 불순물영역과 전기적으로 접속된 커패시터하부전극과,
    상기 제2 개구부를 통해서 상기 다른쪽의 불순물영역과 전기적으로 접속된 비트선을 구비하고,
    상기 분리절연막은 상기 불순물영역측의 단부에 노치부를 가지고, 상기 분리절연막의 상기 노치부에 의한 단면은 상기 반도체기판에 도달하며, 상기 분리절연막의 단면은 상기 절연층에 덮여있는 반도체장치.
  3. 제 2항에 있어서,
    상기 비트선은 상기 커패시터하부전극과 상기 반도체기판과의 사이의 영역에 형성되는 반도체장치.
  4. 제 2항에 있어서,
    상기 커패시터하부전극은 상기 비트선과 상기 반도체기판과의 사이의 영역에 형성되는 반도체장치.
  5. 주표면과 제1 불순물농도를 가지는 제1 도전형의 반도체기판(1)과, 상기 반도체기판의 주표면에 형성된 소자분리절연층(303)과,
    상기 소자분리절연층의 하면과 접촉하도록 상기 반도체장치중에 형성된 제1 도전형의 소자분리용불순물영역(305)과,
    상기 반도체기판의 주표면에 상기 소자분리용불순물영역과 소정영역을 끼워서 형성된 제2 도전형의 제1 불순물영역(307)과,
    상기 반도체기판의 주표면상에 형성되어 상기 제1 불순물영역과 상기 소정의 영역과의 일부표면에 도달하는 홀(321)을 가지는 절연층(315,319)와,
    상기 홀의 저면에 위치된 상기 제1불순물영역 및 상기 소정영역과 중복하는 영역을 가지고, 또한 상기 소자분리용불순물영역과 접촉하도록 형성되어 상기 제1의 불순물농도보다 더 높은 제2 불순물농도를 가지는 제2 불순물영역(313)과,
    상기 홀의 측벽을 덮는 측벽절연층(323)과,
    상기 홀을 통해서 제1, 제2 불순물영역과 전기적으로 접속되는 도전층(325)을 구비한 반도체장치
  6. 제5항에 있어서,
    한쌍의 제2 도전층을(317)을 더 구비하고,
    상기 절연층은 제1, 제2 절연층(315,319)을 가지고,
    한쌍의 상기 제 2 도전층은 상기 제1 절연층상에 상기홀(321)을 끼워서 서로 병렬로 연장하도록 형성되며,
    상기 제2 절연층은 한쌍의 상기 제2 도전층을 덮도록 상기 제1 절연층상에 형성되는 반도체장치.
  7. 제 5 항에 있어서,
    상기 홀(321)의 저면에 있어서 상기 도전층(325)과 접하는 상기 반도체기판의 영역을 덮도록, 또는 상기 제1 불순물영역(413)과 전기적으로 접속하도록 상기 반도체기판의 주표면에 형성된 제2 도전층의 제3 불순물영역(414)을 더 포함하고,
    상기 제3 불순물영역은 상기 제2 불순물농도보다 더 높은 제3 불순물농도를 가지는 반도체장치.
  8. 제 6 항에 있어서,
    한쌍의 상기 제2 도전층(317)상에 형성된 에치정지절연층(518)을 더 포함하고,
    상기 에치정지절연층은 상기 제1, 제2 절연층(315,319)과 다른 재료로 형성되어 있고,
    상기 제2 절연층은 한쌍의 상기 제2 도전층 및 에치정지절연층을 덮도록 형성되어 있는 반도체장치.
  9. 제 5 항에 있어서,
    한쌍의 소스/드레인영역(307)을 가지는 전계효과트랜지스터(310)을 가지고,
    상기 제1 불순물영역(307)은 상기 소스/드레인영역인 반도체장치.
  10. 제 6 항에 있어서,
    상기 제 2 도전층(317)의 측면은 상기 홀(521)의 내벽면의 일부를 형성하는 반도체장치.
  11. 제 6 항에 있어서,
    상기 제 2 도전층(317)은 비트선인 반도체장치.
  12. 제 5 항에 있어서,
    서로 절연된 하부전극층(325)과 상부전극층(329)을 가지는 커패시터(330)을 가지고,
    상기 도전층(325)은 상기 하부전극층인 반도체장치.
  13. 반도체기판의 주표면의 소정의 영역에 활성영역을 규정하는 LOCOS법에 의해 분리절연막을 형성하는 공정과,
    상기 활성영역의 소정의 영역에 절연막을 개재해서 소정의 형태의 제 1 도전층을 형성하는 공정과,
    상기 제1 도전층과 상기 분리절연막을 마스크로서 상기 활성영역의 소정의 영역에 불순물을 도입해서 불순물영역을 형성하는 공정과,
    상기 반도체기판을 덮고 상기 불순물영역측의 상기 분리절연막의 단부의 소정의 영역을 노출하는 개구부를 가지는 레지스트막을 형성하는 공정과,
    상기 레지스트막을 마스크로서 상기 분리절연막의 단부의 노출된 영역을 제거해서 상기 반도체기판상에 도달하는 단면을 상기 분리절연막에 형성하는 공정과,
    상기 분리절연막의 단면을 덮고 상기 불순물영역에 도달하는 개구부를 가지는 절연층을 형성하는 공정과,
    상기 개구부를 통해서 상기 불순물영역과 전기적으로 접속되는 제2 도전층을 형성하는 공정을 구비한 반도체장치의 제조방법.
  14. 제 13항에 있어서,
    상기 분리절연막의 단부의 노출된 영역을 제거하는 공정은 이방성 에칭에 의해 수행도는 반도체장치의 제조방법.
  15. 제1 불순물농도를 가지는 제1 도전형의 반도체기판(301)의 주표면에 상기 소자분리절연층(330)의 저면에 접촉하는 제1 도전형의 소자분리(305)용불순물영역과 소자분리 절연층(303)을 형성하는 공정과,
    상기 제1 불순물영역과 상기 소정영역과의 일부표면에 도달하는 홀(321)을 가지는 절연층(315,319)을 상기 반도체기판의 주표면상에 형성하는 공정과,
    상기 홀의 저면에 위치하는 상기 제1 불순물영역 및 상기 소정영역과 중복하는 영역을 가지고, 또한 상기소자분리용불순물영역과 접촉하도록 상기 제1 불순물농도보다 더 높은 제2 불순물농도를 가지는 제 2 도전형의 제2 불순물영역(313)을 형성하는 공정과,
    상기 홀의 측벽을 덮도록 측벽절연층(323)을 형성하는 공정과,
    상기 홀을 통해서 상기 제1, 제2 불순물영역과 전기적으로 접속되는 도전층(325)을 형성하는 공정을 구비한 반도체장치의 제조방법.
  16. 제 15 항에 있어서,
    한쌍의 제 2 도전층(317)을 형성하는 공정을 더 포함하고,
    상기 절연층은 제1 절연층(315)과 제2 절연층(319)을 가지고,
    상기 제1 절연층상에 한쌍의 상기 제2 도전층이 서로 서로 병렬로 연장하도록 형성되고,
    한쌍의 상기 제2 도전층상에 상기 제2 절연층이 형성되고,
    상기 홀(321)은 한쌍의 상기 제 2도전층의 사이를 통해 상기 제1 불순물영역(307)과 상기 소정영역의 일부표면에 도달하도록 형성되는 반도체장치의 제조방법.
  17. 제 15 항에 있어서,
    측벽에 상기 측벽절연층(323)이 형성된 상기 홀(321)을 통해서 이온을 도입함으로써, 상기 제1 불순물영역(307)과 접촉하도록 상기 반도체기판(301)의 주표면에 상기 제 2불순물농도보다 더 높은 제3의 불순물농도를 가지는 제2 도전형의 제3 불순물영역(414)을 형성하는 공정을 더 포함하고,
    상기 제3 불순물영역에 접하도록 상기 도전층(325)이 형성되는 반도체 장치의 제조방법.
  18. 제 16 항에 있어서,
    한쌍의 상기 제2 도전층(317)상에 상기 제1, 제2 절연층(315,319)과 다른 재료의 에칭정지절연층(518)을 형성하는 공정을 더 포함하고, 상기 제2절연층은 상기 제2 도전층과 상기 에칭정지절연층상에 형성되는 반도체장치의 제조방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3941133B2 (ja) * 1996-07-18 2007-07-04 富士通株式会社 半導体装置およびその製造方法
US6010932A (en) 1996-12-05 2000-01-04 Micron Technology, Inc. Fork-like memory structure for ULSI DRAM and method of fabrication
JP2000223569A (ja) * 1999-02-03 2000-08-11 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100295061B1 (ko) * 1999-03-29 2001-07-12 윤종용 챔퍼가 형성된 실리사이드층을 갖춘 반도체소자 및 그 제조방법
US7032193B1 (en) * 2002-09-30 2006-04-18 Advanced Micro Devices, Inc. Differentially mis-aligned contacts in flash arrays to calibrate failure modes
TWM247890U (en) * 2003-11-11 2004-10-21 Hon Hai Prec Ind Co Ltd Power supply securing device
CN100350596C (zh) * 2004-11-04 2007-11-21 茂德科技股份有限公司 动态随机存取存储器及其制造方法
JP2010212319A (ja) * 2009-03-09 2010-09-24 Sony Corp 固体撮像装置、電子機器および固体撮像装置の製造方法
JP6014984B2 (ja) * 2011-09-29 2016-10-26 富士通株式会社 半導体装置及びその製造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4207618A (en) * 1978-06-26 1980-06-10 Texas Instruments Incorporated On-chip refresh for dynamic memory
JPS56134757A (en) * 1980-03-26 1981-10-21 Nec Corp Complementary type mos semiconductor device and its manufacture
US4512073A (en) * 1984-02-23 1985-04-23 Rca Corporation Method of forming self-aligned contact openings
US4656732A (en) * 1984-09-26 1987-04-14 Texas Instruments Incorporated Integrated circuit fabrication process
JPS62120070A (ja) * 1985-11-20 1987-06-01 Toshiba Corp 半導体記憶装置
US5066995A (en) * 1987-03-13 1991-11-19 Harris Corporation Double level conductor structure
JPH01128568A (ja) * 1987-11-13 1989-05-22 Matsushita Electron Corp 半導体装置
JPH06105774B2 (ja) * 1987-11-17 1994-12-21 富士通株式会社 半導体記憶装置及びその製造方法
US5235199A (en) * 1988-03-25 1993-08-10 Kabushiki Kaisha Toshiba Semiconductor memory with pad electrode and bit line under stacked capacitor
JP2705106B2 (ja) * 1988-05-25 1998-01-26 セイコーエプソン株式会社 半導体装置の製造方法
JP2838412B2 (ja) * 1988-06-10 1998-12-16 三菱電機株式会社 半導体記憶装置のキャパシタおよびその製造方法
JPH0828473B2 (ja) * 1988-09-29 1996-03-21 三菱電機株式会社 半導体装置およびその製造方法
JP3195785B2 (ja) * 1989-07-17 2001-08-06 株式会社東芝 半導体記憶装置およびその製造方法
JP2528719B2 (ja) * 1989-12-01 1996-08-28 三菱電機株式会社 半導体記憶装置
JP2959038B2 (ja) * 1990-04-18 1999-10-06 日本電気株式会社 半導体装置及びその製造方法
JP2979594B2 (ja) * 1990-07-10 1999-11-15 ソニー株式会社 半導体装置の製造方法
JP2712926B2 (ja) * 1991-09-13 1998-02-16 松下電器産業株式会社 半導体記憶装置の製造方法
US5082797A (en) * 1991-01-22 1992-01-21 Micron Technology, Inc. Method of making stacked textured container capacitor
KR930009127B1 (ko) * 1991-02-25 1993-09-23 삼성전자 주식회사 스택형캐패시터를구비하는반도체메모리장치
JPH04332163A (ja) * 1991-05-02 1992-11-19 Sony Corp 半導体メモリ
JPH05283626A (ja) * 1991-07-12 1993-10-29 Nec Corp 半導体集積回路装置
JPH05102417A (ja) * 1991-10-07 1993-04-23 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP3212150B2 (ja) * 1992-08-07 2001-09-25 株式会社日立製作所 半導体装置
US5396096A (en) * 1992-10-07 1995-03-07 Matsushita Electric Industrial Co., Ltd. Semiconductor device and manufacturing method thereof
DE69409274T2 (de) * 1993-01-12 1998-11-05 Sony Corp Ausgangsschaltung für Ladungsübertragungselement
JP3653107B2 (ja) * 1994-03-14 2005-05-25 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2720796B2 (ja) * 1994-11-15 1998-03-04 日本電気株式会社 半導体装置の製造方法

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