JP2705106B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置、とくに高耐圧半導体装置の製
造方法に関し、さらには半導体記憶装置のPROMやEPROM
に代わる次世代の不揮発性メモリ装置として開発されて
いる高耐圧のEEPROMに適用して有用性の大きい半導体装
置の製造方法に関するものである。
造方法に関し、さらには半導体記憶装置のPROMやEPROM
に代わる次世代の不揮発性メモリ装置として開発されて
いる高耐圧のEEPROMに適用して有用性の大きい半導体装
置の製造方法に関するものである。
［従来の技術］ 周辺回路をCMOSで構成するEPROMやEEPROMなどにおい
ては、メモリセルにはｎチャネルMOSトランジスタが用
いられるのが一般的である。この場合電気的にデータの
消去が行われないEPROMのメモリセルにはメモリトラン
ジスタ１個で構成されるが、電気的にデータの消去が行
われる高耐圧のEEPROMのメモリセルはメモリトランジス
タと選択（ワードともいう）トランジスタが結合された
状態で使用され、いずれのトランジスタもｎチャネルの
高耐圧用トランジスタが必要である。
ては、メモリセルにはｎチャネルMOSトランジスタが用
いられるのが一般的である。この場合電気的にデータの
消去が行われないEPROMのメモリセルにはメモリトラン
ジスタ１個で構成されるが、電気的にデータの消去が行
われる高耐圧のEEPROMのメモリセルはメモリトランジス
タと選択（ワードともいう）トランジスタが結合された
状態で使用され、いずれのトランジスタもｎチャネルの
高耐圧用トランジスタが必要である。
一方、CMOS回路のうちのｐチャネルMOS型の高耐圧用
トランジスタは電圧変換回路用などとして一部しか使用
されないので、メモリセル用のｎチャネルの高耐圧用ト
ランジスタほどの個数を必要としないものである。
トランジスタは電圧変換回路用などとして一部しか使用
されないので、メモリセル用のｎチャネルの高耐圧用ト
ランジスタほどの個数を必要としないものである。
そして、とくにEEPROMの場合にはメモリセルはメモリ
トランジスタを形成するFAMOS型のｎチャネルトランジ
スタと選択用ｎ型MOSトランジスタとがメモリトランジ
スタのドレインと選択用トランジスタのソースとの共通
ｎ型拡散領域で結合された状態で構成されている。ま
た、上記FAMOS型ｎチャネルトランジスタはデータが書
き込まれるフローティングゲートの外にコントロールゲ
ートが設けられた多層ゲート構造をもって形成されてい
る。
トランジスタを形成するFAMOS型のｎチャネルトランジ
スタと選択用ｎ型MOSトランジスタとがメモリトランジ
スタのドレインと選択用トランジスタのソースとの共通
ｎ型拡散領域で結合された状態で構成されている。ま
た、上記FAMOS型ｎチャネルトランジスタはデータが書
き込まれるフローティングゲートの外にコントロールゲ
ートが設けられた多層ゲート構造をもって形成されてい
る。
以上のようなこの発明に関連する従来技術を代表する
文献として下記に示す刊行物がある。
文献として下記に示す刊行物がある。
刊行物1;特公昭58−6237号公報 刊行物2;特開昭59−151469号公報 刊行物3;特開昭61−154078号公報 以上の文献のうち、刊行物１はFAMOS型の２層ゲート
構造で、電気的に書き換え可能な不揮発性半導体記憶装
置用のメモリセルに関するものであり、刊行物２は基板
上に形成した厚い絶縁膜や、基板を選択酸化して基板の
表面の一部を厚い絶縁膜にした部分の下に、ソース領域
及びドレイン領域のうち外部引き出し配線の接している
部分の不純物濃度よりも薄いオフセット領域を設けたト
ランジスタ（以下これらを総称してLOCOS・オフセット
型トランジスタと略す）による高耐圧用MOSFETにより良
く適合する保護回路素子の新規な構造を開示するもので
あり、刊行物３はマスクを利用するレジストパターンや
ゲート電極の端部に形成した側壁等を用いて、いわゆる
LDD構造のようにソース領域及びドレイン領域に濃度差
を持つ構成のうちのチャンネル領域に近い濃度の薄い領
域をオフセット領域として設けるトランジスタ（以下こ
れらを総称してマスクト・オフセット型トランジスタと
略す）の高耐圧用MOSFETに関して開示されたものであ
る。
構造で、電気的に書き換え可能な不揮発性半導体記憶装
置用のメモリセルに関するものであり、刊行物２は基板
上に形成した厚い絶縁膜や、基板を選択酸化して基板の
表面の一部を厚い絶縁膜にした部分の下に、ソース領域
及びドレイン領域のうち外部引き出し配線の接している
部分の不純物濃度よりも薄いオフセット領域を設けたト
ランジスタ（以下これらを総称してLOCOS・オフセット
型トランジスタと略す）による高耐圧用MOSFETにより良
く適合する保護回路素子の新規な構造を開示するもので
あり、刊行物３はマスクを利用するレジストパターンや
ゲート電極の端部に形成した側壁等を用いて、いわゆる
LDD構造のようにソース領域及びドレイン領域に濃度差
を持つ構成のうちのチャンネル領域に近い濃度の薄い領
域をオフセット領域として設けるトランジスタ（以下こ
れらを総称してマスクト・オフセット型トランジスタと
略す）の高耐圧用MOSFETに関して開示されたものであ
る。
［発明が解決しようとする課題］ 上記のような従来の半導体装置すなわち不揮発性メモ
リセルを有する半導体記憶装置においては、ｐチャネル
及びｎチャネルマスクト・オフセット型トランジスタと
ｐチャネル及びｎチャネルLOCOS・オフセット型トラン
ジスタの２つのタイプのトランジスタはそれぞれ個別に
製造されて、ｐチャネル及びｎチャネルトランジスタと
も全てがマスクト・オフセット型トランジスタから構成
されているか、または全てがLOCOS・オフセット型トラ
ンジスタから構成されている半導体装置があった。
リセルを有する半導体記憶装置においては、ｐチャネル
及びｎチャネルマスクト・オフセット型トランジスタと
ｐチャネル及びｎチャネルLOCOS・オフセット型トラン
ジスタの２つのタイプのトランジスタはそれぞれ個別に
製造されて、ｐチャネル及びｎチャネルトランジスタと
も全てがマスクト・オフセット型トランジスタから構成
されているか、または全てがLOCOS・オフセット型トラ
ンジスタから構成されている半導体装置があった。
上記の２つのタイプのトランジスタの特徴を挙げて説
明すると、まず、マスクト・オフセット型トランジスタ
は面積が小さく、微細化（高集積化）に有利な反面、オ
フセット領域形成のためにマスクまたは特別な工程を必
要とし、かつ低濃度（例えばp-またはn-）拡散領域を形
成するための工程を必要とするなどの不利な点を持って
いる。これに対してLOCOS・オフセット型トランジスタ
はオフセット領域上に厚い酸化膜の部分を設ける必要が
あるため面積が大となり微細化には不利ではあるが、低
濃度（例えばp-またはn-）領域を形成する場合専用のマ
スクやその製造工程が不要となるなどの利点を有してい
る。
明すると、まず、マスクト・オフセット型トランジスタ
は面積が小さく、微細化（高集積化）に有利な反面、オ
フセット領域形成のためにマスクまたは特別な工程を必
要とし、かつ低濃度（例えばp-またはn-）拡散領域を形
成するための工程を必要とするなどの不利な点を持って
いる。これに対してLOCOS・オフセット型トランジスタ
はオフセット領域上に厚い酸化膜の部分を設ける必要が
あるため面積が大となり微細化には不利ではあるが、低
濃度（例えばp-またはn-）領域を形成する場合専用のマ
スクやその製造工程が不要となるなどの利点を有してい
る。
したがって、上記の長所・短所を考慮して、ｎチャネ
ル・ｐチャネルの両方のトランジスタともに高耐圧を必
要とする場合多数必要とするトランジスタをマスクト・
オフセット型トランジスタとして、少数しか必要とされ
ないトランジスタをLOCOS・オフセット型トランジスタ
として同一基板上に適宜配置して形成する構造とその製
造方法の開発が要望されていた。
ル・ｐチャネルの両方のトランジスタともに高耐圧を必
要とする場合多数必要とするトランジスタをマスクト・
オフセット型トランジスタとして、少数しか必要とされ
ないトランジスタをLOCOS・オフセット型トランジスタ
として同一基板上に適宜配置して形成する構造とその製
造方法の開発が要望されていた。
この発明は上記の問題点を解消するためになされたも
ので、微細化、マスクの少数化などの製造工程簡略化の
面から総合して最適なCMOSタイプの半導体記憶装置用の
IC装置の製造方法を提供することを目的とするものであ
る。
ので、微細化、マスクの少数化などの製造工程簡略化の
面から総合して最適なCMOSタイプの半導体記憶装置用の
IC装置の製造方法を提供することを目的とするものであ
る。
［課題を解決するための手段］ この発明に係る半導体装置の製造方法は、（ａ） 第
１導電型のチャネルストッパ領域及びチャネルストッパ
上の素子分離領域を形成する工程と同時に第１導電型の
第１トランジスタのオフセット領域を形成する工程、
（ｂ） （ａ）の工程の後に、第１トランジスタ及び第
２導電型の第２トランジスタのゲート電極を形成する工
程、（ｃ） 第２トランジスタのゲート電極をマスクと
して第２トランジスタのソース及びドレイン領域となる
低濃度拡散層を形成する工程、（ｄ） 第２トランジス
タのゲート電極に側壁を設けた後、第２トランジスタの
ゲート電極及び側壁をマスクとして、第２トランジスタ
のソース及びドレイン領域となる高濃度拡散層を形成す
る工程、（ｅ） 第１トランジスタのゲート電極をマス
クとして第１トランジスタのソース及びドレイン領域と
なる拡散層を形成する工程、とを有するものである。
１導電型のチャネルストッパ領域及びチャネルストッパ
上の素子分離領域を形成する工程と同時に第１導電型の
第１トランジスタのオフセット領域を形成する工程、
（ｂ） （ａ）の工程の後に、第１トランジスタ及び第
２導電型の第２トランジスタのゲート電極を形成する工
程、（ｃ） 第２トランジスタのゲート電極をマスクと
して第２トランジスタのソース及びドレイン領域となる
低濃度拡散層を形成する工程、（ｄ） 第２トランジス
タのゲート電極に側壁を設けた後、第２トランジスタの
ゲート電極及び側壁をマスクとして、第２トランジスタ
のソース及びドレイン領域となる高濃度拡散層を形成す
る工程、（ｅ） 第１トランジスタのゲート電極をマス
クとして第１トランジスタのソース及びドレイン領域と
なる拡散層を形成する工程、とを有するものである。
［作用］ この発明においては、第１導電型のチャネルストッパ
領域及びチャネルストッパ上の素子分離領域を形成する
工程と同時に第１導電型の第１トランジスタのオフセッ
ト領域を形成し、その工程の後に、第１トランジスタ及
び第２導電型の第２トランジスタのゲート電極を形成
し、第２トランジスタのゲート電極をマスクとして第２
トランジスタのソース及びドレイン領域となる低濃度拡
散層を形成し、第２トランジスタのゲート電極に側壁を
設けた後、第２トランジスタのゲート電極及び側壁をマ
スクとして、第２トランジスタのソース及びドレイン領
域となる高濃度拡散層を形成し、第１トランジスタのゲ
ート電極をマスクとして第１トランジスタのソース及び
ドレイン領域となる拡散層を形成する。この製造方法に
より、例えば、EEPROMなどの半導体記憶回路装置の高耐
圧用トランジスタのうち、多数を必要としかつ微細化に
有利な例えばｎチャネル・マスクトオフセット型トラン
ジスタとたとえば周辺回路の１部に使用されるが多数を
必要としない例えばｐチャネルLOCOS・オフセット型ト
ランジスタの２つのタイプの素子形成とその配置が同一
基板上に形成されるので、これらの高耐圧用トランジス
タの質・量両面に対する最適化がはかられる。そのた
め、必要最低限で無駄のない記憶回路素子が同時に形成
される。
領域及びチャネルストッパ上の素子分離領域を形成する
工程と同時に第１導電型の第１トランジスタのオフセッ
ト領域を形成し、その工程の後に、第１トランジスタ及
び第２導電型の第２トランジスタのゲート電極を形成
し、第２トランジスタのゲート電極をマスクとして第２
トランジスタのソース及びドレイン領域となる低濃度拡
散層を形成し、第２トランジスタのゲート電極に側壁を
設けた後、第２トランジスタのゲート電極及び側壁をマ
スクとして、第２トランジスタのソース及びドレイン領
域となる高濃度拡散層を形成し、第１トランジスタのゲ
ート電極をマスクとして第１トランジスタのソース及び
ドレイン領域となる拡散層を形成する。この製造方法に
より、例えば、EEPROMなどの半導体記憶回路装置の高耐
圧用トランジスタのうち、多数を必要としかつ微細化に
有利な例えばｎチャネル・マスクトオフセット型トラン
ジスタとたとえば周辺回路の１部に使用されるが多数を
必要としない例えばｐチャネルLOCOS・オフセット型ト
ランジスタの２つのタイプの素子形成とその配置が同一
基板上に形成されるので、これらの高耐圧用トランジス
タの質・量両面に対する最適化がはかられる。そのた
め、必要最低限で無駄のない記憶回路素子が同時に形成
される。
［実施例］ この発明に係る半導体装置の製造方法の実施例の説明
に先立って、製造対象となる半導体装置の構成について
説明する。
に先立って、製造対象となる半導体装置の構成について
説明する。
第１図はこの発明の半導体装置の製造方法の製造対象
となる高耐圧用CMOSトランジスタの構成を説明する要部
断面模式図である。このCMOSトランジスタはｎチャネル
型のマスクト・オフセットMOSトランジスタQn（以下Qn
という）とｐチャネル型のLOCOS・オフセットMOSトラン
ジスタQp（以下Qpという）からなる高耐圧用CMOSであ
り、QnpはLOCOSによる素子分離領域である。
となる高耐圧用CMOSトランジスタの構成を説明する要部
断面模式図である。このCMOSトランジスタはｎチャネル
型のマスクト・オフセットMOSトランジスタQn（以下Qn
という）とｐチャネル型のLOCOS・オフセットMOSトラン
ジスタQp（以下Qpという）からなる高耐圧用CMOSであ
り、QnpはLOCOSによる素子分離領域である。
Qpは第１導電形のｐ型半導体基板10上に選択的に形成
されたLOCOS酸化膜11と、その下側に形成されたn+型チ
ャネル・ストッパ領域12とからなる素子分離領域に囲ま
れた第２導電型のｎウエル13の領域に形成される。ま
た、14はゲート酸化膜であり、このゲート酸化膜14の周
囲には小面積のLOCOS酸化膜15が形成されており、このL
OCOS酸化膜15に連続するゲート酸化膜15の上部に多結晶
シリコン層からなるゲート電極16が形成されている。さ
らに、17はLOCOS酸化膜15の下に設けられたp-型チャネ
ル・ストッパ領域、18はソース／ドレイン領域のp+型拡
散層であり、この構成によって、p-型チャネル・ストッ
パ領域17をオフセットとするLOCOS・オフセット構造のQ
pが形成される。
されたLOCOS酸化膜11と、その下側に形成されたn+型チ
ャネル・ストッパ領域12とからなる素子分離領域に囲ま
れた第２導電型のｎウエル13の領域に形成される。ま
た、14はゲート酸化膜であり、このゲート酸化膜14の周
囲には小面積のLOCOS酸化膜15が形成されており、このL
OCOS酸化膜15に連続するゲート酸化膜15の上部に多結晶
シリコン層からなるゲート電極16が形成されている。さ
らに、17はLOCOS酸化膜15の下に設けられたp-型チャネ
ル・ストッパ領域、18はソース／ドレイン領域のp+型拡
散層であり、この構成によって、p-型チャネル・ストッ
パ領域17をオフセットとするLOCOS・オフセット構造のQ
pが形成される。
一方、QnはLOCOS酸化膜11と、このLOCOS酸化膜11の下
側に設けたp-型チャネル・ストッパ領域19とによって形
成される素子分離領域内に形成される。すなわち、ゲー
ト電極20はゲート酸化膜14上に形成され、ゲート酸化膜
14の下側にはn-型オフセット領域21に接続して設けられ
たソース／ドレイン領域のn+型拡散層22,22aとによって
マスクト・オフセット型のQnがQpと同一基板上に構成さ
れている。
側に設けたp-型チャネル・ストッパ領域19とによって形
成される素子分離領域内に形成される。すなわち、ゲー
ト電極20はゲート酸化膜14上に形成され、ゲート酸化膜
14の下側にはn-型オフセット領域21に接続して設けられ
たソース／ドレイン領域のn+型拡散層22,22aとによって
マスクト・オフセット型のQnがQpと同一基板上に構成さ
れている。
また、23は酸化膜又はPSG（BPSGを含む）膜による層
間絶縁膜であり、24,24aはQnのソース／ドレイン領域引
出し用のAl配線膜、25,25aはQpのソース／ドレイン領域
引出し用のAl配線膜である。
間絶縁膜であり、24,24aはQnのソース／ドレイン領域引
出し用のAl配線膜、25,25aはQpのソース／ドレイン領域
引出し用のAl配線膜である。
以上が、この発明によるQpとQnとからなる高耐圧用CM
OSトランジスタの構成であるが、その動作等については
周知であるので、説明は省略する。
OSトランジスタの構成であるが、その動作等については
周知であるので、説明は省略する。
第２図（ａ），（ｂ），（ｃ）はこの発明の半導体装
置の製造方法の製造対象となる高耐圧ｎチャネルトラン
ジスタをメモリセルに用いたEEPROM用のメモリセルの部
分のトランジスタの模式説明図である。このメモリセル
はメモリトランジスタと選択用トランジスタとからな
り、第２図（ａ）は平面模式図、第２図（ｂ）は（ａ）
のＬ−Ｌ′断面模式図、第２図（ｃ）は等価回路図であ
る。
置の製造方法の製造対象となる高耐圧ｎチャネルトラン
ジスタをメモリセルに用いたEEPROM用のメモリセルの部
分のトランジスタの模式説明図である。このメモリセル
はメモリトランジスタと選択用トランジスタとからな
り、第２図（ａ）は平面模式図、第２図（ｂ）は（ａ）
のＬ−Ｌ′断面模式図、第２図（ｃ）は等価回路図であ
る。
このように、本実施例の特徴としてメモリセルにｎチ
ャネルトランジスタを用いて、周辺回路にｐチャネルト
ランジスタとｎチャネルトランジスタとを用いる高耐圧
用のEEPROMは、多数用のｎチャネルトランジスタをマス
クト・オフセット型とし、少数しか用いないｐチャネル
トランジスタをLOCOS・オフセット型とする。そして、
以下にマスクト・オフセット型のｎチャネルトランジス
タをメモリセルに用いた例を記載する。
ャネルトランジスタを用いて、周辺回路にｐチャネルト
ランジスタとｎチャネルトランジスタとを用いる高耐圧
用のEEPROMは、多数用のｎチャネルトランジスタをマス
クト・オフセット型とし、少数しか用いないｐチャネル
トランジスタをLOCOS・オフセット型とする。そして、
以下にマスクト・オフセット型のｎチャネルトランジス
タをメモリセルに用いた例を記載する。
第２図（ｃ）の等価回路図において、ドレインＡ、ゲ
ートＢ、ソース／ドレインＣで示される部分はｎチャネ
ルの選択用トランジスタ（Qwとする）であり、ソース／
ドレインＣ、ソースＤ、フローティングゲートＧ、コン
トロールゲートＦ及びソース／ドレインのフィールド部
Ｅで示される部分がFAMOS構造のメモリトランジスタ（Q
mとする）であり、２つのトランジスタQwとQmは共通の
ソース／ドレインＣで図のように結合されて構成されて
いる。第２図（ａ），（ｂ），（ｃ）に示した符号Ａ〜
Ｇ及びQw,Qmはそれぞれ（ａ），（ｂ），（ｃ）各図間
で対応するように同一符号で示している。このメモリセ
ルの他の特徴とする所は後述するように多結晶シリコン
１層タイプの高耐圧用EEPROMのメモリ構造を有する所に
ある。
ートＢ、ソース／ドレインＣで示される部分はｎチャネ
ルの選択用トランジスタ（Qwとする）であり、ソース／
ドレインＣ、ソースＤ、フローティングゲートＧ、コン
トロールゲートＦ及びソース／ドレインのフィールド部
Ｅで示される部分がFAMOS構造のメモリトランジスタ（Q
mとする）であり、２つのトランジスタQwとQmは共通の
ソース／ドレインＣで図のように結合されて構成されて
いる。第２図（ａ），（ｂ），（ｃ）に示した符号Ａ〜
Ｇ及びQw,Qmはそれぞれ（ａ），（ｂ），（ｃ）各図間
で対応するように同一符号で示している。このメモリセ
ルの他の特徴とする所は後述するように多結晶シリコン
１層タイプの高耐圧用EEPROMのメモリ構造を有する所に
ある。
以下、このメモリセルのトランジスタの構成をおもに
第２図（ｂ）の断面図によって説明する。111はｐ型半
導体基板110上に形成されたLOCOS酸化膜（フィールド酸
化膜ともいう）であり、素子分離領域を形成している
が、このLOCOS酸化膜111の下側には図示しないｐ型チャ
ネルストッパ領域が形成されている。
第２図（ｂ）の断面図によって説明する。111はｐ型半
導体基板110上に形成されたLOCOS酸化膜（フィールド酸
化膜ともいう）であり、素子分離領域を形成している
が、このLOCOS酸化膜111の下側には図示しないｐ型チャ
ネルストッパ領域が形成されている。
Qwはn+型拡散層のドレイン（Ａ）122a、多結晶シリコ
ン層のゲート電極（Ｂ）120、n+型拡散層のソース
（Ｃ）122からなり、n-型のオフセット領域121とソース
／ドレイン領域122,122aで形成されるｎチャネルのオフ
セット型の高耐圧トランジスタである。これは機能的に
は選択トランジスタ又はワードトランジスタと呼ばれて
いる。
ン層のゲート電極（Ｂ）120、n+型拡散層のソース
（Ｃ）122からなり、n-型のオフセット領域121とソース
／ドレイン領域122,122aで形成されるｎチャネルのオフ
セット型の高耐圧トランジスタである。これは機能的に
は選択トランジスタ又はワードトランジスタと呼ばれて
いる。
QwにつづくQmの部分はn+型拡散層のソース122b、ソー
ス／ドレイン領域122、n-型オフセット領域121、多結晶
シリコン層のゲート電極120aからなる片側オフセット型
のｎチャネル高耐圧トランジスタである。このトランジ
スタQmはFAMOS構造であり以下説明するフローティング
ゲート部Ｇを含む構成で形成されるメモリトランジスタ
である。
ス／ドレイン領域122、n-型オフセット領域121、多結晶
シリコン層のゲート電極120aからなる片側オフセット型
のｎチャネル高耐圧トランジスタである。このトランジ
スタQmはFAMOS構造であり以下説明するフローティング
ゲート部Ｇを含む構成で形成されるメモリトランジスタ
である。
Ｇで示した部分はフローティングゲート部分であり、
Chはチャネル領域、Ｆはn+型拡散層130が形成するコン
トロールゲートであり、Ｅはn+型拡散層126が形成する
トンネル領域である。この構造は、従来の一般的なEEPR
OMのコントロールゲートがフローティングゲート上に設
けられる２層構造の多結晶シリコン層で形成されている
のに対して、多結晶シリコン層１層の構成であり、コン
トロールゲートは基板110に形成されたn+型拡散層130で
形成したものである。なお、123は層間絶縁層、124,124
aはそれぞれ中間絶縁層123を開口して形成したソース／
ドレイン領域122b,122a引出し用のAl配線層である。
Chはチャネル領域、Ｆはn+型拡散層130が形成するコン
トロールゲートであり、Ｅはn+型拡散層126が形成する
トンネル領域である。この構造は、従来の一般的なEEPR
OMのコントロールゲートがフローティングゲート上に設
けられる２層構造の多結晶シリコン層で形成されている
のに対して、多結晶シリコン層１層の構成であり、コン
トロールゲートは基板110に形成されたn+型拡散層130で
形成したものである。なお、123は層間絶縁層、124,124
aはそれぞれ中間絶縁層123を開口して形成したソース／
ドレイン領域122b,122a引出し用のAl配線層である。
このように、メモリセルに用いるための多数必要とな
るｎチャネルトランジスタにマスクト・オフセット型ト
ランジスタを用いて、周辺回路の一部にしか用いない少
数のｐチャネルトランジスタに第１図のQpのようなLOCO
S・オフセット型トランジスタを用いることにより、微
細化と工程の簡略とを達成し、最適化されたEEPROMを提
供できる効果がある。
るｎチャネルトランジスタにマスクト・オフセット型ト
ランジスタを用いて、周辺回路の一部にしか用いない少
数のｐチャネルトランジスタに第１図のQpのようなLOCO
S・オフセット型トランジスタを用いることにより、微
細化と工程の簡略とを達成し、最適化されたEEPROMを提
供できる効果がある。
以上の実施例の構成において、他の特徴である多結晶
１層タイプのメモリセルの基本的なメカニズムを以下説
明する。まず、データの書込み／消去はトンネル領域12
6とコントロールゲート130間に10数Ｖ〜20V程度の電圧
を加えることにより、フローティングゲート120aとトン
ネル領域126間の薄いトンネル酸化膜127（厚さ100Å）
に、10MV/cm以上程度の電界をかける。そうすると、よ
く知られたファウラー−ノルドハイム（Fowler−Nordhe
im）トンネリングによって、トンネル酸化膜127を介し
てフローティングゲート120aに電子の注入および放出を
行い、注入時は消去、放出時は書込みが電気的に行われ
る。
１層タイプのメモリセルの基本的なメカニズムを以下説
明する。まず、データの書込み／消去はトンネル領域12
6とコントロールゲート130間に10数Ｖ〜20V程度の電圧
を加えることにより、フローティングゲート120aとトン
ネル領域126間の薄いトンネル酸化膜127（厚さ100Å）
に、10MV/cm以上程度の電界をかける。そうすると、よ
く知られたファウラー−ノルドハイム（Fowler−Nordhe
im）トンネリングによって、トンネル酸化膜127を介し
てフローティングゲート120aに電子の注入および放出を
行い、注入時は消去、放出時は書込みが電気的に行われ
る。
すなわち、フローティングゲート120aに電子が注入さ
れた場合はメモリトランジスタQmのしきい値電圧は高く
なり、逆に、電子が放出された場合はしきい値電圧は下
がる。したがって、電子の注入・放出後のしきい値電圧
の中間の電圧をコントロールゲートに印加することによ
り、電子が注入されているとOFF、電子が放出されてい
るとONとなりメモリトランジスタのON・OFFの判別が可
能となり、従来の２層ゲート構造のFLOTOX（フローティ
ングゲートトンネルオキサイド）と同様なEEPROMが達成
される。
れた場合はメモリトランジスタQmのしきい値電圧は高く
なり、逆に、電子が放出された場合はしきい値電圧は下
がる。したがって、電子の注入・放出後のしきい値電圧
の中間の電圧をコントロールゲートに印加することによ
り、電子が注入されているとOFF、電子が放出されてい
るとONとなりメモリトランジスタのON・OFFの判別が可
能となり、従来の２層ゲート構造のFLOTOX（フローティ
ングゲートトンネルオキサイド）と同様なEEPROMが達成
される。
この場合、１層ゲート構造における利点は多結晶シリ
コン層の層数低減によって段差が小さくなることにあ
り、そのためステップカバレージが良くなることによる
エレクトロマイグレーションなどの問題が減少するの
で、集積度増大素子性能向上や歩留りに対して著るしい
効果を有するものである。
コン層の層数低減によって段差が小さくなることにあ
り、そのためステップカバレージが良くなることによる
エレクトロマイグレーションなどの問題が減少するの
で、集積度増大素子性能向上や歩留りに対して著るしい
効果を有するものである。
さて、この発明の半導体装置の製造方法の製造対象と
なる半導体装置の構成が明らかになったところで、この
発明の半導体装置の製造方法の実施例について説明す
る。
なる半導体装置の構成が明らかになったところで、この
発明の半導体装置の製造方法の実施例について説明す
る。
第３図（ａ）〜（ｋ）はこの発明の実施例を示す第１
図のような高耐圧用CMOSトランジスタの製造方法を説明
する製造工程図である。（ａ）〜（ｋ）の模式断面によ
る工程図順に、工程と形成状態を説明する。なお、便宜
上同一又は相当部分の符号は第１図の説明に用いたもの
と同一の符号を用いた。
図のような高耐圧用CMOSトランジスタの製造方法を説明
する製造工程図である。（ａ）〜（ｋ）の模式断面によ
る工程図順に、工程と形成状態を説明する。なお、便宜
上同一又は相当部分の符号は第１図の説明に用いたもの
と同一の符号を用いた。
（ａ）ｐ型シリコン基板10上のｎウエル形成領域以外の
部分に写真食刻法により1000℃のウエット酸化を行い厚
さ約5000Åのシリコン酸化膜11aとｎウエル部分に1000
℃のドライ酸化による厚さ約400Åのシリコン酸化膜14
を形成したのち、シリコン酸化膜14を通して120keV,5×
1012cm-2の条件でＰ（リン）のイオン注入を行い、つい
で1160℃のO2（酸素）を10％含むN2（窒素）雰囲気で13
時間の処理を行いウエルのドライブインによるＰの活性
化を行った。
部分に写真食刻法により1000℃のウエット酸化を行い厚
さ約5000Åのシリコン酸化膜11aとｎウエル部分に1000
℃のドライ酸化による厚さ約400Åのシリコン酸化膜14
を形成したのち、シリコン酸化膜14を通して120keV,5×
1012cm-2の条件でＰ（リン）のイオン注入を行い、つい
で1160℃のO2（酸素）を10％含むN2（窒素）雰囲気で13
時間の処理を行いウエルのドライブインによるＰの活性
化を行った。
（ｂ）前工程によりｎウエル13を形成したのち、シリコ
ン酸化膜11aと14を除去してから、再び1000℃のドライ
酸化により厚さ約400Åのシリコン酸化膜14を形成し
た。
ン酸化膜11aと14を除去してから、再び1000℃のドライ
酸化により厚さ約400Åのシリコン酸化膜14を形成し
た。
（ｃ）全面にシリコン窒化膜を堆積したのち、写真食刻
により素子形成領域にのみシリコン窒化膜26を残し、さ
らにレジスト27を塗布し、写真食刻してｐ型ストッパ形
成部分のレジスト開口を行ったのち、35keV,3×1014cm
-2の条件でＢ（ボロン）のイオン注入を行い、ついでレ
ジスト27を除去してから熱処理してｐチャネル・ストッ
パ領域17,19を形成した。
により素子形成領域にのみシリコン窒化膜26を残し、さ
らにレジスト27を塗布し、写真食刻してｐ型ストッパ形
成部分のレジスト開口を行ったのち、35keV,3×1014cm
-2の条件でＢ（ボロン）のイオン注入を行い、ついでレ
ジスト27を除去してから熱処理してｐチャネル・ストッ
パ領域17,19を形成した。
（ｄ）レジスト27を塗布したのち、写真食刻によりｎ型
ストッパ部分の開口を行ったのち、80keV,2×1013cm-2
の条件でＰのイオン注入を行い、ついでレジスト27を除
去したのち、熱処理を行いn+型のチャネル・ストッパ領
域12を形成した。ついで、レジスト27を除去する。
ストッパ部分の開口を行ったのち、80keV,2×1013cm-2
の条件でＰのイオン注入を行い、ついでレジスト27を除
去したのち、熱処理を行いn+型のチャネル・ストッパ領
域12を形成した。ついで、レジスト27を除去する。
（ｅ）シリコン窒化膜26をマスクとして、950℃のウエ
ット酸化により選択的なフィールド酸化を行い厚さ約90
00ÅのLOCOS酸化膜11及び15を形成する。11は素子分離
用、15はゲート電極（この図に図示していない）のため
の高耐圧用のLOCOS酸化膜である。ついで、シリコン窒
化膜26を除去し、さらにシリコン酸化膜14も除去したの
ち1100℃のドライ酸化により約600Å厚のゲート酸化膜1
4を形成する。さらに、レジストによる写真食刻によりN
CD（ｎチャネル・ドープ）部分の開口を行ってＰの100k
eV,4×1011cm-2の 条件でＰのイオン注入を行い、つい
で写真食刻によりPCD（ｐチャネル・ドープ）部分の開
口を行い、Ｂの40keV,5×1011cm-2の条件でのイオン注
入を行い、デプレッション形MOSの基礎領域を形成した
（この部分は図示省略）。
ット酸化により選択的なフィールド酸化を行い厚さ約90
00ÅのLOCOS酸化膜11及び15を形成する。11は素子分離
用、15はゲート電極（この図に図示していない）のため
の高耐圧用のLOCOS酸化膜である。ついで、シリコン窒
化膜26を除去し、さらにシリコン酸化膜14も除去したの
ち1100℃のドライ酸化により約600Å厚のゲート酸化膜1
4を形成する。さらに、レジストによる写真食刻によりN
CD（ｎチャネル・ドープ）部分の開口を行ってＰの100k
eV,4×1011cm-2の 条件でＰのイオン注入を行い、つい
で写真食刻によりPCD（ｐチャネル・ドープ）部分の開
口を行い、Ｂの40keV,5×1011cm-2の条件でのイオン注
入を行い、デプレッション形MOSの基礎領域を形成した
（この部分は図示省略）。
（ｆ）全面に約4000Åの厚さに多結晶シリコン層を形成
し、n+型になるようにＰ又はAs（ヒ素）を拡散したの
ち、図示しないレジストを用いて写真食刻により多結晶
シリコンによるゲート電極16及び20を形成する。つい
で、830℃のウエット酸化によりゲート電極16及び20も
掩うようにライト酸化膜14aを形成する。
し、n+型になるようにＰ又はAs（ヒ素）を拡散したの
ち、図示しないレジストを用いて写真食刻により多結晶
シリコンによるゲート電極16及び20を形成する。つい
で、830℃のウエット酸化によりゲート電極16及び20も
掩うようにライト酸化膜14aを形成する。
（ｇ）写真食刻により、レジスト27を開口し、ゲート電
極20をマスクとしてｎチャネル形成領域に80keV,5×10
12cm-2の条件でＰのイオン打込みを行い、n-型拡散層21
を形成し、オフセット領域の下地を形成する。
極20をマスクとしてｎチャネル形成領域に80keV,5×10
12cm-2の条件でＰのイオン打込みを行い、n-型拡散層21
を形成し、オフセット領域の下地を形成する。
（ｈ）写真食刻により、ゲート電極20を覆うレジスト27
aを塗布したのち、このレジスト27aをマスクとして、80
keV,4×1015cm-2の条件でＰのイオン打込みを行い、つ
いでレジスト27,27aを除去したのち熱処理を行ってソー
ス／ドレイン領域のn+型拡散層22,22aを形成する。この
段階でｎチャネルLDD構造の高耐圧用マスクト・オフセ
ット型MOSトランジスタが形成される。
aを塗布したのち、このレジスト27aをマスクとして、80
keV,4×1015cm-2の条件でＰのイオン打込みを行い、つ
いでレジスト27,27aを除去したのち熱処理を行ってソー
ス／ドレイン領域のn+型拡散層22,22aを形成する。この
段階でｎチャネルLDD構造の高耐圧用マスクト・オフセ
ット型MOSトランジスタが形成される。
（ｉ）前工程で得られたｎチャネルMOSトランジスタの
部分のみに写真食刻によりレジスト26を塗布したのち、
ｐチャネルMOSトランジスタ形成領域のゲート電極16、L
OCOS酸化膜11,16をマスクとして、35keV,2×1015cm-2の
条件でＢのイオン打込みを行い、レジスト26を除去した
のち熱処理を行ってp+型拡散層18,18aを形成し、ソース
／ドレイン領域を形成する。この段階でｐチャネルLOCO
S・オフセット構造の高耐圧用MOSトランジスタが形成さ
れる。
部分のみに写真食刻によりレジスト26を塗布したのち、
ｐチャネルMOSトランジスタ形成領域のゲート電極16、L
OCOS酸化膜11,16をマスクとして、35keV,2×1015cm-2の
条件でＢのイオン打込みを行い、レジスト26を除去した
のち熱処理を行ってp+型拡散層18,18aを形成し、ソース
／ドレイン領域を形成する。この段階でｐチャネルLOCO
S・オフセット構造の高耐圧用MOSトランジスタが形成さ
れる。
（ｊ）全面に層間絶縁膜23である第２フィールド領域用
のPSG膜を堆積する。PSG膜はBPSG膜であってもよく、シ
リコン酸化膜を用いてもよい。
のPSG膜を堆積する。PSG膜はBPSG膜であってもよく、シ
リコン酸化膜を用いてもよい。
（ｋ）以後の工程は、通常の方法にしたがって写真食刻
によりソース／ドレイン引出し用のコンタクトホールを
形成したのち、電極配線用のAl膜を堆積してから写真食
刻によるAl配線のパターニングを行いAl配線膜24,24a,2
5,25aを形成することにより、第１図の実施例と同様な
高耐圧用CMOSが完成する。
によりソース／ドレイン引出し用のコンタクトホールを
形成したのち、電極配線用のAl膜を堆積してから写真食
刻によるAl配線のパターニングを行いAl配線膜24,24a,2
5,25aを形成することにより、第１図の実施例と同様な
高耐圧用CMOSが完成する。
なお、第１図及び第３図（ａ）〜（ｋ）の実施例にお
いては、ｐ型半導体基板上にｎチャネルトランジスタと
してマスクト・オフセットトランジスタとｐチャネルト
ランジスタとしてLOCOS・オフセットトランジスタをｎ
ウエル領域に形成する場合について説明したがｎ型基板
を用いてｐウエル領域にｎチャネルトランジスタを形成
して、もう１つのトランジスタをｐチャネルトランジス
タとするCMOSであってもよい。
いては、ｐ型半導体基板上にｎチャネルトランジスタと
してマスクト・オフセットトランジスタとｐチャネルト
ランジスタとしてLOCOS・オフセットトランジスタをｎ
ウエル領域に形成する場合について説明したがｎ型基板
を用いてｐウエル領域にｎチャネルトランジスタを形成
して、もう１つのトランジスタをｐチャネルトランジス
タとするCMOSであってもよい。
しかしながら、ｐチャネルトランジスタもマスクト・
オフセット構造とするときは、第３図（ｇ）及び（ｈ）
工程においてマスクを必要とするためｐチャネルトラン
ジスタの方はLOCOS・オフセット構造とする方が好まし
い。また、逆にｎチャネルトランジスタをLOCOS・オフ
セット構造とするときは第３図（ｈ）の工程が不要とな
る利点があるが、メモリセル等の多数トランジスタが必
要な部分に用いるため面積的に集積度を上げることはで
きないので微細化には不向きとなる。これらの事柄を総
合すると、EEPROMに適用する場合は上記第１図及び第３
図（ａ）〜（ｋ）の実施例のようにする方が現状では最
適構成ということができる。
オフセット構造とするときは、第３図（ｇ）及び（ｈ）
工程においてマスクを必要とするためｐチャネルトラン
ジスタの方はLOCOS・オフセット構造とする方が好まし
い。また、逆にｎチャネルトランジスタをLOCOS・オフ
セット構造とするときは第３図（ｈ）の工程が不要とな
る利点があるが、メモリセル等の多数トランジスタが必
要な部分に用いるため面積的に集積度を上げることはで
きないので微細化には不向きとなる。これらの事柄を総
合すると、EEPROMに適用する場合は上記第１図及び第３
図（ａ）〜（ｋ）の実施例のようにする方が現状では最
適構成ということができる。
つまり、メモリセルと周辺回路の一部に用いられ、多
数必要となるｎチャネルトランジスタをマスクト・オフ
セット型として、周辺回路の一部にしか用いられず、少
数のｐチャネルトランジスタをLOCOS・オフセット型と
したEEPROMが最適構造なのである。ただし、ｎチャネル
トランジスタに比べてｐチャネルトランジスタの方が多
数必要な時は上記と逆に、ｎチャネルトランジスタにLO
COS・オフセット型、ｐチャネルトランジスタにマスク
ト・オフセット型を用いればよい。
数必要となるｎチャネルトランジスタをマスクト・オフ
セット型として、周辺回路の一部にしか用いられず、少
数のｐチャネルトランジスタをLOCOS・オフセット型と
したEEPROMが最適構造なのである。ただし、ｎチャネル
トランジスタに比べてｐチャネルトランジスタの方が多
数必要な時は上記と逆に、ｎチャネルトランジスタにLO
COS・オフセット型、ｐチャネルトランジスタにマスク
ト・オフセット型を用いればよい。
［発明の効果］ この発明は以上説明したように、第１導電型のチャネ
ルストッパ領域及びチャネルストッパ上の素子分離領域
を形成する工程と同時に第１導電型の第１トランジスタ
のオフセット領域を形成し、その工程の後に、第１トラ
ンジスタ及び第２導電型の第２トランジスタのゲート電
極を形成し、第２トランジスタのゲート電極をマスクと
して第２トランジスタのソース及びドレイン領域となる
低濃度拡散層を形成し、第２トランジスタのゲート電極
に側壁を設けた後、第２トランジスタのゲート電極及び
側壁をマスクとして、第２トランジスタのソース及びド
レイン領域となる高濃度拡散層を形成し、第１トランジ
スタのゲート電極をマスクとして第１トランジスタのソ
ース及びドレイン領域となる拡散層を形成することによ
り、周辺回路をCMOSで構成する半導体記憶装置におい
て、多数を必要とする例えばｎチャネル高耐圧用トラン
ジスタはマスクト・オフセット型トランジスタとし、少
数しか使われない例えばｐチャネル高耐圧用トランジス
タをLOCOS・オフセット型トランジスタとして、これら
の２種のトランジスタを同一基板上に形成する製造方法
を提供した。したがって、集積度に大きく影響するよう
な数多く用いられる方の高耐圧トランジスタは集積度に
有利なマスクト・オフセット型トランジスタで構成し、
多数を必要とせず集積度にあまり影響を与えない高耐圧
トランジスタはマスク及び製造工程が少なくより安価で
製造できるLOCOS・オフセット型トランジスタを用いて
同一基板上に形成するようになっているので、半導体装
置とその製造方法の両面にわたり、微細化、マスクの少
数化、製造工程簡略化の面を総合して最適化が達成され
る。さらに、この製造方法を適用することにより多結晶
シリコンゲート１層形のEEPROMなどの形成に対しても上
記と同様な微細化その他の面での寄与が大きい。
ルストッパ領域及びチャネルストッパ上の素子分離領域
を形成する工程と同時に第１導電型の第１トランジスタ
のオフセット領域を形成し、その工程の後に、第１トラ
ンジスタ及び第２導電型の第２トランジスタのゲート電
極を形成し、第２トランジスタのゲート電極をマスクと
して第２トランジスタのソース及びドレイン領域となる
低濃度拡散層を形成し、第２トランジスタのゲート電極
に側壁を設けた後、第２トランジスタのゲート電極及び
側壁をマスクとして、第２トランジスタのソース及びド
レイン領域となる高濃度拡散層を形成し、第１トランジ
スタのゲート電極をマスクとして第１トランジスタのソ
ース及びドレイン領域となる拡散層を形成することによ
り、周辺回路をCMOSで構成する半導体記憶装置におい
て、多数を必要とする例えばｎチャネル高耐圧用トラン
ジスタはマスクト・オフセット型トランジスタとし、少
数しか使われない例えばｐチャネル高耐圧用トランジス
タをLOCOS・オフセット型トランジスタとして、これら
の２種のトランジスタを同一基板上に形成する製造方法
を提供した。したがって、集積度に大きく影響するよう
な数多く用いられる方の高耐圧トランジスタは集積度に
有利なマスクト・オフセット型トランジスタで構成し、
多数を必要とせず集積度にあまり影響を与えない高耐圧
トランジスタはマスク及び製造工程が少なくより安価で
製造できるLOCOS・オフセット型トランジスタを用いて
同一基板上に形成するようになっているので、半導体装
置とその製造方法の両面にわたり、微細化、マスクの少
数化、製造工程簡略化の面を総合して最適化が達成され
る。さらに、この製造方法を適用することにより多結晶
シリコンゲート１層形のEEPROMなどの形成に対しても上
記と同様な微細化その他の面での寄与が大きい。
第１図はこの発明の半導体装置の製造方法の製造対象と
なる高耐圧用CMOSトランジスタの構成を説明する要部断
面模式図、第２図（ａ），（ｂ），（ｃ）はこの発明の
半導体装置の製造方法の製造対象となる高耐圧ｎチャネ
ルトランジスタを用いたEEPROMのメモリセル部分のトラ
ンジスタの模式説明図、第２図（ａ）は平面図、第２図
（ｂ）は第２図（ａ）のＬ−Ｌ′断面図、第２図（ｃ）
は等価回路図、第３図（ａ）〜（ｋ）はこの発明の実施
例を示す第１図と同様な高耐圧用CMOSトランジスタの製
造方法を説明する工程図である。 第１図及び第３図（ａ）〜（ｋ）において、10はｐ型半
導体（シリコン）基板、11はLOCOS酸化膜（フィールド
酸化膜）、12はn+型チャネル・ストッパ領域、13はｎウ
エル、14はゲート酸化膜、15はLOCOS酸化膜、16はゲー
ト電極、17はp-型チャネル・ストッパ領域、18,18aはソ
ース／ドレイン領域のp+型拡散層、19はp-型チャネル・
ストッパ領域、20はゲート電極、21はn-型オフセット領
域、22,22aはソース／ドレイン領域のn+型拡散層、23は
層間絶縁膜、24,24a,25,25aはAl配線膜である。 また、第２図（ａ），（ｂ），（ｃ）において、110は
ｐ型半導体基板、111はLOCOS酸化膜、120はゲート電
極、120aはゲート電極、121はn-型オフセット領域、12
1,122a,122bはソース／ドレイン領域のn+型拡散層、123
は層間絶縁層、124,124aはAl配線膜、126はトンネル領
域のn+型拡散層、127はトンネル酸化膜、130はコントロ
ール・ゲートを形成するn+型拡散層である。
なる高耐圧用CMOSトランジスタの構成を説明する要部断
面模式図、第２図（ａ），（ｂ），（ｃ）はこの発明の
半導体装置の製造方法の製造対象となる高耐圧ｎチャネ
ルトランジスタを用いたEEPROMのメモリセル部分のトラ
ンジスタの模式説明図、第２図（ａ）は平面図、第２図
（ｂ）は第２図（ａ）のＬ−Ｌ′断面図、第２図（ｃ）
は等価回路図、第３図（ａ）〜（ｋ）はこの発明の実施
例を示す第１図と同様な高耐圧用CMOSトランジスタの製
造方法を説明する工程図である。 第１図及び第３図（ａ）〜（ｋ）において、10はｐ型半
導体（シリコン）基板、11はLOCOS酸化膜（フィールド
酸化膜）、12はn+型チャネル・ストッパ領域、13はｎウ
エル、14はゲート酸化膜、15はLOCOS酸化膜、16はゲー
ト電極、17はp-型チャネル・ストッパ領域、18,18aはソ
ース／ドレイン領域のp+型拡散層、19はp-型チャネル・
ストッパ領域、20はゲート電極、21はn-型オフセット領
域、22,22aはソース／ドレイン領域のn+型拡散層、23は
層間絶縁膜、24,24a,25,25aはAl配線膜である。 また、第２図（ａ），（ｂ），（ｃ）において、110は
ｐ型半導体基板、111はLOCOS酸化膜、120はゲート電
極、120aはゲート電極、121はn-型オフセット領域、12
1,122a,122bはソース／ドレイン領域のn+型拡散層、123
は層間絶縁層、124,124aはAl配線膜、126はトンネル領
域のn+型拡散層、127はトンネル酸化膜、130はコントロ
ール・ゲートを形成するn+型拡散層である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (1)
- 【請求項１】（ａ）第１導電型のチャネルストッパ領域
及び前記チャネルストッパ上の素子分離領域を形成する
工程と同時に第１導電型の第１トランジスタのオフセッ
ト領域を形成する工程、 （ｂ）前記（ａ）の工程の後に、前記第１トランジスタ
及び第２導電型の第２トランジスタのゲート電極を形成
する工程、 （ｃ）前記第２トランジスタのゲート電極をマスクとし
て前記第２トランジスタのソース及びドレイン領域とな
る低濃度拡散層を形成する工程、 （ｄ）前記第２トランジスタのゲート電極に側壁を設け
た後、前記第２トランジスタのゲート電極及び側壁をマ
スクとして、前記第２トランジスタのソース及びドレイ
ン領域となる高濃度拡散層を形成する工程、 （ｅ）前記第１トランジスタのゲート電極をマスクとし
て前記第１トランジスタのソース及びドレイン領域とな
る拡散層を形成する工程、 とを有することを特徴とする半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63125634A JP2705106B2 (ja) | 1988-05-25 | 1988-05-25 | 半導体装置の製造方法 |
| KR1019890006700A KR950014807B1 (ko) | 1988-05-25 | 1989-05-19 | 반도체 장치 및 제조 방법 |
| DE68923742T DE68923742T2 (de) | 1988-05-25 | 1989-05-23 | Halbleiteranordnung mit einem Gebiet für Speicherzellen und mit peripherischer Schaltung und Herstellungsverfahren dafür. |
| EP89305217A EP0355951B1 (en) | 1988-05-25 | 1989-05-23 | Semiconductor device with memory cell region and a peripheral circuit and method of manufacturing the same |
| US07/356,202 US5181090A (en) | 1988-05-25 | 1989-05-24 | High voltage cmos devices |
| JP09196054A JP3131872B2 (ja) | 1988-05-25 | 1997-07-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63125634A JP2705106B2 (ja) | 1988-05-25 | 1988-05-25 | 半導体装置の製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09196054A Division JP3131872B2 (ja) | 1988-05-25 | 1997-07-22 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01296661A JPH01296661A (ja) | 1989-11-30 |
| JP2705106B2 true JP2705106B2 (ja) | 1998-01-26 |
Family
ID=14914895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63125634A Expired - Lifetime JP2705106B2 (ja) | 1988-05-25 | 1988-05-25 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5181090A (ja) |
| EP (1) | EP0355951B1 (ja) |
| JP (1) | JP2705106B2 (ja) |
| KR (1) | KR950014807B1 (ja) |
| DE (1) | DE68923742T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6821858B2 (en) | 2000-05-01 | 2004-11-23 | Seiko Epson Corporation | Semiconductor devices and methods for manufacturing the same |
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| KR100190834B1 (ko) * | 1994-12-08 | 1999-06-01 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체장치및그제조방법 |
| JP2000286346A (ja) * | 1999-01-27 | 2000-10-13 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP2000311957A (ja) * | 1999-04-27 | 2000-11-07 | Seiko Instruments Inc | 半導体装置 |
| JP3544897B2 (ja) * | 1999-08-05 | 2004-07-21 | セイコーインスツルメンツ株式会社 | 半導体集積回路装置 |
| JP2001313388A (ja) * | 2000-05-01 | 2001-11-09 | Seiko Epson Corp | 半導体装置およびその製造方法 |
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| CN113540252B (zh) * | 2021-09-16 | 2022-01-28 | 晶芯成(北京)科技有限公司 | 半导体器件及制造方法 |
| CN116068362B (zh) * | 2023-04-06 | 2023-09-01 | 长鑫存储技术有限公司 | 测试方法及装置 |
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| JPH0828425B2 (ja) * | 1985-10-16 | 1996-03-21 | 株式会社日立製作所 | 半導体集積回路装置 |
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-
1988
- 1988-05-25 JP JP63125634A patent/JP2705106B2/ja not_active Expired - Lifetime
-
1989
- 1989-05-19 KR KR1019890006700A patent/KR950014807B1/ko not_active IP Right Cessation
- 1989-05-23 DE DE68923742T patent/DE68923742T2/de not_active Expired - Lifetime
- 1989-05-23 EP EP89305217A patent/EP0355951B1/en not_active Expired - Lifetime
- 1989-05-24 US US07/356,202 patent/US5181090A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6821858B2 (en) | 2000-05-01 | 2004-11-23 | Seiko Epson Corporation | Semiconductor devices and methods for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0355951A3 (en) | 1992-02-19 |
| KR950014807B1 (ko) | 1995-12-15 |
| EP0355951A2 (en) | 1990-02-28 |
| JPH01296661A (ja) | 1989-11-30 |
| US5181090A (en) | 1993-01-19 |
| KR890017769A (ko) | 1989-12-18 |
| EP0355951B1 (en) | 1995-08-09 |
| DE68923742T2 (de) | 1996-01-18 |
| DE68923742D1 (de) | 1995-09-14 |
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