JPS58158972A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS58158972A
JPS58158972A JP57041331A JP4133182A JPS58158972A JP S58158972 A JPS58158972 A JP S58158972A JP 57041331 A JP57041331 A JP 57041331A JP 4133182 A JP4133182 A JP 4133182A JP S58158972 A JPS58158972 A JP S58158972A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置ならびに半導体集積回路の微細化、
高性能化に関するもので、％にセルファラインコンタク
ト技術に関して有効な電極ならびに配線形成技術をとも
なった半導体装置の製造方法に関するものである。
〔発明の技術的背景〕
近年半導体装置、特に半導体集積回路の進歩は著しく、
微細加工技術（フォトエツチング技術）、イオン注入技
術、ドライエツチング技術等の技術向上がこれ會大きく
寄与している。ここで素子寸法を比例縮小したとしても
、コンタクトホールの開口技術、位置合せ余裕等により
従来技術の１までは集積度を大幅に向上させることに社
限界がある。そこで、このコンタクトホールを自己整合
的に形成する方法で、Ｓ＠１ｆ−ａｌｉｇｎ＊ｄ　Ｃｏ
ｎｔａｃｔ　（８，Ａ、Ｃ）があり、既にＢＵＮＡＭＩ
らが８ＥＬＯＣＯ８（ｓｅｌ＠ｅｔｌｖ＋ｓ　０ｘｌｄ
＠ｃｏａｔｉｎｇｏｆ　５ｉｌｉｃｏｎ　ｇａｔｅｓ）
という名称でＪ、　Ｊ、　Ａ、　Ｐ、　１８１９７９、
ｐｐ２５５〜２６０に発表している。これによると、ｒ
−）絶縁膜上に高＃度Ｐをドープし九多結晶シリコンパ
ターンを形成し、これをｒ−ト電極に用い、高ａ！Ｉ＃
リンをドープした多結ムシリコンの酸化速度が、単結晶
シリコンより速い性質を用い、ダート上の販化膜を厚く
形成する。後で、全体の酸化膜を工、チングする。
ソース、ドレイン部分が露出しても、ｆｆ−）上の酸化
膜は残る。したがってこの嬉出した部分をソース領域の
コンタクトホールとして使うことによって、ソース・ｒ
−）間あるいはドレイン・ダート間を位置合せ余裕もな
く、シかも自己整合的に最短に形成できる。
Ｃ背景技術の問題点〕 しかし、次の欠点が存在する。第１に、ダート電極の周
囲にある酸化膜の耐圧の不足。一般的にエツチングした
酸化膜は、弱い部分が更に弱くなるため、特性のバラツ
キが大きくなる。
％に多結晶シリコンは結晶粒界による穴や、フォトレジ
スト工程に起因するピンホールがある。
このため、工、チンダ液が下部のｆ−）酸化膜まで浸透
する。特に高濃度不純物の多結晶シリコンでは、結晶粒
径が大きくなり、弗酸系エッチャントでの多結晶シリコ
ン上の酸化膜をエツチングすると、耐圧（ｃ−ト耐圧お
よび、ダートとソース、ドレイン耐圧）の劣化を招く恐
れがあった。
第２に、ダートとソース、ドレイン関の寄生容量が増え
る。酸化膜が薄いうえに、ｒ−トとソース、ドレイン電
極の距離が非常に接近し、相対する面積も大きいためで
ある。ある根度、回路的に解決できるが、回路設計上の
制約が瑣える。
第：ｌＣ，特性のバラツキ（しきいｒ＊ｖｔｈの変動）
が生ずる。湿式岬化（ｗｅｔ　ｏｘｉｄａｔｌｏｎ）に
よる酸化膜ｆは高温はど差が小さく、低温はど差が大き
い。しかし低温だと膜質が悪くなる。まえ、不純物濃度
が高いほど酸化速度の差が大きい。しかし、多結晶シリ
コンの不純物浸度が高いと、酸化時にシリコン基板や、
そこに形成される酸化膜（２層電極用酸化膜）の中に多
結晶シリコン中の不純物などが入り、しきい値（ｖｔｈ
）がバラツクようになる。
第４に、耐圧を向上させるために酸化膜を厚くする（長
時間酸化する）はど、酸化速度の差がなくなり、自己整
合的にソース、ドレインを開口できなくなる。
第５に、多結晶シリコンを厚く酸化し、絶縁膜を形成す
ることによってｆ−）電極のやせ細りが生じ、％に段差
かめる部分においては、断線する場合がある。時に不純
物濃度の破過化と酸化の適性化をコントロールすること
は非常に困−をきわめる。又、ｆ−）ｆｉ極（多結晶シ
リコン）を微細化すればそれに比例して配線抵抗も増し
てくる。それがしいては、高速性を軸げ、素子の性能に
劣化をきたす。
第６に、ソースならびにドレイン電極を、フォトエツチ
ング技術による位置合せ余裕（例えば１〜２μ、ｍ　）
をとり、ｆ−）電極に対してオーバーラツプさせるよう
に形成しているため微細化がさらに進み、たとえばｙ−
ト電極幅（Ｌ）を１．０μ程度に設定した場合、ソース
とドレイン電極は、位置合せ余裕をゼロにしなければ正
確に形成できないことになり、このようなことは実際不
可能なことである。したがって、ｆ−）電極幅によって
半導体装置の微細化に限界が生じ、ダート電極に対して
、自己整合的にソース。
ドレインコンタクトホールを開口する、いわゆるセル７
アラインコンタクト技術による性能同上および微細化向
上が生かされていない。さらに、ダート電極に対してソ
ース、ドレイン電極をオーバーラツプして形成すること
によって、オーパーラ、グした部分の、ドレインあるい
はソースと？−）間の寄生容量が増大し、これもｔ九性
能向上のさまたげとなる。
〔発明の目的〕
本発明は微細化と素子性能等を大巾に改善した半導体装
置の製造方法を提供しようとするものである。
〔発明の概賛〕
本発明は半導体基体上の凸状パターンの側面に異方性エ
ツチング（リアクティブイオンエツチング等〕により薄
膜を残存させ、この残存薄膜をマスクとして予め１記基
体に形成された不純９Ｉ！ＪｉｉＩ域のコンタクトホー
ルを前記凸状ノ臂ターンに対して自己整合的に開口し、
更に凸状ノ母ターンの少なくとも一部を除去して残存薄
膜を栖状に形成し、全面に電極材料膜又は配線材料膜を
被着した後実状の残存薄膜を除去して前記材料族を分層
することによＶ前記不純物領域とコンタクトホールを介
して嵌枕する電極又は配線を前記凸状パターンに対して
自己整合的に形成し、微細化と高性能化を達成した半導
体装置を得ることを骨子とするものである。
〔発明の実施例〕
実施例１ 本実施例１は以下に示す第１図（龜）〜（１）の如きＭ
Ｏ８Ｌ８Ｉの製造に適用した例である。
（１）まず、ｐ型シリコン基板１にｐ型不純物、例えば
ボロンを選択的にイオン注入してｐ＋型チャンネルカ、
ト領域２を形成した後、選択酸化法等により前記チャン
ネルカット領域２付近にフィールド酸化膜３を形成した
。つづいて、熱酸化処理を施してフィールド酸化膜３で
分離された島状のシリコン基板１領域に例えば厚さ４０
０Ｘの熱酸化膜を成長させ、更に例えば厚さ５０００Ｘ
のり／ドーゾ多結晶シリコン膜及びリン縞加ガラス展（
ＰＳＣ膜）を順次堆積した彼、これらをＲＩＥによりノ
臂ターニングしてＰＳＣＭパターン４、ゲート電極５及
びｆ−）酸化膜６からなる三層構造の凸状／４’ターン
を形成した（第１図（ａ）図示）。なお、ＰＳＧに代っ
てＢＳＧ、　８１０□。
Ｓ　ｉ　３Ｎ４等の絶縁膜を用いてもよい。
（１１）次いで、ＰＳＧ膜パターン４及びフィールド酸
化膜３をマスクとしてｎ型不純物、例えば砒素をシリコ
ン基板１にイオン注入した。つづいて熱酸化処理を施し
て露出したシリコン基板１表面に約３００Ｘの熱酸化膜
（図示せず）を形成した恢、全面に例えば厚さ３０００
Ｘ６ＣｖＤ−８ｉｎ２膜７を堆積し、例えば９００℃で
熱処理を施して基板１にイオン注入された砒素を活性化
して接合深さの浅いｎ”ｍｓ域８１．９１を基板１に形
成した。この時、前記ｅ−）電極５がアンドープ多結晶
シリコンから形成すると、ＰＳＣ膜・母ターン４からの
燐拡散によりｎ＋＋多結晶シリコンゲートとなる。なお
、ＣＶＤ−８ｉＯ７膜の代りに例えば別５Ｎ４腺等を用
いてもよい、ひきつづき、全曲に例えは厚さ４０００Ｘ
の多結晶シリコン膜１０を堆積した（＊１図（ｂ）図示
）。
（Ｉｌ＋）次いで、ＨＩＥにより多結晶シリコン膜１０
　　　”をエツチングした。この時、ゲート電惚５及び
ＰＳＧ膜パターン４の胸囲に対応するＣＶＤ　−Ｓ　ｉ
０２膜７ｓ分に多結晶シリコン膜１０’が残存した（第
１図（ｃ）図示）。
（１ｖ）次いで、残存多結晶シリコンａ１０′をマスク
としてＣＶＤ−８１０２膜７をエツチングした―この時
ｎ＋型領領域１ｒ９１に対するコンタクトホール１１．
１１がダート電極５に対して自己整合的に形成された。
ひきつづき、ＰＳＧ展ノザター７４をエツチングした。
この時、残存多結晶シリコン膜１０′は実状に形成され
た。その後、ゲート電極５、実状の残存多結晶シリコン
膜１ｆ。
残存ｃｖ’ｐ−５ｔｏ２膜７′及びフィールド酸化膜Ｓ
をマスクとしてｎ型不純物、例えば燐のイオン注入或い
はｐｏｃｔ、雰囲気中にて燐のドーピングを行なって、
前記ｎ＋型領領域１．ＳＪＩ　より接合深さが深く、高
濃度のｎ＋型領領域８ｓ８９１形成すると共に、グー）
［憔５を低抵抗化し九（第１凶（ｄ）図示）。
（Ｖ）次いで、電憔材料展、例えばＡｔ換１２を全面に
蒸着した。この時、第１図（・）に示す如く突出した実
状の残存多結晶シリコン膜１０Ｉ′を境にしてｋｌ膜１
２が段切れして該残存多結晶シリコンＩＩ　１０’周囲
にはＡｔ膜が全く被着され々いか、もしくは極めて薄く
被着された。つづいて、婢方性のドライエ、チングによ
って実状の残存多結晶シリコンＩＩ　１０’を除去し、
その上のＡｔ膜をり７トオンしてＡｔ展１２を分離し、
ｎ型領域ｓ１　＊　８＊　（ソース）とコンタクトホー
ル１１を介して接続したＡｊパターン１３、ｎ＋型領域
９ｘ＋９ｍトコンタクトホール１１を介して接続したＡ
ｔノ４ターン１４及ヒｆｆ−）のムｔパターン１５を夫
々形成し７’Ｅ（第１図（ｆ）図示）、但し、塀状の残
存多結晶シリコン展１０１の周辺に極めて博いＡｔ膜が
被層されている場合、少し人を膜をエツチングして該残
存多結１シリコン膜１０＃の一部を露出させた後、ドラ
イエ、チング等で除去する。なお、塀状の残存多結晶シ
リコン膜１０１の除去手段としてはドライエツチング法
の他に、例えはジェットスクラバー等による機械的な力
で行なう方法でもよい。
（■１）次いで、残存ＣＶＬ）−８１０２族７′で分離
された各Ａｔノ母ターフ１３〜１５上にレジスト／臂タ
ーン１６を写真蝕刻法により形成した（第１図（ｇ）図
示）。ここでは平面図で示した。ひきつづき、レジスト
パターン１５をマスクとしてＡｊパターン１３〜１５ｔ
ｔ４ターニングしてソース、ドレイン、ｒ−トのＡｔ１
Ｉｉ極１７〜１９を形成すると共に露出したリンドープ
多結晶シリコンからなるダート電極５部分をエツチング
除去した（第１図（ｈ）図示）。なお、ｙ−ト電極ｓ＠
面に残存した各電極１７〜１９の分離のためのｃｖＤ−
ｓｔｏ２膜７′はそのまま残った。但し各Ａｌ電極１７
〜１９の分離には作用しない残存ｃｖｐ−ｓｔｏ２膜７
′は前記レジストパターン１６をマスクとするエツチン
グ時に除去してもよく、或いはそのままフィールＰ酸化
膜３上に残してもよい。
（Ｖｌｌ）次いで、全面に例えば厚さ１．０声の層間絶
縁膜２０を堆積し、ソース電慣のスルホール２１を開孔
した彼、全面にＡｔ膜を蒸着し、これを７９ターニング
して２１−目のＡｊ配＊２２を形成して多層配線構造の
ｎチャンネルＭＯ８ＬＳＩを製造した（第１図（ｉ）図
示）。
しかして、本発明によれｄ次に挙げるような効果を有す
る。ｌＥ来、フォトエツチング技術の微細加工精度によ
って配線間隔のリソグラフィーが決定されていたが、本
発明によるとたとえば多結晶シリコン膜１０の膜厚、つ
ｔシ、リアタテイエツチング、チングによる春秋の残存
多結晶シリコン膜１０’の幅によって定まる。し九がっ
て配線間隔をサブｔり日ン加工することが可能で、素子
の高集積化が得られる。ま九電極あるいは配線材料層の
分離の確実さを高めるため上記春秋の残存多結晶シリコ
ン１１１０◆を無限に高く形成することが可能である。
その方法としては、実施例（１）ではＰ８Ｇ膜ツクター
ン４の膜厚を大きくすれば良い。また春秋の残存多結晶
シリコン１１Ａ１０”ｌｄ、ドライエツチングが可能で
、さらＫｍ＋渥不純物を添加することも可能であるため
、簡単に速く工；・チング除去できる。さらにこの１１
４状の残存多結晶シリコン膜１０’を高く形成するほど
、ド夛イエ、チングの他に、九とえばノエットスクラパ
ー勢の機械的な力によって除去するととも可能である。
讐九、本発明を実施例１の如（ｋｇ）ＳＬＩＩｌの製造
に適用した場合、以下に示すような種々な利点がある。
■　春秋の残存多結晶シリコンｔａＸ〆によってｆ−）
・ソースあるいはｆ−）・ドレイン間隔が決定される。
しかもソース・ドレインの取り出しムを電極１７／、Ｉ
ＩＩとの絶縁を図る丸め、春秋の残存多結晶シリコンｌ
Ｉ［ｘｏ“直下には絶縁性に優れている薄い熱酸化ＩＩ
（図示せず）と残存ＣＶＤ　−８１０，膜７／を介して
いる丸め、充分な／ｆシペーシ冒ノン効果ｆ−）耐圧の
向上を達成でき、高性能で微細化の優れ九ＭＯＢＬＳＩ
を得ることができる。まえ、従来のごとく多結晶シリコ
ンからなるｒ−）電極の＠艶に厚い熱酸化膜を形成する
必要がないので、ｒ−ト電極の幅０Ｉｉｉ！少化が解消
でき、初期目的のＶｔｈを有するＭＯ８ＬＩｉｌｌを得
ることができる。それに、上記熱酸化処理に要する時間
を短縮できるため、ソース・ドレイン拡散層を浅くでき
、しかもｐ＋　［のチャンネルカット領域２０再拡散も
防止できる。
■　ｆｆ−）電−を、ｎ＋型不純物ドーグの多結晶シリ
コン５と抵抗の低いムを電極１９とで形成可能である。
つ壕シ、ｆ−）電極の微細化によって素子４０！は向上
するが、ｒ−）電極の微細化にともなって配線抵抗の増
加が挙げられる。
本発明はダートに不純物ドープ多結晶シリコンを用い、
場合によって祉該多結晶シリコン上にムを電極１９を形
成することが可能であるため、ソース・ｆ−）、ドレイ
ン各取シ出し電極１７〜１９をすべて低抵抗化が可能で
ある。
■　ゲート電極５に対してソース、ドレイン取シ出しＡ
ｊｌｌｌ極１Ｆ、１ｇを、自己整合的に形成できること
である。従来技術においては、ゲート電極（主に多結晶
シリコンｆ−））に対して、絶縁膜を介して自己整合的
に、最短にドレイン・ソースコンタクトホールを開口さ
れている。したがってソース、ドレイン取シ出し電極は
、７オトエ、チング技術の位置合ぜＫて形成されておシ
、轟然ｆ−）電極にオーバー２ッグして形成していた。
しかしながら性能向上のためダート電極が縮少され、１
．５ｍ＋１．０．―あるいはすｆｉミクロンなった場合
上記方法ではソース、ドレイン取り出し電極の形成社不
可能であル、ダート電極に対して自己整合的に開口した
コンタクトホールが十分に生かされなくなってしまり、
即ち、ダート幅がサブミクロンに近づいてくるにし九が
ってｒ−）電極とソース・ドレイン間は、すｙグラフィ
ーの限界によって決定される。これに対し、本発明で社
、前記塀状の残存多結晶シリコンＨ１０′によってｆ−
）電極５とソースＡｊ電極１７あるいはｒ−）電極５と
ドレインＡｔ電極１１を自己整合的に分離できる。しか
も前記残存多結晶シリコン膜Ｊ　Ｏ’の幅は、多結晶シ
リコン膜１ｏの膜厚でほぼ決定され希望とおシの間隔に
することができる。さらにｅ−）・ソースあるいはダー
ト・ドレイン取シ出し電極間もサブミクロン加工が軽易
で、ｆ−）幅のサブミクロン化も可能である。よって素
子の微細化ならびに高性能化が可能となる。
なお、上記ａｍ例１においては塀状の残存多結晶シリコ
ンｌ［１０“を形成する際、Ｐ１１Ｇ膜）母ターン４を
全てエツチング除去し、ムｔ’ｌｌＫ＊１９ｔｒ−）電
極５上にも形成してダート電極５の低抵抗化を図り九が
、鮪２図に示す如＜ｙ−）電極５上１ｃｐｇａｌ［）臂
ターン４′が少し残存するようにエツチングして層状の
残存多結晶シリコン膜１０′を形成し、Ａｊ電極１＃を
？−）電極５上に残存Ｐ８０１［）量ターン４Ｉを介し
て形成してもよい。
こＯ場合、残存ＰＳＧ　ｇ　１！ターン４１にムｔを形
成しなくともよい。
また、第３図に示す如くサブミクロン寸法の金属シリサ
イド（例えばＭ・５１２）からなるダート電極５′を形
成し、＃ｒ−ト電極５り上のＰＩＡＧ膜ノ量ターンを一
部残存するようにエツチングして高い層状の残存多結晶
シリコン膜１０“を形成すれば、ｈｔｌＮｘｘの、、蒸
着時において前記残存多結晶シリコン膜１０’の鐘蔽作
用によシチャンネル長の煙いｆ−）電極５′の残存Ｐ８
Ｇ、ｉｌ／中ターン４′上にムを膜を全く蒸着させなく
することもできる。
但し、フィールド酸化ＩＩ！３上に砥メし九Ｍ・８１２
からなるｅ−）電極５′部分を広幅とすれば、該電極５
１の残存Ｐ８Ｇ　ＩＩ　＝ターン・４′上はムｔｌｌｘ
ｚが蒸着される。このため、骸広＠Ｏ電極ｌ’ｃ）＠存
ＰｓＧ　ＩＩ　＝　１−７４／部分にコンタクトホール
ｔａ孔しておけば、前記ＡＡ膜１２を／４ターニングし
たムを電極をコンタクトホールを介してＭ＠引、からな
るｅ−）電極５′に接続できる。
１１施例２ 本奥論例２祉以下に示す第４ｗＪ（ａ）〜（ｆ）の如き
ＭＮＯ８＃Ｉ造の揮発性メモリセルの製造に適用した例
である。
（１）　　１ず、前記実施例１と同様ｐｍシリコン基板
１に周囲にｐ＋型のチャンネルカット領域２を有するフ
ィールド酸化膜３を形成した俵、鋏フィールド酸化膜３
で分離され九島状の基板１領域に例えば厚さ３０Ｘの熱
酸化膜を成長させ、更に全面に例えば厚さ５００Ｘのシ
リコン窺化膜及び例えば厚さ１．ＯＪｌｍのＰｇＧ膜を
順次堆積した。つづいて、これら膜をＲＩＥにょ〉ノヤ
ター二ンダしてＰｇＧ　ｊｉｉパターン４、シリコンＩ
Ｉ　化ＩＩ　ノ４ターン２３及びｆ−）酸化膜６を形成
した（８４図（ａ）図示）。
（ｉｔ）　　次いで、ＰｇＧ　膜ノ＋ターフ４及びフィ
ールド酸化膜３をマスクとしてれ型不純物、例えば砒素
を基板ｌにイオン注入した後、アニーリングしてソース
、ドレインとなる浅いｎ＋［＊域８．。
９１を形成しえ。つづいて、熱酸化処理を施して露出し
た基板１（ｎ＋型領領域Ｓｒ　９１）上に酸化膜２４を
形成し死後、全面に例えば厚さ５０００Ｘの多結晶シリ
コン膜１ｏを堆積した（第４図伽）図示）・ （―）次いで、ＲＩＩによって多結晶シリコン膜１０を
エツチングしてシリコン窒化膜ツヤターン２３及びＰＳ
Ｇ膜パターン４の側面に多結晶シリコン膜１０′を残存
させた。つづいて、残存多結′晶シリコンｊ１１［１０
′をマスクとして酸化膜２４を選択エツチングしてソー
ス、ドレインのコンタクトホール１１．１１を開口した
（第４図（ｃ）図示）。
６ｖ）次いで、コンタクトホール１１．１１を通してｎ
型不純物、例えばリンをイオン注入するか、ｐｏｃｔ、
の雰囲気中でリンの拡散を行なうことによシ拡散層が深
く、高濃度のｍ＋型領領域８、．９ｇを形成した。つづ
いて、例えば希弗状の残存多結晶シリコン＠　ｉ　ｏ”
を形成した（第４図（ｄ）図示）０ υ　次いで、電極材料膜、例えばＡｔ膜１２を全面に蒸
着した。仁の時、第４図（・）に示す如く突出した春秋
の残存多結晶シリコン８１０’を境にしてＡＡＡｌＩ３
段切山して蚊残存多結晶シリコン１１１０“周囲にはＡ
ｔ換が全く被着されなかった。つづいて等方性のドライ
エツチング等によって春秋の残存多結晶シリコン膜１０
“を除去し、その上のｋＡ膜をリフトオフしてｈｉｌｌ
！ｘｚを分離した彼、前記実施例１の（Ｖｌ）工程と同
様にレジストノ量ターンをマスクとして分離された各人
ｔノ母ターンを・譬ターニングしてｔ型領域８　ｓ　　
＊　８　ｓ（ノース）とコンタクトホールを介して接続
し九に１１１極１７．１１＋型領斌９ｉ　　、９ｓ（ド
レイン）とコンタクトホール１１を介して接続したＡｔ
電極１ａ及びシリコン窪化膜ツヤターフ２１上に位置す
るＡｊｆ−）電極２５を夫々形成し、ＭＮＯ８構造のメ
モリセルを製造した（第４図Ｃｆ）図示）。
本実施例２によればソース取出しｈｔ＠極１７゜ドレイ
ン取出しムを電極１８とム１５’−）電極２５とをセル
７アラインで形成でき、サブミクロンのＡｊｆ−）電極
２５を有する高性能、高集積度のメモリセルを製造でき
る。
実施例３ 本実施例３は以下に示す第５図（−）〜（ｂ）の如き半
導体装置の素子間を結ぶ配線形成に適用した例である。
中　まず、例えばｐ型シリコン基板１に選択的にフィー
ルド酸化膜３を形成し死後例えば厚さ２０００Ｘの第１
の多結晶シリコンＩ１．ｘｅを堆積した（第５図（、）
図示）。つづいて、全面に例えば厚さ１．０μｍのＣＶ
Ｄ−８ｉ０□膜を堆積した後、これをノｆターニングし
てＣＶＤ　−５ｔｏ２ＩＩノ母ターン２７を形成した（
第５図伽）図示）。
（の　次いで、熱酸化処理を施して露出する第１の多結
晶シリコン膜２６表面に酸イヒ膜２８を成長させた後、
全面に例えば厚さ４ｏｏｏ１の餉２の多結晶シリコン膜
２９を堆積した（第５図（１）図示）。つづいて、第２
の多結晶シ１ノコン膜２９をＲＩＢによりエツチングし
て凸状のＣＶＤ−５ｓｏ　ｔｌノリーン２７の側面に多
結晶シリコン膜ｊ　９’を残存させた（第５図（ｄ）図
示）。
０１１）次いで、例えばフレオ／と水素等の混合Ｉスエ
、チャントによるＲＩＥによってＣＶＤ−８ＩＯ２膜ノ
リーン２７及び露出した酸化膜２８部分をエツチング除
去して突出した春秋の残存多結晶シリコン績２９“を形
成した（第５図（・）図示）。
ＧＶ）次いで、全面に配線材料膜、例えばＡｔ膜１２を
Ｅ−ｇｉｎ蒸着法又は５−　ｇａｎ蒸着法により真空蒸
着した。この時、春秋の残存多結晶シリコン膜２９＃下
方にｄＡＡ膜が被着しないか、或いは極くわずかじか被
着しなかった（第５図（ｆ）図示）、つづいて、春秋の
残存多結晶シリコン躾ｊｇ′をフレオン系のドライエツ
チング勢で除去し、その上の＊２＠をリフトオフしてム
ｔノリ一ン３０・・・を形成し九（第５図−）図示）、
但し、春秋の残存多結晶シリコン膜２９′の下方にも極
くわずかのＡｚｌ［が被着している場合はＡＡＡｌＩ３
少しエツチングし死後、該残存多結晶シリコンａｘｅ”
を除去すればよい、ひきつづき、ムｔ／譬ターン３０・
・・をマスクとして露出した残存酸イヒ＠ＺＳをフレオ
ンと水素の混合がスエツチャントによシ除去した後、露
出し九第１の多結晶シリコン膜２６を選択的にエツチン
グして多結晶シリコン・母ターン３１・・・を形成した
（第５図（ｈ）図示）。
しかして、本実施例によれば間隔が極めて短いｋｔＡタ
ーン３０・・・と多結晶シリコイノ臂ターン３１・・・
からなる二層構造の配＠３２・・・を形成できる。
なお、上記実施例１〜３では春秋の残存薄膜として多結
晶シリコン膜な用い九が、これに限定されず、例えに非
晶質シリコン膜、金属シリサイド膜、高融点金属膜或い
は／１フイミド樹脂膜などの有機樹脂膜、その他絶縁膜
等を用いてもよい、ｌ＃に、シリコン窒化膜、非晶質シ
リコン膜、モリブデンシリサイド膜、モリブデン膜等は
ＣＦ４系のドライエ、チングが可能であるため、グロセ
ス再現性に優れ好適である。
上記実施例１〜３では層状の残存多結晶シリコン膜を除
去して、その上のｈｔ　＠をリフトオフすることによシ
、Ａｔｌ１［の分離、パター；ングを行なったが、これ
に限定されない。例えば層状の残存薄膜として不純物ド
ーグ多結晶シリコンから形成し、全面にアンドーグ多結
晶シリコン膜を堆積した後、熱処理を施して層状の残存
不純物ドープ多結晶シリコン膜から、その周辺のアンド
ーグ多結晶シリコン膜に不純物を選択的に拡散し、良に
アンドープ多結晶シリコン膜の不純物ドーグ部分を工、
チングすることにより多結晶シリコンからなる配線ある
いは該多結晶シリコンをメタルシリサイド化し九配線勢
を形成してもよい。この場合、層状の残存不純物ドーグ
多結晶シリコン膜からアンドーグ多結晶シリコン膜への
不純物拡散は、＃残存不純物ドーグ多結晶シリコン膜が
層状に突出しているので、その周辺の局所的なアンドー
プ多結晶シリコン窒化膜に限られ、形成された配線間隔
は広くならず極めて短い間隔で分離できる。
上記実施例１〜３では凸状パターンとしてリンドープ多
結晶シリコンのｒ−）電極とＰＳＧ膜ノｆターンの二層
構造のパターン、シリコン窒化膜ノ量ターントＰＳＧ　
ｇＩ奢ターンの二Ｍ構造ノ＃ｆｉ　−ン戚いＦｉＣＶＤ
　−８１０，膜ＡＩパターンみを用いたが、半導体膜と
絶縁層との二層からなる凸状・ヤターンを用いてもよい
、この場合、凸状パターンを構成する半導体膜をｎｐｎ
　）ランノスタのエミッタ領域等として用いれば層状の
残存薄膜を用いて電極材料膜を分離することによって、
ベース電極とエミ、り電極とをセルファラインで微細に
分離できる。
上記実施例１〜３では電極材料膜（又は配線材料膜）と
してｈｔｌｌを用い九が、これに限定されず、既述の如
く多結晶シリコン展を用いたシ、Ａｔ合金膜１Ｍ０２Ｗ
などの工、チングしにくい高融点金属膜を用いてもよい
。
〔発明の効果〕
以上詳述した如く、本発明によれば高集積化と集子性能
を大巾に改善したＭＯ８Ｌ８Ｉ勢の半導体装置を量産的
に製造できる等顕著な効果を有する。
【図面の簡単な説明】
第１図（、）〜（１）は本発明の実施例１におけるＭＯ
８ＬＳＩの製造工程を示すもので、第１図（ｉ）〜（ｆ
）・同図（魚）は断面図、同図（ｇ）　、　（ｈ）は平
面図である。 第２図及び餉３図は夫々実施例１Ｏ変形例を示す断面図
、第４図（ａ）〜（ｆ）は本発明の実施例２におけるＫ
ＮＯＢ　＠造のメモリセルの製造工程を示す断面図、第
５図−）〜（ｈ）祉本発明の実施例３における半導体装
置の配線形成工程を示す断面図である。 １・・・ｐ型シリコン基板、２・・・ｐｍのチャンネル
カット領域、３・・・フィールド酸化膜、４・・・ＰＳ
Ｇ　ｉｌｌ　ｉ９　ｆｉ　−：ｙ、５　、５　、２５−
１’−）電極、ｉ−５’−ト５１化膜、ｙ／、、、残存
ＣＶＤ　−８１０，膜、８１　　、１１１　＝ｎ＋型領
域（ソース）、’ｌ＋９１・・・ｎ”ｌｌ領域（ドレイ
ン）、ｘｏ、２６．２９・・・多結晶シリコン膜、１０
“、２９“・・・層状の残存多結晶シリコンＩＬＩＪ・
・・コンタク）＊−ル、１ｚ・・・Ａｔ展、１３〜１５
．３０・・・Ａｔノ量ターン、１７〜１９・・・ｋｔ電
極、２　Ｊ・・・シリコン窒化膜ハターン、ｊ　７−Ｃ
ＶＤ−８１０２Ｊｌｉ／ｆ　ター　ン、３１−・・多結
晶シリコンノやターン、３２・・・配線。

Claims (1)

  1. 【特許請求の範囲】 （リ　凸状）ｅターンが設けられた半導体基体上に薄膜
    を形成する工程と、この薄膜を前記凸状ノ４ターンの側
    面に選択的に残存させる工程と、前記凸状・リーンの少
    なくとも一部〜去して残存薄膜を塀状に形成する工程と
    を具備したことを特徴とする半導体装置の製造方法。 （２）　　凸状・母ターンが千尋体膜とこの上に８を層
    した絶縁膜との二層構造からなることを特徴とする請求 製造方法。 （３）　　凸状パターンが導電体膜とこの上に積層した
    絶縁膜との二層構造からなることを特徴とする特許請求
    の範囲第１項記載の半導体装置の製造方法。 （４）　　４’亀体膜が、不純物ドープ多結晶シリコン
    膜、不純物ドープ非晶質シリコン膜、高融点金属膜、金
    属シリサイド膜或いはｋｌ膜もしくはその合金膜から選
    択されたものであることを特徴とする特許請求の範囲第
    ３項記載の半導体装置● （５）導電体膜が、アンドープ多結晶シリコン膜もしく
    は非晶質シリコン膜を出発材料とし、その後の工程によ
    り不純物ドープもしくは金属シリサイド化されたもので
    あることを特徴とする特許請求の範囲第３項記載の半導
    体装置の製造方法。 （６）凸状ノ４ターンが絶縁膜からなることを特徴とす
    る特許請求の範囲第１項記載の半導体装置の製造方法。 （７）絶縁膜が、気相成長されたシリコン酸化膜もしく
    はシリコン窒化膜であることを特徴とする特許請求の範
    囲第２項，第３項又は第６項いずれか記載の半導体装置
    の製造方法。 （８）凸状Ａ？ターンが半導体基体上に直接もしくは別
    の絶縁膜を介して設けられていることを％徴とする特許
    請求の範囲＠１項乃至＃４７項いずれか記載の半導体装
    置の製造方法。 （９）凸状ノ臂ターンが設けられた半導体基体上に暮Ｉ
    −を絶縁性被膜を介して形成することを特徴とする特許
    請求の範囲第１３Ｊ記載の半導体装置の製造方法。 αＱ　薄膜を凸状パターンの側面に選択的に残存させる
    工程を、該薄膜を異方性工、チングすることにより行な
    うことをｊｐ！ｉ徴とする特許請求の範囲第１項記載の
    半導体装置の製造方法。 ａυ　薄膜が非単結晶シリコン、シリコン窒化膜又はポ
    リイミド樹脂膜のうちいずれかより選択されるものであ
    ることを特徴とする特許請求の範囲第１項、第９項又は
    第１０穐記載の半導体装置の製造方法。 θ４　残存薄膜を実状に形成した後、全体に電極材料膜
    又は配線材料膜を形成し、前記実状の残存薄膜を除去し
    て材料膜を分離することにより電極又は配線を形成する
    ことを特徴とする特許請求の範囲第１項記載の半導体装
    置の製造方法Ｏ ０半導体基体としてＭｌ導電型の半導体基板を用い、こ
    の基板上に導電体膜と絶縁膜からなる二層構造の凸状ノ
    リ−ンを別の絶縁膜を介して選択的に形成する工程と、
    凸状・母ターンをマスクとして第２導を型の不純物を半
    導体基板に導入して第２４％型の不純物領域を形成する
    工程と、全体に絶縁性被膜及び薄膜を順次形成する工程
    と、この薄膜を異方性工、チングして前記凸状パターン
    ＯＩＩ向に対応する絶縁性被膜部分に薄膜を選択的に残
    存させる工程と、この残存薄膜をマスクとして前記絶縁
    性被膜を選択的に工、チング除去することにより少なく
    とも前記不純物領域上に開孔部を形成せしめる工程と、
    前記凸状パターンの絶縁膜の一部又は全部を工、チング
    することによって残存薄膜を実状に形成する工程と、全
    面に１１Ｌ極材料膜又は配線材ｔ＃＋膜を形成する□工
    程と、前記実状の残存薄膜をエツチングもしくは機械的
    に除去することにより＃記材料膜を分離して少なくとも
    前配不純物債域と開孔部を介して接続した電極又は配縁
    を形成する工程とを具備し九ことを特徴とする特許請求
    の範囲第１項記載の半導体装置の製造方法。 α滲　凸状／ＩＦターンの導電体膜をｒ−ト電極とし、
    第２導電型の不純物領域の一方をソース、他方をドレイ
    ンとすることを特徴とする特許請求の範囲第１３項記載
    の半導体装置の製造方法。
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