JPH0479133B2 - - Google Patents
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- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置ならびに半導体集積回路の
微細化、高性能化に関するもので、特にセルフア
ラインコンタクト技術に関して有効な電極ならび
に配線形成技術をともなつた半導体装置の製造方
法に関するものである。
微細化、高性能化に関するもので、特にセルフア
ラインコンタクト技術に関して有効な電極ならび
に配線形成技術をともなつた半導体装置の製造方
法に関するものである。
近年半導体装置、特に半導体集積回路の進歩は
著しく、微細加工技術（フオトエツチング技術）、
イオン注入技術、ドライエツチング技術等の技術
向上がこれを大きく寄与している。ここで素子寸
法を比例縮小したとしても、コンタクトホールの
開口技術、位置合せ余裕等により従来技術のまま
では集積度を大幅に向上させることには限界があ
る。そこで、このコンタクトホールを自己整合的
に形成する方法で、Selfaligned Contact（S.A.C）
があり、既にSUNAMIらがSELOCOS（selective
Oxide coating of silicon gates）という名称で
J.J.A.P.18 1979、pp255〜260に発表している。
これによると、ゲート絶縁膜上に高濃度Ｐをドー
プした多結晶シリコンパターンを形成し、これを
ゲート電極に用い、高濃度リンをドープした多結
晶シリコンの酸化速度が、単結晶シリコンより速
い性質を用い、ゲート上の酸化膜を厚く形成す
る。後で、全体の酸化膜をエツチングする。ソー
ス、ドレイン部分が露出しても、ゲート上の酸化
膜は残る。したがつてこの露出した部分をソース
領域のコンタクトホールとして使うことによつ
て、ソース・ゲート間あるいはドレイン・ゲート
間を位置合せ余裕もなく、しかも自己整合的に最
短に形成できる。
著しく、微細加工技術（フオトエツチング技術）、
イオン注入技術、ドライエツチング技術等の技術
向上がこれを大きく寄与している。ここで素子寸
法を比例縮小したとしても、コンタクトホールの
開口技術、位置合せ余裕等により従来技術のまま
では集積度を大幅に向上させることには限界があ
る。そこで、このコンタクトホールを自己整合的
に形成する方法で、Selfaligned Contact（S.A.C）
があり、既にSUNAMIらがSELOCOS（selective
Oxide coating of silicon gates）という名称で
J.J.A.P.18 1979、pp255〜260に発表している。
これによると、ゲート絶縁膜上に高濃度Ｐをドー
プした多結晶シリコンパターンを形成し、これを
ゲート電極に用い、高濃度リンをドープした多結
晶シリコンの酸化速度が、単結晶シリコンより速
い性質を用い、ゲート上の酸化膜を厚く形成す
る。後で、全体の酸化膜をエツチングする。ソー
ス、ドレイン部分が露出しても、ゲート上の酸化
膜は残る。したがつてこの露出した部分をソース
領域のコンタクトホールとして使うことによつ
て、ソース・ゲート間あるいはドレイン・ゲート
間を位置合せ余裕もなく、しかも自己整合的に最
短に形成できる。
しかし、次の欠点が存在する。第１に、ゲート
電極の周囲にある酸化膜の耐圧の不足。一般的に
エツチングした酸化膜は、弱い部分が更に弱くな
るため、特性のバラツキが大きくなる。特に多結
晶シリコンは結晶粒界による穴や、フオトレジス
ト工程に起因するピンホールがある。このため、
エツチング液が下部のゲート酸化膜まで浸透す
る。特に高濃度不純物の多結晶シリコンでは、結
晶粒径が大きくなり、弗酸系エツチヤントでの多
結晶シリコン上の酸化膜をエツチングすると、耐
圧（ゲート耐圧および、ゲートとソース、ドレイ
ン耐圧）の劣化を招く恐れがあつた。
電極の周囲にある酸化膜の耐圧の不足。一般的に
エツチングした酸化膜は、弱い部分が更に弱くな
るため、特性のバラツキが大きくなる。特に多結
晶シリコンは結晶粒界による穴や、フオトレジス
ト工程に起因するピンホールがある。このため、
エツチング液が下部のゲート酸化膜まで浸透す
る。特に高濃度不純物の多結晶シリコンでは、結
晶粒径が大きくなり、弗酸系エツチヤントでの多
結晶シリコン上の酸化膜をエツチングすると、耐
圧（ゲート耐圧および、ゲートとソース、ドレイ
ン耐圧）の劣化を招く恐れがあつた。
第２に、ゲートとソース、ドレイン間の寄生容
量が増える。酸化膜が薄いうえに、ゲートとソー
ス、ドレイン電極の距離が非常に接近し、相対す
る面積も大きいためである。ある程度、回路的に
解決できるが、回路設計上の制約が増える。
量が増える。酸化膜が薄いうえに、ゲートとソー
ス、ドレイン電極の距離が非常に接近し、相対す
る面積も大きいためである。ある程度、回路的に
解決できるが、回路設計上の制約が増える。
第３に、特性のバラツキ（しきい値Vthの変
動）が生ずる。湿式酸化（wet oxidation）によ
る酸化速度は高温ほど差が小さく、低温ほど差が
大きい。しかし低温だと膜質が悪くなる。また、
不純物濃度が高いほど酸化速度の差が大きい。し
かし、多結晶シリコンの不純物濃度が高いと、酸
化時にシリコン基板や、そこに形成される酸化膜
（２層電極用酸化膜）の中に多結晶シリコン中の
不純物などが入り、しきい値（Vth）がバラツク
ようになる。
動）が生ずる。湿式酸化（wet oxidation）によ
る酸化速度は高温ほど差が小さく、低温ほど差が
大きい。しかし低温だと膜質が悪くなる。また、
不純物濃度が高いほど酸化速度の差が大きい。し
かし、多結晶シリコンの不純物濃度が高いと、酸
化時にシリコン基板や、そこに形成される酸化膜
（２層電極用酸化膜）の中に多結晶シリコン中の
不純物などが入り、しきい値（Vth）がバラツク
ようになる。
第４に、耐圧を向上させるために酸化膜を厚く
する（長時間酸化する）ほど、酸化速度の差がな
くなり、自己整合的にソース、ドレインを開口で
きなくなる。
する（長時間酸化する）ほど、酸化速度の差がな
くなり、自己整合的にソース、ドレインを開口で
きなくなる。
第５に、多結晶シリコンを厚く酸化し、絶縁膜
を形成することによつてゲート電極のやせ細りが
生じ、特に段差がある部分においては、断線する
場合がある。特に不純物濃度の最適化と酸化の適
性化をコントロールすることは非常に困難をきわ
める。又、ゲート電極（多結晶シリコン）を微細
化すればそれに比例して配線抵抗も増してくる。
それがひいては、高速性を妨げ、素子の性能に劣
化をきたす。
を形成することによつてゲート電極のやせ細りが
生じ、特に段差がある部分においては、断線する
場合がある。特に不純物濃度の最適化と酸化の適
性化をコントロールすることは非常に困難をきわ
める。又、ゲート電極（多結晶シリコン）を微細
化すればそれに比例して配線抵抗も増してくる。
それがひいては、高速性を妨げ、素子の性能に劣
化をきたす。
第６に、ソースならびにドレイン電極を、フオ
トエツチング技術による位置合せ余裕（例えば１
〜2μｍ）をとり、ゲート電極に対してオーバー
ラツプさせるように形成しているため微細化がさ
らに進み、たとえばゲート電極幅(L)を1.0μｍ程度
に設定した場合、ソースとドレイン電極は、位置
合せ余裕をゼロにしなければ正確に形成できない
ことになり、このようなことは実際不可能なこと
である。したがつて、ゲート電極幅によつて半導
体装置の微細化に限界が生じ、ゲート電極に対し
て、自己整合的にソース、ドレインコンタクトホ
ールを開口する、いわゆるセルフアラインコンタ
クト技術による性能向上および微細化向上が生か
されていない。さらに、ゲート電極に対してソー
ス、ドレイン電極をオーバーラツプして形成する
ことによつて、オーバーラツプした部分の、ドレ
インあるいはソースとゲート間の寄生容量が増大
し、これもまた性能向上のさまたげとなる。
トエツチング技術による位置合せ余裕（例えば１
〜2μｍ）をとり、ゲート電極に対してオーバー
ラツプさせるように形成しているため微細化がさ
らに進み、たとえばゲート電極幅(L)を1.0μｍ程度
に設定した場合、ソースとドレイン電極は、位置
合せ余裕をゼロにしなければ正確に形成できない
ことになり、このようなことは実際不可能なこと
である。したがつて、ゲート電極幅によつて半導
体装置の微細化に限界が生じ、ゲート電極に対し
て、自己整合的にソース、ドレインコンタクトホ
ールを開口する、いわゆるセルフアラインコンタ
クト技術による性能向上および微細化向上が生か
されていない。さらに、ゲート電極に対してソー
ス、ドレイン電極をオーバーラツプして形成する
ことによつて、オーバーラツプした部分の、ドレ
インあるいはソースとゲート間の寄生容量が増大
し、これもまた性能向上のさまたげとなる。
本発明は微細化と素子性能等を大巾に改善した
半導体装置の製造方法を提供しようとするもので
ある。
半導体装置の製造方法を提供しようとするもので
ある。
本発明は、半導体基体上に凸状パターンを形成
し、この凸状パターンの上面及び側面にを含む前
記基体上に薄膜を形成する工程と、この薄膜を該
薄膜の少なくとも膜厚に相当する厚さ分だけ異方
性エツチングすることにより前記凸状パターン上
面を覆う薄膜部分を除去すると共に、該凸状パタ
ーンの側面に薄膜を残存させる工程と、前記凸状
パターンの少なくとも上部をエツチングして前記
残存薄膜を前記半導体基体表面から上方に向かつ
て延出する塀状とする工程と、この塀状の残存薄
膜を含む半導体基体上に電極材料膜又は配線材料
膜を形成した後、該塀状の残存薄膜を除去し、そ
の残存薄膜部分で前記電極材料膜又は配線材料膜
を分離して電極又は配線を形成する工程とにより
微細化と高性能化を達成した半導体装置の製造す
ることを骨子とするものである。
し、この凸状パターンの上面及び側面にを含む前
記基体上に薄膜を形成する工程と、この薄膜を該
薄膜の少なくとも膜厚に相当する厚さ分だけ異方
性エツチングすることにより前記凸状パターン上
面を覆う薄膜部分を除去すると共に、該凸状パタ
ーンの側面に薄膜を残存させる工程と、前記凸状
パターンの少なくとも上部をエツチングして前記
残存薄膜を前記半導体基体表面から上方に向かつ
て延出する塀状とする工程と、この塀状の残存薄
膜を含む半導体基体上に電極材料膜又は配線材料
膜を形成した後、該塀状の残存薄膜を除去し、そ
の残存薄膜部分で前記電極材料膜又は配線材料膜
を分離して電極又は配線を形成する工程とにより
微細化と高性能化を達成した半導体装置の製造す
ることを骨子とするものである。
実施例 １
本実施例１は以下に示す第１図ａ〜ｉの如き
MOSLSIの製造に適用した例である。
MOSLSIの製造に適用した例である。
() まず、ｐ型シリコン基板１にｐ型不純物、
例えばボロンを選択的にイオン注入してP+型
チヤンネルカツト領域２を形成した後、選択酸
化法等により前記チヤンネルカツト領域２付近
にフイールド酸化膜３を形成した。つづいて、
熱酸化処理を施してフイールド酸化膜３で分離
された島状のシリコン基板１領域に例えば厚さ
400Åの熱酸化膜を成長させ、更に例えば厚さ
5000Åのリンドープ多結晶シリコン膜及びリン
添加ガラス膜（PSG膜）を順次堆積した後、
これらをRIEによりパターニングしてPSG膜パ
ターン４、ゲート電極５及びゲート酸化膜６か
らなる三層構造の凸状パターンを形成した（第
１図ａ図示）。なお、PSGに代つてBSG、
SiO2、Si3N4等の絶縁膜を用いてもよい。
例えばボロンを選択的にイオン注入してP+型
チヤンネルカツト領域２を形成した後、選択酸
化法等により前記チヤンネルカツト領域２付近
にフイールド酸化膜３を形成した。つづいて、
熱酸化処理を施してフイールド酸化膜３で分離
された島状のシリコン基板１領域に例えば厚さ
400Åの熱酸化膜を成長させ、更に例えば厚さ
5000Åのリンドープ多結晶シリコン膜及びリン
添加ガラス膜（PSG膜）を順次堆積した後、
これらをRIEによりパターニングしてPSG膜パ
ターン４、ゲート電極５及びゲート酸化膜６か
らなる三層構造の凸状パターンを形成した（第
１図ａ図示）。なお、PSGに代つてBSG、
SiO2、Si3N4等の絶縁膜を用いてもよい。
() 次いで、PSG膜パターン４及びフイールド
酸化膜３をマスクとしてｎ型不純物、例えば砒
素をシリコン基板１にイオン注入した。つづい
て熱酸化処理を施して露出したシリコン基板１
表面に約300Åの熱酸化膜（図示せず）を形成
した後、全面に例えば厚さ3000ÅのCVD−
SiO2膜７を堆積し、例えば900℃で熱処理を施
して基板１にイオン注入された砒素を活性化し
て接合深さの浅いn+型領域８1，９1を基板１に
形成した。この時、前記ゲート電極５がアンド
ープ多結晶シリコンから形成すると、PSG膜
パターン４からの燐拡散によりn+型多結晶シ
リコンゲートとなる。なお、CVD−SiO2膜の
代りに例えばSi3N4膜等を用いてもよい。ひき
つづき、全面に例えば厚さ4000Åの多結晶シリ
コン膜１０を堆積した（第１図ｂ図示）。
酸化膜３をマスクとしてｎ型不純物、例えば砒
素をシリコン基板１にイオン注入した。つづい
て熱酸化処理を施して露出したシリコン基板１
表面に約300Åの熱酸化膜（図示せず）を形成
した後、全面に例えば厚さ3000ÅのCVD−
SiO2膜７を堆積し、例えば900℃で熱処理を施
して基板１にイオン注入された砒素を活性化し
て接合深さの浅いn+型領域８1，９1を基板１に
形成した。この時、前記ゲート電極５がアンド
ープ多結晶シリコンから形成すると、PSG膜
パターン４からの燐拡散によりn+型多結晶シ
リコンゲートとなる。なお、CVD−SiO2膜の
代りに例えばSi3N4膜等を用いてもよい。ひき
つづき、全面に例えば厚さ4000Åの多結晶シリ
コン膜１０を堆積した（第１図ｂ図示）。
() 次いで、RIEにより多結晶シリコン膜１０
をエツチングした。この時、ゲート電極５及び
PSG膜パターン４の側面に対応するCVD−
SiO2膜７部分に多結晶シリコン膜１０′が残存
した（第１図ｃ図示）。
をエツチングした。この時、ゲート電極５及び
PSG膜パターン４の側面に対応するCVD−
SiO2膜７部分に多結晶シリコン膜１０′が残存
した（第１図ｃ図示）。
() 次いで、残存多結晶シリコン膜１０′をマ
スクとしてCVD−SiO2膜７をエツチングした。
この時n+型領域８1，９1に対するコンタクトホ
ール１１，１１がゲート電極５に対して自己整
合的に形成された。ひきつづき、PSG膜パタ
ーン４をエツチングした。この時、残存多結晶
シリコン膜１０′は塀状に形成された。その後、
ゲート電極５、塀状の残存多結晶シリコン膜１
０″、残存CVD−SiO2膜７′及びフイールド酸
化膜３をマスクとしてｎ型不純物、例えば燐の
イオン注入或いはPOCl3雰囲気中にて燐のドー
ピングを行なつて、前記n+型領域８1，９1より
接合深さが深く、高濃度のn+型領域８2，９2を
形成すると共に、ゲート電極５を低抵抗化した
（第１図ｄ図示）。
スクとしてCVD−SiO2膜７をエツチングした。
この時n+型領域８1，９1に対するコンタクトホ
ール１１，１１がゲート電極５に対して自己整
合的に形成された。ひきつづき、PSG膜パタ
ーン４をエツチングした。この時、残存多結晶
シリコン膜１０′は塀状に形成された。その後、
ゲート電極５、塀状の残存多結晶シリコン膜１
０″、残存CVD−SiO2膜７′及びフイールド酸
化膜３をマスクとしてｎ型不純物、例えば燐の
イオン注入或いはPOCl3雰囲気中にて燐のドー
ピングを行なつて、前記n+型領域８1，９1より
接合深さが深く、高濃度のn+型領域８2，９2を
形成すると共に、ゲート電極５を低抵抗化した
（第１図ｄ図示）。
() 次いで、電極材料膜、例えばAl膜１２を全
面に蒸着した。この時、第１図ｅに示す如く突
出した塀状の残存多結晶シリコン膜１０″を境
にしてAl膜１２が段切れして該残存多結晶シ
リコン膜１０″周囲にはAl膜が全く被着されな
いか、もしくは極めて薄く被着された。つづい
て、等方性のドライエツチングによつて塀状の
残存多結晶シリコン膜１０″を除去し、その上
のAl膜をリフトオフしてAl膜１２を分離し、
n+型領域８1，８2（ソース）とコンタクトホー
ル１１を介して接続したAlパターン１３、n+
型領域９1，９2とコンタクトホール１１を介し
て接続したAlパターン１４及びゲートのAlパ
ターン１５を夫々形成した（第１図ｆ図示）。
但し、塀状の残存多結晶シリコン膜１０″の周
辺に極めて薄いAl膜が被着されている場合、
少しAl膜をエツチングして該残存多結晶シリ
コン膜１０″の一部を露出させた後、ドライエ
ツチング等で除去する。なお、塀状の残存多結
晶シリコン膜１０″の除去手段としてはドライ
エツチング法の他に、例えばジエツトスクラバ
ー等による機械的な力で行なう方法でもよい。
面に蒸着した。この時、第１図ｅに示す如く突
出した塀状の残存多結晶シリコン膜１０″を境
にしてAl膜１２が段切れして該残存多結晶シ
リコン膜１０″周囲にはAl膜が全く被着されな
いか、もしくは極めて薄く被着された。つづい
て、等方性のドライエツチングによつて塀状の
残存多結晶シリコン膜１０″を除去し、その上
のAl膜をリフトオフしてAl膜１２を分離し、
n+型領域８1，８2（ソース）とコンタクトホー
ル１１を介して接続したAlパターン１３、n+
型領域９1，９2とコンタクトホール１１を介し
て接続したAlパターン１４及びゲートのAlパ
ターン１５を夫々形成した（第１図ｆ図示）。
但し、塀状の残存多結晶シリコン膜１０″の周
辺に極めて薄いAl膜が被着されている場合、
少しAl膜をエツチングして該残存多結晶シリ
コン膜１０″の一部を露出させた後、ドライエ
ツチング等で除去する。なお、塀状の残存多結
晶シリコン膜１０″の除去手段としてはドライ
エツチング法の他に、例えばジエツトスクラバ
ー等による機械的な力で行なう方法でもよい。
() 次いで、残存CVD−SiD2膜７′で分離され
た各Alパターン１３〜１５上にレジストパタ
ーン１６を写真蝕刻法により形成した（第１図
ｇ図示）。ここでは平面図で示した。ひきつづ
き、レジストパターン１５をマスクとしてAl
パターン１３〜１５をパターニングしてソー
ス、ドレイン、ゲートのAl電極１７〜１９を
形成すると共に露出したリンドープ多結晶シリ
コンからなるゲート電極５部分をエツチング除
去した（第１図ｈ図示）。なお、ゲート電極５
側面に残存した各電極１７〜１９の分離のため
のCVD−SiO2膜７′はそのまま残つた。但し各
Al電極１７〜１９の分離には作用しない残存
CVD−SiO2膜７′は前記レジストパターン１６
をマスクとするエツチング時に除去してもよ
く、或いはそのままフイールド酸化膜３上に残
してもよい。
た各Alパターン１３〜１５上にレジストパタ
ーン１６を写真蝕刻法により形成した（第１図
ｇ図示）。ここでは平面図で示した。ひきつづ
き、レジストパターン１５をマスクとしてAl
パターン１３〜１５をパターニングしてソー
ス、ドレイン、ゲートのAl電極１７〜１９を
形成すると共に露出したリンドープ多結晶シリ
コンからなるゲート電極５部分をエツチング除
去した（第１図ｈ図示）。なお、ゲート電極５
側面に残存した各電極１７〜１９の分離のため
のCVD−SiO2膜７′はそのまま残つた。但し各
Al電極１７〜１９の分離には作用しない残存
CVD−SiO2膜７′は前記レジストパターン１６
をマスクとするエツチング時に除去してもよ
く、或いはそのままフイールド酸化膜３上に残
してもよい。
() 次いで、全面に例えば厚さ1.0μｍの層間絶
縁膜２０を堆積し、ソース電極のスルホール２
１を開孔した後、全面にAl膜を蒸着し、これ
をパターニングして２層目のAl配線２２を形
成して多層配線構造のｎチヤンネルMOSLSI
を製造した（第１図ｉ図示）。
縁膜２０を堆積し、ソース電極のスルホール２
１を開孔した後、全面にAl膜を蒸着し、これ
をパターニングして２層目のAl配線２２を形
成して多層配線構造のｎチヤンネルMOSLSI
を製造した（第１図ｉ図示）。
しかして、本発明によれば次に挙げるような効
果を有する。従来、フオトエツチング技術の微細
加工精度によつて配線間隔のリソグラフイーが決
定されていたが、本発明によるとたとえば多結晶
シリコン膜１０の膜厚、つまり、リアクテイブイ
オンエツチングによる塀状の残存多結晶シリコン
膜１０″の幅によつて定まる。したがつて配線間
隔をサブミクロン加工することが可能で、素子の
高集積化が得られる。また電極あるいは配線材料
層の分離の確実さを高めるため上記塀状の残存多
結晶シリコン膜１０″を無限に高く形成すること
が可能である。その方法としては、実施例１では
PSG膜パターン４の膜厚を大きくすれば良い。
また塀状の残存多結晶シリコン膜１０″はドライ
エツチングが可能で、さらにn+型不純物を添加
することも可能であるため、簡単に速くエツチン
グ除去できる。さらにこの塀状と残存多結晶シリ
コン膜１０″を高く形成するほど、ドライエツチ
ングの他に、たとえばジエツトスクラバー等の機
械的な力によつて除去することも可能である。
果を有する。従来、フオトエツチング技術の微細
加工精度によつて配線間隔のリソグラフイーが決
定されていたが、本発明によるとたとえば多結晶
シリコン膜１０の膜厚、つまり、リアクテイブイ
オンエツチングによる塀状の残存多結晶シリコン
膜１０″の幅によつて定まる。したがつて配線間
隔をサブミクロン加工することが可能で、素子の
高集積化が得られる。また電極あるいは配線材料
層の分離の確実さを高めるため上記塀状の残存多
結晶シリコン膜１０″を無限に高く形成すること
が可能である。その方法としては、実施例１では
PSG膜パターン４の膜厚を大きくすれば良い。
また塀状の残存多結晶シリコン膜１０″はドライ
エツチングが可能で、さらにn+型不純物を添加
することも可能であるため、簡単に速くエツチン
グ除去できる。さらにこの塀状と残存多結晶シリ
コン膜１０″を高く形成するほど、ドライエツチ
ングの他に、たとえばジエツトスクラバー等の機
械的な力によつて除去することも可能である。
また、本発明を実施例１の如くMOSLSIの製
造に適用した場合、以下に示すような種々な利点
がある。
造に適用した場合、以下に示すような種々な利点
がある。
塀状の残存多結晶シリコン膜１０″によつて
ゲート・ソースあるいはゲート・ドレイン間隔
が決定される。しかもソース・ドレインの取り
出しAl電極１７，１８との絶縁を図るため、
塀状の残存多結晶シリコン膜１０″直下には絶
縁性に優れている薄い熱酸化膜（図示せず）と
残存CVD−SiO2膜７′を介しているため、充分
なパシベーシヨン効果とゲート耐圧の向上を達
成でき、高性能で微細化の優れたMOSLSIを
得ることができる。また、従来のごとく多結晶
シリコンからなるゲート電極の側壁に厚い熱酸
化膜を形成する必要がないので、ゲート電極の
幅の縮少化が解消でき、初期目的のVthを有す
るMOSLSIを得ることができる。それに、上
記熱酸化処理に要する時間を短縮できるため、
ソース・ドレイン拡散層を浅くでき、しかも
p+型のチヤンネルカツト領域２の再拡散も防
止できる。
ゲート・ソースあるいはゲート・ドレイン間隔
が決定される。しかもソース・ドレインの取り
出しAl電極１７，１８との絶縁を図るため、
塀状の残存多結晶シリコン膜１０″直下には絶
縁性に優れている薄い熱酸化膜（図示せず）と
残存CVD−SiO2膜７′を介しているため、充分
なパシベーシヨン効果とゲート耐圧の向上を達
成でき、高性能で微細化の優れたMOSLSIを
得ることができる。また、従来のごとく多結晶
シリコンからなるゲート電極の側壁に厚い熱酸
化膜を形成する必要がないので、ゲート電極の
幅の縮少化が解消でき、初期目的のVthを有す
るMOSLSIを得ることができる。それに、上
記熱酸化処理に要する時間を短縮できるため、
ソース・ドレイン拡散層を浅くでき、しかも
p+型のチヤンネルカツト領域２の再拡散も防
止できる。
ゲート電極を、n+型不純物ドープの多結晶
シリコン５と抵抗の低いAl電極１９とで形成
可能である。つまり、ゲート電極の微細化によ
つて素子特性は向上するが、ゲート電極の微細
化にともなつて配線抵抗の増加が挙げられる。
本発明はゲートに不純物ドープ多結晶シリコン
を用い、場合によつては該多結晶シリコン上に
Al電極１９を形成することが可能であるため、
ソース・ゲート、ドレイン各取り出し電極１７
〜１９をすべて低抵抗化が可能である。
シリコン５と抵抗の低いAl電極１９とで形成
可能である。つまり、ゲート電極の微細化によ
つて素子特性は向上するが、ゲート電極の微細
化にともなつて配線抵抗の増加が挙げられる。
本発明はゲートに不純物ドープ多結晶シリコン
を用い、場合によつては該多結晶シリコン上に
Al電極１９を形成することが可能であるため、
ソース・ゲート、ドレイン各取り出し電極１７
〜１９をすべて低抵抗化が可能である。
ゲート電極５に対してソース、ドレイン取り
出しAl電極１７，１８を、自己整合的に形成
できることである。従来技術においては、ゲー
ト電極（主に多結晶シリコンゲート）に対し
て、絶縁膜を介して自己整合的に、最短にドレ
イン、ソースコンタトホールを開口されてい
る。したがつてソース、ドレイン取り出し電極
は、フオトエツチング技術の位置合せにて形成
されており、当然ゲート電極にオーバーラツプ
して形成していた。しかしながら性能向上のた
めゲート電極が縮少され、1.5μｍや1.0μｍある
いはサブミクロンとなつた場合上記方法ではソ
ース、ドレイン取り出し電極の形成は不可能で
あり、ゲート電極に対して自己整合的に開口し
たコンタクトホールが十分に生かされなくなつ
てしまう。即ち、ゲート幅がサブミクロンに近
づいてくるにしたがつてゲート電極とソース・
ドレイン間は、リソグラフイーの限界によつて
決定される。これに対し、本発明では、前記塀
状の残存多結晶シリコン膜１０″によつてゲー
ト電極５とソースAl電極１７あるいはゲート
電極５とドレインAl電極１８を自己整合的に
分離できる。しかも前記残存多結晶シリコン膜
１０″の幅は、多結晶シリコン膜１０の膜厚で
ほぼ決定され希望どおりの間隔にすることがで
きる。さらにゲート・ソースあるいはゲート・
ドレイン取り出し電極間もサブミクロン加工が
容易で、ゲート幅のサブミクロン化も可能であ
る。よつて素子の微細化ならびに高性能化が可
能となる。
出しAl電極１７，１８を、自己整合的に形成
できることである。従来技術においては、ゲー
ト電極（主に多結晶シリコンゲート）に対し
て、絶縁膜を介して自己整合的に、最短にドレ
イン、ソースコンタトホールを開口されてい
る。したがつてソース、ドレイン取り出し電極
は、フオトエツチング技術の位置合せにて形成
されており、当然ゲート電極にオーバーラツプ
して形成していた。しかしながら性能向上のた
めゲート電極が縮少され、1.5μｍや1.0μｍある
いはサブミクロンとなつた場合上記方法ではソ
ース、ドレイン取り出し電極の形成は不可能で
あり、ゲート電極に対して自己整合的に開口し
たコンタクトホールが十分に生かされなくなつ
てしまう。即ち、ゲート幅がサブミクロンに近
づいてくるにしたがつてゲート電極とソース・
ドレイン間は、リソグラフイーの限界によつて
決定される。これに対し、本発明では、前記塀
状の残存多結晶シリコン膜１０″によつてゲー
ト電極５とソースAl電極１７あるいはゲート
電極５とドレインAl電極１８を自己整合的に
分離できる。しかも前記残存多結晶シリコン膜
１０″の幅は、多結晶シリコン膜１０の膜厚で
ほぼ決定され希望どおりの間隔にすることがで
きる。さらにゲート・ソースあるいはゲート・
ドレイン取り出し電極間もサブミクロン加工が
容易で、ゲート幅のサブミクロン化も可能であ
る。よつて素子の微細化ならびに高性能化が可
能となる。
なお、上記実施例１においては塀状の残存多結
晶シリコン膜１０″を形成する際、PSG膜パター
ン４を全てエツチング除去し、Al電極１９をゲ
ート電極５上にも形成してゲート電極５の低抵抗
化を図つたが、第２図に示す如くゲート電極５上
にPSG膜パターン４′が少し残存するようにエツ
チングして塀状の残存多結晶シリコン膜１０″を
形成し、Al電極１９をゲート電極５上に残存
PSG膜パターン４′を介して形成してもよい。こ
の場合、残存PSG膜パターン４′にAlを形成しな
くともよい。
晶シリコン膜１０″を形成する際、PSG膜パター
ン４を全てエツチング除去し、Al電極１９をゲ
ート電極５上にも形成してゲート電極５の低抵抗
化を図つたが、第２図に示す如くゲート電極５上
にPSG膜パターン４′が少し残存するようにエツ
チングして塀状の残存多結晶シリコン膜１０″を
形成し、Al電極１９をゲート電極５上に残存
PSG膜パターン４′を介して形成してもよい。こ
の場合、残存PSG膜パターン４′にAlを形成しな
くともよい。
また、第３図に示す如くサブミクロン寸法の金
属シリサイド（例えばMoSi2）からなるゲート電
極５′を形成し、該ゲート電極５′上のPSG膜パ
ターンを一部残存するようにエツチングして高い
塀状の残存多結晶シリコン膜１０″を形成すれば、
Al膜１２の蒸着時において前記残存多結晶シリ
コン膜１０′の遮蔽作用によりチヤンネル長の短
いゲート電極５′の残存PSG膜パターン４′上に
Al膜を全く蒸着させなくすることもできる。但
し、フイールド酸化膜３上に延出したMoSi2から
なるゲート電極５′部分を広幅とすれば、該電極
５′の残存PSG膜パターン４′上はAl膜１２が蒸
着される。このため、該広幅の電極５′の残存
PSG膜パターン４′部分にコンタクトホールを開
孔しておけば、前記Al膜１２をパターニングし
たAl電極をコンタクトホールを介してMoSi2か
らなるゲート電極５′に接続できる。
属シリサイド（例えばMoSi2）からなるゲート電
極５′を形成し、該ゲート電極５′上のPSG膜パ
ターンを一部残存するようにエツチングして高い
塀状の残存多結晶シリコン膜１０″を形成すれば、
Al膜１２の蒸着時において前記残存多結晶シリ
コン膜１０′の遮蔽作用によりチヤンネル長の短
いゲート電極５′の残存PSG膜パターン４′上に
Al膜を全く蒸着させなくすることもできる。但
し、フイールド酸化膜３上に延出したMoSi2から
なるゲート電極５′部分を広幅とすれば、該電極
５′の残存PSG膜パターン４′上はAl膜１２が蒸
着される。このため、該広幅の電極５′の残存
PSG膜パターン４′部分にコンタクトホールを開
孔しておけば、前記Al膜１２をパターニングし
たAl電極をコンタクトホールを介してMoSi2か
らなるゲート電極５′に接続できる。
実施例 ２
本実施例２は以下に示す第４図ａ〜ｆの如き
MNOS構造の揮発性メモリセルの製造に適用し
た例である。
MNOS構造の揮発性メモリセルの製造に適用し
た例である。
() まず、前記実施例１と同様ｐ型シリコン基
板１に周囲にp+型のチヤンネルカツト領域２
を有するフイールド酸化膜３を形成した後、該
フイールド酸化膜３で分離された島状の基板１
領域に例えば厚さ30Åの熱酸化膜を成長させ、
更に全面に例えば厚さ500Åのシリコン窒化膜
及び例えば厚さ1.0μｍのPSG膜を順次堆積し
た。つづいて、これら膜をRIEによりパターニ
ングしてPSG膜パターン４、シリコン窒化膜
パターン２３及びゲート酸化膜６を形成した
（第４図ａ図示）。
板１に周囲にp+型のチヤンネルカツト領域２
を有するフイールド酸化膜３を形成した後、該
フイールド酸化膜３で分離された島状の基板１
領域に例えば厚さ30Åの熱酸化膜を成長させ、
更に全面に例えば厚さ500Åのシリコン窒化膜
及び例えば厚さ1.0μｍのPSG膜を順次堆積し
た。つづいて、これら膜をRIEによりパターニ
ングしてPSG膜パターン４、シリコン窒化膜
パターン２３及びゲート酸化膜６を形成した
（第４図ａ図示）。
() 次いで、PSG膜パターン４及びフイールド
酸化膜３をマスクとしてｎ型不純物、例えば砒
素を基板１にイオン注入した後、アニーリング
してソース、ドレインとなる浅いn+型領域８1，
９1を形成した。つづいて、熱酸化処理を施し
て露出した基板１（n+型領域８1，９1）上に酸
化膜２４を形成した後、全面に例えば厚さ5000
Åの多結晶シリコン膜１０を堆積した（第４図
ｂ図示）。
酸化膜３をマスクとしてｎ型不純物、例えば砒
素を基板１にイオン注入した後、アニーリング
してソース、ドレインとなる浅いn+型領域８1，
９1を形成した。つづいて、熱酸化処理を施し
て露出した基板１（n+型領域８1，９1）上に酸
化膜２４を形成した後、全面に例えば厚さ5000
Åの多結晶シリコン膜１０を堆積した（第４図
ｂ図示）。
() 次いで、RIEにより多結晶シリコン膜１０
をエツチングしてシリコン窒化膜パターン２３
及びPSG膜パターン４の側面に多結晶シリコ
ン膜１０′を残存させた。つづいて、残存多結
晶シリコン膜１０′をマスクとして酸化膜２４
を選択エツチングしてソース、ドレインのコン
タクトホール１１，１１を開口した（第４図ｃ
図示）。
をエツチングしてシリコン窒化膜パターン２３
及びPSG膜パターン４の側面に多結晶シリコ
ン膜１０′を残存させた。つづいて、残存多結
晶シリコン膜１０′をマスクとして酸化膜２４
を選択エツチングしてソース、ドレインのコン
タクトホール１１，１１を開口した（第４図ｃ
図示）。
() 次いで、コンタクトホール１１，１１を通
してｎ型不純物、例えばリンをイオン注入する
か、POCl3の雰囲気中でリンの拡散を行なうこ
とにより拡散層が深く、高濃度のn+型領域８2，
９2を形成した。つづいて、例えば希弗酸系の
ウエツトエツチヤント或いはフレオン系のドラ
イエツチングによつてPSG膜パターン４をエ
ツチングして塀状の残存多結晶シリコン膜１
０″を形成した（第４図ｄ図示）。
してｎ型不純物、例えばリンをイオン注入する
か、POCl3の雰囲気中でリンの拡散を行なうこ
とにより拡散層が深く、高濃度のn+型領域８2，
９2を形成した。つづいて、例えば希弗酸系の
ウエツトエツチヤント或いはフレオン系のドラ
イエツチングによつてPSG膜パターン４をエ
ツチングして塀状の残存多結晶シリコン膜１
０″を形成した（第４図ｄ図示）。
() 次いで、電極材料膜、例えばAl膜１２を全
面に蒸着した。この時、第４図ｅに示す如く突
出した塀状の残存多結晶シリコン膜１０″を境
にしてAl膜１２が段切山して該残存多結晶シ
リコン膜１０″周囲にはAl膜が全く被着されな
かつた。つづいて等方性のドライエツチング等
によつて塀状の残存多結晶シリコン膜１０″を
除去し、その上のAl膜をリフトオフしてAl膜
１２を分離した後、前記実施例１の（）工程
と同様にレジストパターンをマスクとして分離
された各Alパターンをパターニングしてn+型
領域８1，８2（ソース）とコンタクトホールを
介して接続したAl電極１７、n+型領域９1，９2
（ドレイン）とコンタクトホール１１を介して
接続したAl電極１８及びシリコン窒化膜パタ
ーン２３上に位置するAlゲート電極２５を
夫々形成し、MNOS構造のメモリセルを製造
した（第４図ｆ図示）。
面に蒸着した。この時、第４図ｅに示す如く突
出した塀状の残存多結晶シリコン膜１０″を境
にしてAl膜１２が段切山して該残存多結晶シ
リコン膜１０″周囲にはAl膜が全く被着されな
かつた。つづいて等方性のドライエツチング等
によつて塀状の残存多結晶シリコン膜１０″を
除去し、その上のAl膜をリフトオフしてAl膜
１２を分離した後、前記実施例１の（）工程
と同様にレジストパターンをマスクとして分離
された各Alパターンをパターニングしてn+型
領域８1，８2（ソース）とコンタクトホールを
介して接続したAl電極１７、n+型領域９1，９2
（ドレイン）とコンタクトホール１１を介して
接続したAl電極１８及びシリコン窒化膜パタ
ーン２３上に位置するAlゲート電極２５を
夫々形成し、MNOS構造のメモリセルを製造
した（第４図ｆ図示）。
本実施例２によればソース取出しAl電極１７、
ドレイン取出しAl電極１８とAlゲート電極２５
とをセルフアラインで形成でき、サブミクロンの
Alゲート電極２５を有する高性能、高集積度の
メモリセルを製造できる。
ドレイン取出しAl電極１８とAlゲート電極２５
とをセルフアラインで形成でき、サブミクロンの
Alゲート電極２５を有する高性能、高集積度の
メモリセルを製造できる。
実施例 ３
本実施例３は以下に示す第５図ａ〜ｈの如き半
導体装置の素子間を結ぶ配線形成に適用した例で
ある。
導体装置の素子間を結ぶ配線形成に適用した例で
ある。
() まず、例えばｐ型シリコン基板１に選択的
にフイールド酸化膜３を形成した後例えば厚さ
2000Åの第１の多結晶シリコン膜２６を堆積し
た（第５図ａ図示）。つづいて、全面に例えば
厚さ1.0μｍのCVD−SiO2膜を堆積した後、こ
れをパターニングしてCVD−SiO2膜パターン
２７を形成した（第５図ｂ図示）。
にフイールド酸化膜３を形成した後例えば厚さ
2000Åの第１の多結晶シリコン膜２６を堆積し
た（第５図ａ図示）。つづいて、全面に例えば
厚さ1.0μｍのCVD−SiO2膜を堆積した後、こ
れをパターニングしてCVD−SiO2膜パターン
２７を形成した（第５図ｂ図示）。
() 次いで、熱酸化処理を施して露出する第１
の多結晶シリコン膜２６表面に酸化膜２８を成
長させた後、全面に例えば厚さ4000Åの第２の
多結晶シリコン膜２９を堆積した（第５図ｃ図
示）。つづいて、第２の多結晶シリコン膜２９
をRIEによりエツチングして凸状のCVD−
SiO2膜パターン２７の側面に多結晶シリコン
膜２９′を残存させた（第５図ｄ図示）。
の多結晶シリコン膜２６表面に酸化膜２８を成
長させた後、全面に例えば厚さ4000Åの第２の
多結晶シリコン膜２９を堆積した（第５図ｃ図
示）。つづいて、第２の多結晶シリコン膜２９
をRIEによりエツチングして凸状のCVD−
SiO2膜パターン２７の側面に多結晶シリコン
膜２９′を残存させた（第５図ｄ図示）。
() 次いで、例えばフレオンと水素等の混合ガ
スエツチヤントによるRIEによつてCVD−
SiO2膜パターン２７及び露出した酸化膜２８
部分をエツチング除去して突出した塀状の残存
多結晶シリコン膜２９″を形成した（第５図ｅ
図示）。
スエツチヤントによるRIEによつてCVD−
SiO2膜パターン２７及び露出した酸化膜２８
部分をエツチング除去して突出した塀状の残存
多結晶シリコン膜２９″を形成した（第５図ｅ
図示）。
() 次いで、全面に配線材料膜、例えばAl膜１
２をＥ−gan蒸着法又はＳ−gan蒸着法により
真空蒸着した。この時、塀状の残存多結晶シリ
コン膜２９″下方にはAl膜が被着しないか、或
いは極くわずかしか被着しなかつた（第５図ｆ
図示）。つづいて、塀状の残存多結晶シリコン
膜２９″をフレオン系のドライエツチング等で
除去し、その上のAl膜をリフトオフしてAlパ
ターン３０…を形成した（第５図ｇ図示）。但
し、塀状の残存多結晶シリコン膜２９″の下方
にも極くわずかのAl膜が被着している場合は
Al膜１２を少しエツチングした後、該残存多
結晶シリコン膜２９″を除去すればよい。ひき
つづき、Alパターン３０…をマスクとして露
出した残存酸化膜２８をフレオンと水素の混合
ガスエツチヤントにより除去した後、露出した
第１の多結晶シリコン膜２６を選択的にエツチ
ングして多結晶シリコンパターン３１…を形成
した（第５図ｈ図示）。
２をＥ−gan蒸着法又はＳ−gan蒸着法により
真空蒸着した。この時、塀状の残存多結晶シリ
コン膜２９″下方にはAl膜が被着しないか、或
いは極くわずかしか被着しなかつた（第５図ｆ
図示）。つづいて、塀状の残存多結晶シリコン
膜２９″をフレオン系のドライエツチング等で
除去し、その上のAl膜をリフトオフしてAlパ
ターン３０…を形成した（第５図ｇ図示）。但
し、塀状の残存多結晶シリコン膜２９″の下方
にも極くわずかのAl膜が被着している場合は
Al膜１２を少しエツチングした後、該残存多
結晶シリコン膜２９″を除去すればよい。ひき
つづき、Alパターン３０…をマスクとして露
出した残存酸化膜２８をフレオンと水素の混合
ガスエツチヤントにより除去した後、露出した
第１の多結晶シリコン膜２６を選択的にエツチ
ングして多結晶シリコンパターン３１…を形成
した（第５図ｈ図示）。
しかして、本実施例によれば間隔が極めて短い
Alパターン３０…と多結晶シリコンパターン３
１…からなる二層構造の配線３２…を形成でき
る。
Alパターン３０…と多結晶シリコンパターン３
１…からなる二層構造の配線３２…を形成でき
る。
なお、上記実施例１〜３では塀状の残存薄膜と
して多結晶シリコン膜を用いたが、これに限定さ
れず、例えば非晶質シリコン膜、金属シリサイド
膜、高融点金属膜或いはポリイミド樹脂膜などの
有機樹脂膜、その他絶縁膜等を用いてもよい。特
に、シリコン窒化膜、非晶質シリコン膜、モリブ
デンシリサイド膜、モリブデン膜等はCF4系のド
ライエツチングが可能であるため、プロセス再現
性に優れ好適である。
して多結晶シリコン膜を用いたが、これに限定さ
れず、例えば非晶質シリコン膜、金属シリサイド
膜、高融点金属膜或いはポリイミド樹脂膜などの
有機樹脂膜、その他絶縁膜等を用いてもよい。特
に、シリコン窒化膜、非晶質シリコン膜、モリブ
デンシリサイド膜、モリブデン膜等はCF4系のド
ライエツチングが可能であるため、プロセス再現
性に優れ好適である。
上記実施例１〜３では塀状の残存多結晶シリコ
ン膜を除去して、その上のAl膜をリフトオフす
ることにより、Al膜の分離、パターニングを行
なつたが、これに限定されない。例えば塀状の残
存薄膜として不純物ドープ多結晶シリコンから形
成し、全面にアンドープ多結晶シリコン膜を堆積
した後、熱処理を施して塀状の残存不純物ドープ
多結晶シリコン膜から、その周辺のアンドープ多
結晶シリコン膜に不純物を選択的に拡散し、更に
アンドープ多結晶シリコン膜の不純物ドープ部分
をエツチングすることにより多結晶シリコンから
なる配線あるいは該多結晶シリコンをメタルシリ
サイド化した配線等を形成してもよい。この場
合、塀状の残存不純物ドープ多結晶シリコン膜か
らアンドープ多結晶シリコン膜への不純物拡散
は、該残存不純物ドープ多結晶シリコン膜が塀状
に突出しているので、その周辺の局所的なアンド
ープ多結晶シリコン膜部分に限られ、形成された
配線間隔は広くならず極めて短い間隔で分離でき
る。
ン膜を除去して、その上のAl膜をリフトオフす
ることにより、Al膜の分離、パターニングを行
なつたが、これに限定されない。例えば塀状の残
存薄膜として不純物ドープ多結晶シリコンから形
成し、全面にアンドープ多結晶シリコン膜を堆積
した後、熱処理を施して塀状の残存不純物ドープ
多結晶シリコン膜から、その周辺のアンドープ多
結晶シリコン膜に不純物を選択的に拡散し、更に
アンドープ多結晶シリコン膜の不純物ドープ部分
をエツチングすることにより多結晶シリコンから
なる配線あるいは該多結晶シリコンをメタルシリ
サイド化した配線等を形成してもよい。この場
合、塀状の残存不純物ドープ多結晶シリコン膜か
らアンドープ多結晶シリコン膜への不純物拡散
は、該残存不純物ドープ多結晶シリコン膜が塀状
に突出しているので、その周辺の局所的なアンド
ープ多結晶シリコン膜部分に限られ、形成された
配線間隔は広くならず極めて短い間隔で分離でき
る。
上記実施例１〜３では凸状パターンとしてリン
ドープ多結晶シリコンのゲート電極とPSG膜パ
ターンの二層構造のパターン、シリコン窒化膜パ
ターンとPSG膜パターンの二層構造パターン或
いはCVD−SiO2膜パターンのみを用いたが、半
導体膜と絶縁膜との二層からなる凸状パターンを
用いてもよい。この場合、凸状パターンを構成す
る半導体膜をnpnトランジスタのエミツタ領域等
として用いれば塀状の残存薄膜を用いて電極材料
膜を分離することによつて、ベース電極とエミツ
タ電極とをセルフアラインで微細に分離できる。
ドープ多結晶シリコンのゲート電極とPSG膜パ
ターンの二層構造のパターン、シリコン窒化膜パ
ターンとPSG膜パターンの二層構造パターン或
いはCVD−SiO2膜パターンのみを用いたが、半
導体膜と絶縁膜との二層からなる凸状パターンを
用いてもよい。この場合、凸状パターンを構成す
る半導体膜をnpnトランジスタのエミツタ領域等
として用いれば塀状の残存薄膜を用いて電極材料
膜を分離することによつて、ベース電極とエミツ
タ電極とをセルフアラインで微細に分離できる。
上記実施例１〜３では電極材料膜（又は配線材
料膜）としてAl膜を用いたが、これに限定され
ず、既述の如く多結晶シリコン膜を用いたり、
Al合金膜、Mo、Ｗなどのエツチングしにくい高
融点金属膜を用いてもよい。
料膜）としてAl膜を用いたが、これに限定され
ず、既述の如く多結晶シリコン膜を用いたり、
Al合金膜、Mo、Ｗなどのエツチングしにくい高
融点金属膜を用いてもよい。
以上詳述した如く、本発明によれば高集積化と
素子性能を大巾に改善したMOSLSI等の半導体
装置を量産的に製造できる等顕著な効果を有す
る。
素子性能を大巾に改善したMOSLSI等の半導体
装置を量産的に製造できる等顕著な効果を有す
る。
第１図ａ〜ｉは本発明の実施例１における
MOSLSIの製造工程を示すもので、第１図ａ〜
ｆ、同図ｉは断面図、同図ｇ，ｈは平面図であ
る。第２図及び第３図は夫々実施例１の変形例を
示す断面図、第４図ａ〜ｆは本発明の実施例２に
おけるMNOS構造のメモリセルの製造工程を示
す断面図、第５図ａ〜ｈは本発明の実施例３にお
ける半導体装置の配線形成工程を示す断面図であ
る。 １……ｐ型シリコン基板、２……p+型のチヤ
ンネルカツト領域、３……フイールド酸化膜、４
……PSG膜パターン、５，５，２５……ゲート
電極、６……ゲート酸化膜、７′……残存CVD−
SiO2膜、８1，８2……n+型領域（ソース）、９1，
９2……n+型領域（ドレイン）、１０，２６，２９
……多結晶シリコン膜、１０″，２９″……塀状の
残存多結晶シリコン膜、１１……コンタクトホー
ル、１２……Al膜、１３〜１５，３０……Alパ
ターン、１７〜１９……Al電極、２３……シリ
コン窒化膜パターン、２７……CVD−SiO2膜パ
ターン、３１……多結晶シリコンパターン、３２
……配線。
MOSLSIの製造工程を示すもので、第１図ａ〜
ｆ、同図ｉは断面図、同図ｇ，ｈは平面図であ
る。第２図及び第３図は夫々実施例１の変形例を
示す断面図、第４図ａ〜ｆは本発明の実施例２に
おけるMNOS構造のメモリセルの製造工程を示
す断面図、第５図ａ〜ｈは本発明の実施例３にお
ける半導体装置の配線形成工程を示す断面図であ
る。 １……ｐ型シリコン基板、２……p+型のチヤ
ンネルカツト領域、３……フイールド酸化膜、４
……PSG膜パターン、５，５，２５……ゲート
電極、６……ゲート酸化膜、７′……残存CVD−
SiO2膜、８1，８2……n+型領域（ソース）、９1，
９2……n+型領域（ドレイン）、１０，２６，２９
……多結晶シリコン膜、１０″，２９″……塀状の
残存多結晶シリコン膜、１１……コンタクトホー
ル、１２……Al膜、１３〜１５，３０……Alパ
ターン、１７〜１９……Al電極、２３……シリ
コン窒化膜パターン、２７……CVD−SiO2膜パ
ターン、３１……多結晶シリコンパターン、３２
……配線。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体上に凸状パターンを形成し、この
凸状パターンの上面及び側面にを含む前記基体上
に薄膜を形成する工程と、この薄膜を該薄膜の少
なくとも膜厚に相当する厚さ分だけ異方性エツチ
ングすることにより前記凸状パターン上面を覆う
薄膜部分を除去すると共に、該凸状パターンの側
面に薄膜を残存させる工程と、前記凸状パターン
の少なくとも上部をエツチングして前記残存薄膜
を前記半導体基体表面から上方に向かつて延出す
る塀状とする工程と、この塀状の残存薄膜を含む
半導体基体上に電極材料膜又は配線材料膜を形成
した後、該塀状の残存薄膜を除去し、その残存薄
膜部分で前記電極材料膜又は配線材料膜を分離し
て電極又は配線を形成する工程とを具備したこと
を特徴とする半導体装置の製造方法。 ２ 凸状パターンが、導電体膜とこの上に積層し
た絶縁膜との二層構造からなることを特徴とする
特許請求の範囲第１項記載の半導体装置の製造方
法。 ３ 導電体膜が、不純物ドープ多結晶シリコン
膜、不純物ドープ非晶質シリコン膜、高融点金属
膜、金属シリサイド膜或いはAl膜もしくはその
合金膜から選択されたものであることを特徴とす
る特許請求の範囲第２項記載の半導体装置の製造
方法。 ４ 凸状パターンが、半導体基体上に直接もしく
は別の絶縁膜を介して設けられていることを特徴
とする特許請求の範囲第１項乃至第３項いずれか
記載の半導体装置の製造方法。 ５ 凸状パターンの上面及び側面を含む半導体基
体上に薄膜を絶縁性被膜を介して形成することを
特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法。 ６ 薄膜が、非単結晶シリコン膜、シリコン窒化
膜又はポリイミド樹脂膜のうちのいずれかにより
選択されるものであることを特徴とする特許請求
の範囲第１項乃至第５項いずれか記載の半導体装
置の製造方法。 ７ 第１導電型の半導体基体上に導電体膜と絶縁
膜とからなる二層構造の凸状パターンを絶縁層を
介して形成する工程と、この凸状パターンをマス
クとして第２導電型の不純物を前記半導体基体に
導入して第２導電型の不純物領域を形成する工程
と、前記凸状パターンの上面及び側面にを含む前
記基体上に薄膜を絶縁性被膜を介して形成する工
程と、この薄膜を該薄膜の少なくとも膜厚に相当
する厚さ分だけ異方性エツチングすることにより
前記凸状パターン上面に対応する前記絶縁性被膜
を覆う薄膜部分を除去すると共に、該凸状パター
ンの側面に対応する該絶縁性被膜に薄膜を残存さ
せる工程と、この残存薄膜をマスクとして前記絶
縁性被膜を選択的にエツチング除去することによ
り少なくとも前記基体の不純物領域上に開孔部を
形成すると共に、前記凸状パターンの上面を露出
させる工程と、上面が露出した前記凸状パターン
上層の絶縁膜及び該絶縁膜側面の残存絶縁性被膜
部分をエツチングして前記残存薄膜を前記半導体
基体表面から上方に向かつて延出する塀状とする
工程と、この塀状の残存薄膜を含む半導体基体上
に電極材料膜又は配線材料膜を形成した後、該塀
状の残存薄膜を除去し、その残存薄膜部分で前記
電極材料又は配線材料膜を分離して前記不純物領
域に開孔部を通して接続された電極又は配線を形
成すると共に、前記導電体膜からなる凸状パター
ン上に電極又は配線を形成する工程とを具備した
ことを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。 ８ 上層の絶縁膜のエツチングにより残存した導
電体膜からなる凸状パターンをゲート電極とし、
第２導電型の不純物領域の一方をソース領域、他
方をドレイン領域とすることを特徴とする特許請
求の範囲第７項記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57041331A JPS58158972A (ja) | 1982-03-16 | 1982-03-16 | 半導体装置の製造方法 |
| DE8383101880T DE3378869D1 (en) | 1982-03-16 | 1983-02-25 | A method of forming electrodes and wiring strips on a semiconductor device |
| EP83101880A EP0088922B1 (en) | 1982-03-16 | 1983-02-25 | A method of forming electrodes and wiring strips on a semiconductor device |
| US06/471,651 US4521448A (en) | 1982-03-16 | 1983-03-03 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57041331A JPS58158972A (ja) | 1982-03-16 | 1982-03-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58158972A JPS58158972A (ja) | 1983-09-21 |
| JPH0479133B2 true JPH0479133B2 (ja) | 1992-12-15 |
Family
ID=12605531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57041331A Granted JPS58158972A (ja) | 1982-03-16 | 1982-03-16 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4521448A (ja) |
| EP (1) | EP0088922B1 (ja) |
| JP (1) | JPS58158972A (ja) |
| DE (1) | DE3378869D1 (ja) |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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