JPH01173756A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01173756A JPH01173756A JP62332178A JP33217887A JPH01173756A JP H01173756 A JPH01173756 A JP H01173756A JP 62332178 A JP62332178 A JP 62332178A JP 33217887 A JP33217887 A JP 33217887A JP H01173756 A JPH01173756 A JP H01173756A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明はＬＤＤ構造を有するＭＯ８型半導体装置の製造
方法に関する。
方法に関する。
（従来の技術）
ＭＯ３型半導体装置においては、高耐圧化、微細化に伴
い、ドレイン領域端での電界集中を避けるため、ドレイ
ン領域をなす高濃度拡散層とゲート電極直下との間に低
濃度拡散層を設けたＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｌｎ） 構造が用いられている。
い、ドレイン領域端での電界集中を避けるため、ドレイ
ン領域をなす高濃度拡散層とゲート電極直下との間に低
濃度拡散層を設けたＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｌｎ） 構造が用いられている。
第３図は、そのようなＭＯ３型半導体装置の一例である
シリコンゲートｎチャネルＭＯＳＬＤＤトランジスタの
従来の製造工程を示す工程別素子断面図であり、以下、
同図を参照しつつ従来の製造方法について説明する。
シリコンゲートｎチャネルＭＯＳＬＤＤトランジスタの
従来の製造工程を示す工程別素子断面図であり、以下、
同図を参照しつつ従来の製造方法について説明する。
まず、ｐ型半導体基板２１の表面を熱酸化し、９００八
程度の厚さの熱酸化膜を得る。そして、このＰ型半導体
基板２１における素子形成領域に図示しないシリコン窒
化膜（Ｓ１３Ｎ４膜）を堆積させ、これをマスクとして
酸化を行い、約１μｍ厚のフィールド酸化膜２２を形成
する。その後、シリコン窒化膜を除去し、厚さ５００人
程度の薄いゲート酸化膜２３を形成する。
程度の厚さの熱酸化膜を得る。そして、このＰ型半導体
基板２１における素子形成領域に図示しないシリコン窒
化膜（Ｓ１３Ｎ４膜）を堆積させ、これをマスクとして
酸化を行い、約１μｍ厚のフィールド酸化膜２２を形成
する。その後、シリコン窒化膜を除去し、厚さ５００人
程度の薄いゲート酸化膜２３を形成する。
次に、しきい値電圧制御のためトランジスタのチャネル
領域にイオン注入を行い、次いでポリシリコンを基板２
１の全面に堆積させて、塩化ホスホリル（ＰＯＣ１３）
雰囲気中で、リンをポリシリコン中に注入拡散すること
により所望の抵抗値を得るようにする。そして、エツチ
ングでポリシリコンを所定形状にバターニングすること
により、ゲート電極２４を形成する（第３図（ａ））。
領域にイオン注入を行い、次いでポリシリコンを基板２
１の全面に堆積させて、塩化ホスホリル（ＰＯＣ１３）
雰囲気中で、リンをポリシリコン中に注入拡散すること
により所望の抵抗値を得るようにする。そして、エツチ
ングでポリシリコンを所定形状にバターニングすること
により、ゲート電極２４を形成する（第３図（ａ））。
続いて、このゲート電極２４をマスクとして酸化膜２３
を除去することにより、基板２１の表面を露出させ、後
酸化を行って酸化膜２５を再形成する。この酸化膜２５
の再形成はゲート電極の耐圧を向上させるために行われ
るものである。
を除去することにより、基板２１の表面を露出させ、後
酸化を行って酸化膜２５を再形成する。この酸化膜２５
の再形成はゲート電極の耐圧を向上させるために行われ
るものである。
その後、基板２１内にゲート電極２４をマスクとしてリ
ンイオン注入する（第３図（ｂ））。
ンイオン注入する（第３図（ｂ））。
次に熱処理を行って注入されたリンイオンを拡散するこ
とにより低濃度ｎ型（ｎ−）領域２６を形成する。
とにより低濃度ｎ型（ｎ−）領域２６を形成する。
そして、基板２１の全面に絶縁材料であるシリコン酸化
膜２７をＣＶＤ法により堆積させる（第３図（Ｃ））。
膜２７をＣＶＤ法により堆積させる（第３図（Ｃ））。
次に、異方性エツチングの一つであるＲＩＥエツチング
を用いてエッチバックを行うと、ゲート電極２４の側部
にポリシリコンが残存して側壁２８が形成される。
を用いてエッチバックを行うと、ゲート電極２４の側部
にポリシリコンが残存して側壁２８が形成される。
その後、この側壁２８及びゲート電極２４をマスクとし
てヒ素を基板２１にイオン注入する（第３図（ｄ））。
てヒ素を基板２１にイオン注入する（第３図（ｄ））。
次に熱処理を行ってヒ素イオンを拡散することにより、
低濃度ｎ型（ｎ−）領域２６より高濃度である高濃度ｎ
型（ｎ ）領域２９を形成する。
低濃度ｎ型（ｎ−）領域２６より高濃度である高濃度ｎ
型（ｎ ）領域２９を形成する。
この領域はソース、ドレイン領域をなすものである。
さらに、絶縁膜としてのシリコン酸化膜３０を堆積後、
これに、ソース及びドレインからの引出し部を形成する
ためにコンタクトホール３１を開孔して高濃度ｎ型領域
２９の表面を露出させ、全面にアルミニウムを蒸着して
所定のパターンでパターニングすることによりアルミニ
ウム配線パターン（３１）を得、さらに、パッシベーシ
ョン膜３３を堆積させることで、第３図（ｅ）に示すよ
うなＬＤＤ構造を持ったトランジスタを完成させる。
これに、ソース及びドレインからの引出し部を形成する
ためにコンタクトホール３１を開孔して高濃度ｎ型領域
２９の表面を露出させ、全面にアルミニウムを蒸着して
所定のパターンでパターニングすることによりアルミニ
ウム配線パターン（３１）を得、さらに、パッシベーシ
ョン膜３３を堆積させることで、第３図（ｅ）に示すよ
うなＬＤＤ構造を持ったトランジスタを完成させる。
しかしながら、この従来の製法では、基板電流を増加さ
せないため浅い接合を形成すべく低濃度ｎ型領域２６を
形成するためのリンイオン注入後の加熱処理は、熱工程
における加熱を極力押えるようにしていたため、造られ
たトランジスタは、その低濃度ｎ型領域２６がゲート電
極２４の電極端まで到達せずにオフセットぎみになりや
すい。
せないため浅い接合を形成すべく低濃度ｎ型領域２６を
形成するためのリンイオン注入後の加熱処理は、熱工程
における加熱を極力押えるようにしていたため、造られ
たトランジスタは、その低濃度ｎ型領域２６がゲート電
極２４の電極端まで到達せずにオフセットぎみになりや
すい。
電流駆動能力が不足して出力電流を十分にとることがで
きず、またホットエレクトロンの増大による信頼性の低
下を招いている。
きず、またホットエレクトロンの増大による信頼性の低
下を招いている。
（発明が解決しようとする問題点）
このように従来のＬＤＤ構造の半導体装置では低濃度ｎ
型領域がゲート電極端まで達していないことにより機能
上および信頼性上の問題を有している。
型領域がゲート電極端まで達していないことにより機能
上および信頼性上の問題を有している。
本発明は、上記従来技術の有する問題点に鑑みてなされ
たもので、電流駆動能力を十分に確保でき、かつ信頼性
の高いＬＤＤ構造の半導体装置をｉＴ＋ることのできる
半導体装置の製造方法を提供することを目的とする。
たもので、電流駆動能力を十分に確保でき、かつ信頼性
の高いＬＤＤ構造の半導体装置をｉＴ＋ることのできる
半導体装置の製造方法を提供することを目的とする。
（問題点を解決するための手段）
本発明は、ＬＤＤ構造を得るために、ゲート電極の周囲
の第一導電型の半導体基板中に該第−導電型とは逆導電
型の低濃度第二導電型領域を形成するにあたり、第二導
電型の不純物の拡散を低濃度第二導電型領域の端部ゲー
ト電極下に達するように横方向への拡散を促進させる条
件をもって酸化雰囲気中で熱処理するようにして行うよ
うにしたことを特徴とする。
の第一導電型の半導体基板中に該第−導電型とは逆導電
型の低濃度第二導電型領域を形成するにあたり、第二導
電型の不純物の拡散を低濃度第二導電型領域の端部ゲー
ト電極下に達するように横方向への拡散を促進させる条
件をもって酸化雰囲気中で熱処理するようにして行うよ
うにしたことを特徴とする。
（作 用）
本発明によれば、従来の低濃度第二導電型領域形成工程
後、酸化雰囲気中で適当な条件で加熱するようにしてい
る。これにより接合を深くさせることなしに低濃度第二
導電型領域をゲート電極端下まで確実に到達させること
ができ、オフセットに伴う電流駆動能力の不足や、ホッ
トエレクトロンの発生による信頼性の低下を防止するこ
とができる。
後、酸化雰囲気中で適当な条件で加熱するようにしてい
る。これにより接合を深くさせることなしに低濃度第二
導電型領域をゲート電極端下まで確実に到達させること
ができ、オフセットに伴う電流駆動能力の不足や、ホッ
トエレクトロンの発生による信頼性の低下を防止するこ
とができる。
（実施例）
以下、本発明の実施例について図面を参照しつつ説明す
る。
る。
第１図は本発明の一実施例にかかるシリコンゲートｎチ
ャネルＭＯ３ＬＤＤ）ランジスタの製造工程を示す工程
別素子断面図である。
ャネルＭＯ３ＬＤＤ）ランジスタの製造工程を示す工程
別素子断面図である。
第１図において、まず、ｐ型半導体基板１を酸化雰囲気
中で加熱することにより表面を酸化し、約９００Ａの厚
さの熱酸化膜を形成する。そして、素子形成領域にシリ
コン窒化膜（図示せず）を選択的に堆積させ、これをマ
スクとして熱さ約１μｍの厚さのフィールド酸化膜２を
形成する。その後、素子形成領域のシリコン窒化膜を除
去し、厚さ５００人程度の薄いゲート酸化膜３を形成す
る。
中で加熱することにより表面を酸化し、約９００Ａの厚
さの熱酸化膜を形成する。そして、素子形成領域にシリ
コン窒化膜（図示せず）を選択的に堆積させ、これをマ
スクとして熱さ約１μｍの厚さのフィールド酸化膜２を
形成する。その後、素子形成領域のシリコン窒化膜を除
去し、厚さ５００人程度の薄いゲート酸化膜３を形成す
る。
次に、しきい値電圧制御のためトランジスタのチャネル
領域にイオン注入を行い、次いでポリシリコンを基板１
の全面に堆積させて、塩化ホスホリル雰囲気中で、リン
をポリシリコン中に注入拡散することにより所望の抵抗
値を得るようにする。
領域にイオン注入を行い、次いでポリシリコンを基板１
の全面に堆積させて、塩化ホスホリル雰囲気中で、リン
をポリシリコン中に注入拡散することにより所望の抵抗
値を得るようにする。
そして、エツチングでポリシリコン膜を所定形状パター
ニングすることにより、ゲート電極４を形成する（第１
図（ａ））。
ニングすることにより、ゲート電極４を形成する（第１
図（ａ））。
続いて、このゲート電極４をマスクとして酸化膜３を除
去することにより、基板１の表面を露出させ、熱酸化に
よる後酸化を行い、酸化膜５を形成する。
去することにより、基板１の表面を露出させ、熱酸化に
よる後酸化を行い、酸化膜５を形成する。
その後、ゲート電極４をマスクとしてリンイオンを基板
１内にイオン注入する（第１図（ｂ））。
１内にイオン注入する（第１図（ｂ））。
次に、加熱処理による拡散を行うことにより、低濃度ｎ
型（ｎ ）領域６を形成する。この場合の拡散は、基
板電流が所定値を超えない範囲内でしかも横方向への拡
散を促進させる条件を用いて酸化雰囲気中で熱処理する
ようにして行う。すなわち、ここでは、乾燥させた酸素
中において９００℃の加熱を３０分行う。これにより、
第１図（ｃ）に示すように、低濃度ｎ型領域６は横方向
にも広がり、ゲート電極４の電極端下に到達するように
なる。
型（ｎ ）領域６を形成する。この場合の拡散は、基
板電流が所定値を超えない範囲内でしかも横方向への拡
散を促進させる条件を用いて酸化雰囲気中で熱処理する
ようにして行う。すなわち、ここでは、乾燥させた酸素
中において９００℃の加熱を３０分行う。これにより、
第１図（ｃ）に示すように、低濃度ｎ型領域６は横方向
にも広がり、ゲート電極４の電極端下に到達するように
なる。
そして、基板１の全面に絶縁材料としてシリコン酸化膜
７をＣＶＤ法で堆積させ、ＲＩＥ法によるエッチバック
を行って、ゲート電極４の側部に側壁８を形成する。
７をＣＶＤ法で堆積させ、ＲＩＥ法によるエッチバック
を行って、ゲート電極４の側部に側壁８を形成する。
その後、この側壁８及びゲート電極４をマスクとしてヒ
素をイオン注入して（第１図（ｄ））、拡散させること
により、上記低濃度ｎ型領域６より高濃度の高濃度ｎ型
（ｎ＋）領域９を形成する。
素をイオン注入して（第１図（ｄ））、拡散させること
により、上記低濃度ｎ型領域６より高濃度の高濃度ｎ型
（ｎ＋）領域９を形成する。
これらはソース、ドレイン領域をなす。この場合におい
ても、上記と同じ条件の酸化雰囲気中における熱処理を
行う。このとき、ヒ素はリンより重い原子であるため、
低濃度ｎ型領域６のリンイオンは、高濃度ｎ型領域９の
ヒ素イオンにより押されることと、ソリ、低；）度ｎ型
領域６は、ゲート電極端下の更に内方にまで到達するよ
うになる。
ても、上記と同じ条件の酸化雰囲気中における熱処理を
行う。このとき、ヒ素はリンより重い原子であるため、
低濃度ｎ型領域６のリンイオンは、高濃度ｎ型領域９の
ヒ素イオンにより押されることと、ソリ、低；）度ｎ型
領域６は、ゲート電極端下の更に内方にまで到達するよ
うになる。
そして、層間絶縁膜としてシリコン酸化膜１１をＣＶＤ
法で堆積後、これに、ソース及びドレインからの引出し
部を形成するためにコンタクトホール１２を開孔して高
濃度ｎ型領域９を露出させ、全面にアルミニウムを蒸着
させてこれをパターニングすることにより、配線パター
ン１３を形成させ、そして、表面保護のためにリンシリ
ケートガラス（ＰＳＧ）膜等のパッシベーション膜１４
を堆積させることで、第１図（ｅ）に示すようなＬＤＤ
構造を有するトランジスタを完成させる。
法で堆積後、これに、ソース及びドレインからの引出し
部を形成するためにコンタクトホール１２を開孔して高
濃度ｎ型領域９を露出させ、全面にアルミニウムを蒸着
させてこれをパターニングすることにより、配線パター
ン１３を形成させ、そして、表面保護のためにリンシリ
ケートガラス（ＰＳＧ）膜等のパッシベーション膜１４
を堆積させることで、第１図（ｅ）に示すようなＬＤＤ
構造を有するトランジスタを完成させる。
このような実施例において、低濃度ｎ型領域６を形成す
る際に採用される乾燥酸素中での９００’Ｃ３０分の加
熱条件は横方向の拡散速度が大きく、この低濃度ｎ型領
域６はゲート電極４の電極端下にまで確実に到達する。
る際に採用される乾燥酸素中での９００’Ｃ３０分の加
熱条件は横方向の拡散速度が大きく、この低濃度ｎ型領
域６はゲート電極４の電極端下にまで確実に到達する。
このような構造ではＬＤＤ構造本来の性能を十分に発揮
することができ、電流駆動能力が向上する一方で、ホッ
トエレクトロンの発生が減少する。
することができ、電流駆動能力が向上する一方で、ホッ
トエレクトロンの発生が減少する。
第２図は、ゲート長に対して基板電流値がどのように変
化するかをドレイン電圧をパラメータとして示したグラ
フであり、破線は従来例、実線は本発明を示している。
化するかをドレイン電圧をパラメータとして示したグラ
フであり、破線は従来例、実線は本発明を示している。
同図によれば本発明を採用した場合には同一ゲート長、
同一ドレイン電圧に対し、従来例に比べて基板電流が少
なくなっている。これはホットエレクトロンの発生が減
少していることに他ならず、本発明により信頼性が向上
していることが分かる。
同一ドレイン電圧に対し、従来例に比べて基板電流が少
なくなっている。これはホットエレクトロンの発生が減
少していることに他ならず、本発明により信頼性が向上
していることが分かる。
以上の実施例では低濃度拡散領域を横方向に拡散させた
めの条件を例示しているが、これは限定的なものではな
く、基板電流を増加させることなく横方向拡散速度が増
加するような他の条件も採用することができる。
めの条件を例示しているが、これは限定的なものではな
く、基板電流を増加させることなく横方向拡散速度が増
加するような他の条件も採用することができる。
本発明によれば、接合を深くさせることなしに低濃度第
二導電型領域をゲート電極端下まで確実に到達させるこ
とかでき、従来生じていた低濃度第二導電型領域がゲー
ト電極端下まで到達していないことに伴う電流駆動能力
の不足や、ホットエレクトロンの発生による信頼性の低
下を防止することができる。
二導電型領域をゲート電極端下まで確実に到達させるこ
とかでき、従来生じていた低濃度第二導電型領域がゲー
ト電極端下まで到達していないことに伴う電流駆動能力
の不足や、ホットエレクトロンの発生による信頼性の低
下を防止することができる。
【図面の簡単な説明】
第１図は本発明にかかるＬＤＤ構造の半導体装置の製造
方法を示す工程別素子断面図、第２図は本発明による効
果を示すグラフ、第３図は従来のＬＤＤ構造の半導体装
置の製造方法を示す工程別素子断面図である。 １．２１・・・半導体基板、２，２２・・・フィールド
酸化膜、３，２３・・・ゲート酸化膜、４．２４・・・
ゲート電極、６．２６・・・低濃度領域、８，２８・・
・側壁部、９．２９・・・高濃度領域、１３．３２・・
・配線、１４．３３・・・パッシベーション膜。 出願人代理人 佐 藤 −雄 第２図 −寸ｕ）Ｃ＝ ｃｏ Ｏ− ９つ
方法を示す工程別素子断面図、第２図は本発明による効
果を示すグラフ、第３図は従来のＬＤＤ構造の半導体装
置の製造方法を示す工程別素子断面図である。 １．２１・・・半導体基板、２，２２・・・フィールド
酸化膜、３，２３・・・ゲート酸化膜、４．２４・・・
ゲート電極、６．２６・・・低濃度領域、８，２８・・
・側壁部、９．２９・・・高濃度領域、１３．３２・・
・配線、１４．３３・・・パッシベーション膜。 出願人代理人 佐 藤 −雄 第２図 −寸ｕ）Ｃ＝ ｃｏ Ｏ− ９つ
Claims (1)
- 【特許請求の範囲】 第一導電型の半導体基板上に酸化膜を形成する工程と
、 前記酸化膜上に電極材を堆積する工程と、 前記電極材を所定の形状にパターニングすることにより
ゲート電極を形成し、これをマスクとして前記酸化膜を
除去することにより、前記基板の表面を露出させる工程
と、 この露出した基板表面を酸化する工程と、 前記基板内に前記ゲート電極をマスクとして前記第一導
電型とは逆導電型の不純物を低濃度で注入する工程と、 酸化雰囲気中で熱処理を行うことにより、前記ゲート電
極の周囲の前記基板内に低濃度第二導電型領域をその端
部が前記ゲート電極下に達するように横方向への拡散を
促進させる条件をもって形成する工程と、 全面に絶縁材料を堆積する工程と、 異方性エッチングにより前記絶縁材料をエッチバックし
、前記ゲート電極の側部に側壁を形成する工程と、 この側壁と前記電極とをマスクとして前記第二導電型の
不純物を高濃度に注入し拡散することにより前記低濃度
第二導電型領域よりも高濃度である高濃度第二導電型領
域を形成する工程とを備えた半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332178A JPH01173756A (ja) | 1987-12-28 | 1987-12-28 | 半導体装置の製造方法 |
| KR1019880017729A KR910009042B1 (ko) | 1987-12-28 | 1988-12-28 | 반도체장치의 제조방법 |
| EP88121782A EP0322886A3 (en) | 1987-12-28 | 1988-12-28 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332178A JPH01173756A (ja) | 1987-12-28 | 1987-12-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01173756A true JPH01173756A (ja) | 1989-07-10 |
Family
ID=18252036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62332178A Pending JPH01173756A (ja) | 1987-12-28 | 1987-12-28 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0322886A3 (ja) |
| JP (1) | JPH01173756A (ja) |
| KR (1) | KR910009042B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5171700A (en) * | 1991-04-01 | 1992-12-15 | Sgs-Thomson Microelectronics, Inc. | Field effect transistor structure and method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61139070A (ja) * | 1984-12-12 | 1986-06-26 | Hitachi Ltd | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4366613A (en) * | 1980-12-17 | 1983-01-04 | Ibm Corporation | Method of fabricating an MOS dynamic RAM with lightly doped drain |
| JPS58158972A (ja) * | 1982-03-16 | 1983-09-21 | Toshiba Corp | 半導体装置の製造方法 |
| US4642878A (en) * | 1984-08-28 | 1987-02-17 | Kabushiki Kaisha Toshiba | Method of making MOS device by sequentially depositing an oxidizable layer and a masking second layer over gated device regions |
| DE3581797D1 (de) * | 1984-12-27 | 1991-03-28 | Toshiba Kawasaki Kk | Misfet mit niedrigdotiertem drain und verfahren zu seiner herstellung. |
-
1987
- 1987-12-28 JP JP62332178A patent/JPH01173756A/ja active Pending
-
1988
- 1988-12-28 EP EP88121782A patent/EP0322886A3/en not_active Ceased
- 1988-12-28 KR KR1019880017729A patent/KR910009042B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61139070A (ja) * | 1984-12-12 | 1986-06-26 | Hitachi Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910009042B1 (ko) | 1991-10-28 |
| EP0322886A3 (en) | 1990-03-21 |
| EP0322886A2 (en) | 1989-07-05 |
| KR890011118A (ko) | 1989-08-12 |
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