JPS61139070A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61139070A JPS61139070A JP26074284A JP26074284A JPS61139070A JP S61139070 A JPS61139070 A JP S61139070A JP 26074284 A JP26074284 A JP 26074284A JP 26074284 A JP26074284 A JP 26074284A JP S61139070 A JPS61139070 A JP S61139070A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、短チャネルのＭＩＳＦＥＴを備えた半導体装
置に利用して有効な技術に関するものである。
置に利用して有効な技術に関するものである。
［背景技術］
デバイスのスケールダウンが進み、ＭＯＳＦＥＴを代表
としたＭ Ｉ Ｓ ＦＥＴでも、実効チャネル長がたと
えば１μｍ程度と短チヤネル化している。
としたＭ Ｉ Ｓ ＦＥＴでも、実効チャネル長がたと
えば１μｍ程度と短チヤネル化している。
短チャネルのＭＩＳＦＥＴ、特にＭＯＳＦＥＴにおける
技術的課題の重要なものの一つにドレイン電界の緩和が
ある。
技術的課題の重要なものの一つにドレイン電界の緩和が
ある。
Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造はそのための有効な手段である。ＬＤＤ構造で
は、ゲート電極の側部のサイドウオールを利用すること
によって、ドレインのチャネル側の端部を低濃度および
高濃度の２重構造にしている。一般に、低濃度の領域は
ヒ素、高濃度の領域はリンをそれぞれイオン打込みする
ことによって形成している（以上。
ｎ）構造はそのための有効な手段である。ＬＤＤ構造で
は、ゲート電極の側部のサイドウオールを利用すること
によって、ドレインのチャネル側の端部を低濃度および
高濃度の２重構造にしている。一般に、低濃度の領域は
ヒ素、高濃度の領域はリンをそれぞれイオン打込みする
ことによって形成している（以上。
日経エレクトロニクス別冊、マイクロデバイセズ、１９
８３年８月２２日発行、ρ８２〜８４、そして５特にサ
イドウオールの形成例については、特開昭５７−９７６
７６号公報参照）。
８３年８月２２日発行、ρ８２〜８４、そして５特にサ
イドウオールの形成例については、特開昭５７−９７６
７６号公報参照）。
ところで、本発明者の検討によると、ＬＤＤ構造におけ
る低濃度領域を拡散係数の小さなヒ素の打込みによって
形成した場合、急激な濃度勾配の影響によって電界を有
効に緩和できないおそれがあることが判った。そこで、
前記した一般例とは逆に、低濃度の領域を拡散係数の大
きなリン、高濃度の領域を拡散係数の小さなヒ素の各イ
オン打込みによって形成するようにした。
る低濃度領域を拡散係数の小さなヒ素の打込みによって
形成した場合、急激な濃度勾配の影響によって電界を有
効に緩和できないおそれがあることが判った。そこで、
前記した一般例とは逆に、低濃度の領域を拡散係数の大
きなリン、高濃度の領域を拡散係数の小さなヒ素の各イ
オン打込みによって形成するようにした。
しかし、さらに検討を加えたところ、低濃度の領域をリ
ンを用いて形成する改良技術においてはリンの拡散係数
が大きいことから、熱処理によって低濃度の領域が広が
り、その部分の直列抵抗の影響で伝達コンダクタンスが
劣化するという問題を発生するおそれがあることが判っ
た。この点、電界緩和のためにサイドウオールの幅をあ
る程度大きくせざるをえないことが問題を顕在させてい
る。
ンを用いて形成する改良技術においてはリンの拡散係数
が大きいことから、熱処理によって低濃度の領域が広が
り、その部分の直列抵抗の影響で伝達コンダクタンスが
劣化するという問題を発生するおそれがあることが判っ
た。この点、電界緩和のためにサイドウオールの幅をあ
る程度大きくせざるをえないことが問題を顕在させてい
る。
［発明の目的］
本発明の目的は、前記ＬＤＤ構造の改良技術における直
列抵抗の影響による特性の劣化を防止することにある。
列抵抗の影響による特性の劣化を防止することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
［発明の概要コ
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、ドレイン領域のチャネル側の端部を低濃度、
中濃度および高濃度の第１．第２および第３の各半導体
領域部分から成る３重構造とすることにより、サイドウ
オール長を長くしても低濃度の第１の領域部分の長さが
必要以上に長くならないようにしている。
中濃度および高濃度の第１．第２および第３の各半導体
領域部分から成る３重構造とすることにより、サイドウ
オール長を長くしても低濃度の第１の領域部分の長さが
必要以上に長くならないようにしている。
［実施例］
第１図は本発明の一実施例であるＭＯＳＦＥＴ部分の断
面構造を示す図、第２図はドレイン近傍における濃度プ
ロファイルを示す図である。
面構造を示す図、第２図はドレイン近傍における濃度プ
ロファイルを示す図である。
第１図において、Ｐ型のシリコン等の半導体基板１の表
面には選択酸化膜から成る分離領域２によって多数の活
性領域が区画され、その中にＭ○５ＦＥＴ３が形成され
ている。ＭＯ３ＦＥＴ３は。
面には選択酸化膜から成る分離領域２によって多数の活
性領域が区画され、その中にＭ○５ＦＥＴ３が形成され
ている。ＭＯ３ＦＥＴ３は。
２酸化シリコンから成る薄いゲート絶縁膜４上に位置す
るゲート電極５と、シリコン基板１の表面に形成された
ソースおよびドレインの各領域６゜７とを有する。ゲー
ト電極５の両側部には、ＣＶＤ技術および反応性イオン
エツチングによって形成したサイドウオール８がある。
るゲート電極５と、シリコン基板１の表面に形成された
ソースおよびドレインの各領域６゜７とを有する。ゲー
ト電極５の両側部には、ＣＶＤ技術および反応性イオン
エツチングによって形成したサイドウオール８がある。
なお、符号９はたとえばＰＳＧ（リンシリケートガラス
）から成る層間絶縁膜、１０はアルミニウム配線であっ
て、その一部はコンタクト穴１１を通してソースおよび
ドレインの各領域６，７に対してオーミックコンタクト
がとられている。
）から成る層間絶縁膜、１０はアルミニウム配線であっ
て、その一部はコンタクト穴１１を通してソースおよび
ドレインの各領域６，７に対してオーミックコンタクト
がとられている。
良好なオーミックコンタクトをとるため、各コンタクト
穴１１に対応するソースおよびドレインの各領域６，７
の部分（第３の半導体領域部分）６３．７３は高濃度の
Ｎ←型である。しかし、チャネル側の端部については、
Ｎ″″型の低濃度の第１の半導体領域部分６１，７１お
よびＮ＋型の中濃度の第２の半導体領域部分６２．７２
となっている。これらの第１、第２および第３の各半導
体領域部分はゲート電極５および／またはサイドウオー
ル８をマスクとしたイオン打込みを利用して形成されて
いる。その配置関係および各領域部分の濃度分布につい
ては、第２図が明らかにしている。なお、第２図中、鎖
線で示すのは、従来のＬＤＤ構造による濃度プロファイ
ルである。Ｎ＋型の第２の領域部分６２．７２があるこ
とによって、Ｎ″″型の第１の領域部分６１．７１の長
さが短くなっていることが理解できるであろう。
穴１１に対応するソースおよびドレインの各領域６，７
の部分（第３の半導体領域部分）６３．７３は高濃度の
Ｎ←型である。しかし、チャネル側の端部については、
Ｎ″″型の低濃度の第１の半導体領域部分６１，７１お
よびＮ＋型の中濃度の第２の半導体領域部分６２．７２
となっている。これらの第１、第２および第３の各半導
体領域部分はゲート電極５および／またはサイドウオー
ル８をマスクとしたイオン打込みを利用して形成されて
いる。その配置関係および各領域部分の濃度分布につい
ては、第２図が明らかにしている。なお、第２図中、鎖
線で示すのは、従来のＬＤＤ構造による濃度プロファイ
ルである。Ｎ＋型の第２の領域部分６２．７２があるこ
とによって、Ｎ″″型の第１の領域部分６１．７１の長
さが短くなっていることが理解できるであろう。
次に、第１図に示したデバイスの製造方法について説明
する。第３図は製造方法の一例を示す工程断面図である
。
する。第３図は製造方法の一例を示す工程断面図である
。
（Ａ工程）
Ｐ型のシリコン基板１の表面に選択酸化技術によって２
酸化シリコンから成る分離領域２を形成し、その後、ゲ
ート絶縁膜４およびゲート電極５゜さらにＮ型不純物の
中でも比較的拡散係数の大きなリン１２のイオン打込み
によってＮ″″型の半導体領域１３を形成する。Ｎ−型
の半導体領域１３の一部が後で第１の半導体領域部分６
１．７１を構成することになる。ゲート電極５がイオン
打込みに対するマスクとして機能するので、領域１３は
ゲート電極５に対してセルファラインで形成できる。
酸化シリコンから成る分離領域２を形成し、その後、ゲ
ート絶縁膜４およびゲート電極５゜さらにＮ型不純物の
中でも比較的拡散係数の大きなリン１２のイオン打込み
によってＮ″″型の半導体領域１３を形成する。Ｎ−型
の半導体領域１３の一部が後で第１の半導体領域部分６
１．７１を構成することになる。ゲート電極５がイオン
打込みに対するマスクとして機能するので、領域１３は
ゲート電極５に対してセルファラインで形成できる。
（Ｂ工程）
ゲート電極５の両側部にサイドウオール８を形成する。
サイドウオール８は、ＣＶＤ法によって２酸化シリコン
を堆積した後、それを異方性の反応性イオンエツチング
で処理することによって容易に形成することができる。
を堆積した後、それを異方性の反応性イオンエツチング
で処理することによって容易に形成することができる。
サイドウオール８の幅については、堆積する２酸化シリ
コンの厚さによって規制することができる。
コンの厚さによって規制することができる。
（Ｃ工程）
ゲート電極５およびサイドウオール８をマスクとして、
Ｎ型不純物であるヒ素１４をイオン打込みすることによ
って、Ｎ４′型の半導体領域１５を形成する。このＮ＋
型の半導体領域１５の一部は後で第２の半導体領域部分
６２．７２を構成することになる。
Ｎ型不純物であるヒ素１４をイオン打込みすることによ
って、Ｎ４′型の半導体領域１５を形成する。このＮ＋
型の半導体領域１５の一部は後で第２の半導体領域部分
６２．７２を構成することになる。
（Ｄ工程）
ここで、Ｎ−型およびＮ＋型の各半導体領域１３．１５
の引伸ばしのために熱処理をするにれによって、各領域
１３．１５つまりは第１および第２の各半導体領域部分
６１，７１ ； ６２，７２は、マスクであるゲート電
極５あるいはサイドウオール８の下面側に回り込むこと
になる。
の引伸ばしのために熱処理をするにれによって、各領域
１３．１５つまりは第１および第２の各半導体領域部分
６１，７１ ； ６２，７２は、マスクであるゲート電
極５あるいはサイドウオール８の下面側に回り込むこと
になる。
（Ｅ工程）
次に、Ｎ型不純物の中でも拡散係数の小さなヒ素１４を
イオン打込みすることによって、Ｎ＋＋型の第３の半導
体領域部分６３．７３を形成する。
イオン打込みすることによって、Ｎ＋＋型の第３の半導
体領域部分６３．７３を形成する。
同じサイドウオール８をマスクとして用いているとはい
え、Ｄ工程で熱処理していることから、先に形成したＮ
十型の第２の半導体領域部分６２゜７２と第３の領域部
分６３．７３の端部の位置は異なり、前記第２図に示す
ように３重構造の濃度プロファイルをもつこととなる。
え、Ｄ工程で熱処理していることから、先に形成したＮ
十型の第２の半導体領域部分６２゜７２と第３の領域部
分６３．７３の端部の位置は異なり、前記第２図に示す
ように３重構造の濃度プロファイルをもつこととなる。
［効果コ
ＬＤＤ構造における低濃度の半導体領域部分と高濃度の
半導体領域部分との間に、中濃度の半導体領域部分を設
けているので、低濃度の半導体領域部分の長さを相対的
に短くすることができる。
半導体領域部分との間に、中濃度の半導体領域部分を設
けているので、低濃度の半導体領域部分の長さを相対的
に短くすることができる。
そのため、サイドウオールを長くしても低濃度の部分の
直列抵抗がそれほど増大することがなく、したがって素
子特性の劣化を防ぐことができる。
直列抵抗がそれほど増大することがなく、したがって素
子特性の劣化を防ぐことができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、Ｎ＋型および
Ｎ−型の各領域部分６２．７２；６３，７３を互いに拡
散係数の異なる不純物（リンおよびヒ素）をイオン打込
みすることによって形成することができる。その場合、
前記り工程での熱処理を行なわずに前記Ｅ工程の後で熱
処理するようにすればよい。したがって。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、Ｎ＋型および
Ｎ−型の各領域部分６２．７２；６３，７３を互いに拡
散係数の異なる不純物（リンおよびヒ素）をイオン打込
みすることによって形成することができる。その場合、
前記り工程での熱処理を行なわずに前記Ｅ工程の後で熱
処理するようにすればよい。したがって。
熱処理が少なくなるので、短チヤネル化の上でも有利で
ある。
ある。
［利用分野］
本発明は、短チャネルのＭＩＳＦＥＴ、特にＭＯＳＦＥ
Ｔを含む種々の半導体装置、ＭＯＳ、ＣＭＯＳあるいは
バイポーラＣＭＯ３の各デバイスに適用することができ
る。
Ｔを含む種々の半導体装置、ＭＯＳ、ＣＭＯＳあるいは
バイポーラＣＭＯ３の各デバイスに適用することができ
る。
第１図は本発明の一実施例を示す断面構造図、第２図は
、ドレイン近傍の濃度プロファイルを示す図、 第３図Ａ−Ｅは製造方法を示す工程断面図である。 １・・・半導体基板、２・・・分離領域。 ３・・・ＭＯＳＦＥＴ、４・・・ゲート絶縁膜、５・・
・ゲート電極、６・・・ソース、７・・・ドレイン、８
・・・サイドウオール、９・・・層間絶縁膜、１０・・
・アルミニウム配線、１１・・・コンタクト穴、６１．
７１・・・第１の半導体領域部分、６２．７２・・・第
２の半導体領域部分、６３．７３・・・第３の半導体領
域部分、第 １ 図 第 ３ 図
、ドレイン近傍の濃度プロファイルを示す図、 第３図Ａ−Ｅは製造方法を示す工程断面図である。 １・・・半導体基板、２・・・分離領域。 ３・・・ＭＯＳＦＥＴ、４・・・ゲート絶縁膜、５・・
・ゲート電極、６・・・ソース、７・・・ドレイン、８
・・・サイドウオール、９・・・層間絶縁膜、１０・・
・アルミニウム配線、１１・・・コンタクト穴、６１．
７１・・・第１の半導体領域部分、６２．７２・・・第
２の半導体領域部分、６３．７３・・・第３の半導体領
域部分、第 １ 図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 １、ゲート電極の側部にサイドウォールを有するＭＩＳ
ＦＥＴを備え、このＭＩＳＦＥＴのドレイン領域のチャ
ネル側の端部が、低濃度、中濃度および高濃度の第１、
第２および第３の各半導体領域部分から成る３重構造で
あることを特徴とする半導体装置。 ２、前記低濃度の第１の半導体領域部分は、前記高濃度
の第３の半導体領域部分に含まれる不純物よりも拡散係
数の大きい不純物を含む、特許請求の範囲第１項記載の
半導体装置。 ３、前記第１の半導体領域部分に含まれる不純物はリン
、前記第３の半導体領域部分に含まれる不純物はヒ素で
ある、特許請求の範囲第２項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26074284A JPS61139070A (ja) | 1984-12-12 | 1984-12-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26074284A JPS61139070A (ja) | 1984-12-12 | 1984-12-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61139070A true JPS61139070A (ja) | 1986-06-26 |
Family
ID=17352115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26074284A Pending JPS61139070A (ja) | 1984-12-12 | 1984-12-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61139070A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173756A (ja) * | 1987-12-28 | 1989-07-10 | Toshiba Corp | 半導体装置の製造方法 |
| US5217910A (en) * | 1990-11-05 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating semiconductor device having sidewall spacers and oblique implantation |
| JP2003017506A (ja) * | 2001-06-02 | 2003-01-17 | Samsung Electronics Co Ltd | Ｌ字型スペーサを利用する半導体トランジスタ及びその製造方法 |
| US7868385B2 (en) | 2004-10-15 | 2011-01-11 | Fujitsu Semiconductor Limited | Semiconductor device with increased drain breakdown voltage |
-
1984
- 1984-12-12 JP JP26074284A patent/JPS61139070A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173756A (ja) * | 1987-12-28 | 1989-07-10 | Toshiba Corp | 半導体装置の製造方法 |
| US5217910A (en) * | 1990-11-05 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating semiconductor device having sidewall spacers and oblique implantation |
| JP2003017506A (ja) * | 2001-06-02 | 2003-01-17 | Samsung Electronics Co Ltd | Ｌ字型スペーサを利用する半導体トランジスタ及びその製造方法 |
| US7868385B2 (en) | 2004-10-15 | 2011-01-11 | Fujitsu Semiconductor Limited | Semiconductor device with increased drain breakdown voltage |
| US8298898B2 (en) | 2004-10-15 | 2012-10-30 | Fujitsu Semiconductor Limited | Manufacturing method of semiconductor device with increased drain breakdown voltage |
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