JP2729169B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造のＭＯＳ型トランジスタの製造方法に
関する。
法に関し、特にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造のＭＯＳ型トランジスタの製造方法に
関する。
【０００２】
【従来の技術】従来の一般的なＬＤＤ構造のＭＯＳ型ト
ランジスタの製造方法を、特公平６−３０３８９号公報
をもとに図４で説明する。ここで、図４はＬＤＤ構造を
有するＭＯＳ型トランジスタの製造工程順の略断面図で
ある。
ランジスタの製造方法を、特公平６−３０３８９号公報
をもとに図４で説明する。ここで、図４はＬＤＤ構造を
有するＭＯＳ型トランジスタの製造工程順の略断面図で
ある。
【０００３】図４（ａ）に示す様に、シリコン基板３１
の表面上にフィールド酸化膜３２を部分的に形成し、更
にゲート酸化膜３３を形成した後、ゲート電極３４を形
成する。
の表面上にフィールド酸化膜３２を部分的に形成し、更
にゲート酸化膜３３を形成した後、ゲート電極３４を形
成する。
【０００４】その後、ゲート電極３４をマスクとして低
濃度のイオン注入を行い、低濃度で、浅いソース・ドレ
イン３５を形成する。その後、図４（ｂ）に示すように
化学気相成長法（ＣＶＤ）によりシリコン酸化膜３６を
形成する。
濃度のイオン注入を行い、低濃度で、浅いソース・ドレ
イン３５を形成する。その後、図４（ｂ）に示すように
化学気相成長法（ＣＶＤ）によりシリコン酸化膜３６を
形成する。
【０００５】次に、図４（ｃ）に示すように、反応性イ
オンエッチング（ＲＩＥ）によるシリコン酸化膜３６の
異方性エッチングを行い、ゲート電極３４の側壁にサイ
ドウォール酸化膜３７を残す。そして、このゲート電極
３４とそのサイドウォール酸化膜３７をマスクとして高
濃度不純物のイオン注入を行い、高濃度ソース・ドレイ
ン３８を形成する。
オンエッチング（ＲＩＥ）によるシリコン酸化膜３６の
異方性エッチングを行い、ゲート電極３４の側壁にサイ
ドウォール酸化膜３７を残す。そして、このゲート電極
３４とそのサイドウォール酸化膜３７をマスクとして高
濃度不純物のイオン注入を行い、高濃度ソース・ドレイ
ン３８を形成する。
【０００６】このようにして、ソース・ドレイン領域が
ＬＤＤ構造となるＭＯＳ型トランジスタが完成する。
ＬＤＤ構造となるＭＯＳ型トランジスタが完成する。
【０００７】
【発明が解決しようとする課題】しかしながら、この従
来の技術のＬＤＤ構造ではゲート酸化膜３３の厚さが均
一であるために、ゲート酸化膜の厚さが薄くなると、ゲ
ート酸化膜の耐圧が低下すると共にホットキャリア耐性
が不充分になる。
来の技術のＬＤＤ構造ではゲート酸化膜３３の厚さが均
一であるために、ゲート酸化膜の厚さが薄くなると、ゲ
ート酸化膜の耐圧が低下すると共にホットキャリア耐性
が不充分になる。
【０００８】その理由は次のようである。すなわち、一
般にゲート長が短くなるとドレイン近傍の電界が高めら
れる。そして、キャリアが高エネルギーでＭＯＳ型トラ
ンジスタのチャネルを通過すると、半導体（例えばシリ
コン）の原子と衝突し、インパクトイオン化によってホ
ットキャリアがドレイン端の近傍に発生する。このホッ
トキャリアがゲート電極の電界の影響を受けてゲート酸
化膜中にトラップされる。そこで、ゲート酸化膜が薄く
なれば、ゲート電極からの電界が強くなり、より多くの
ホットキャリアがゲート酸化膜にトラップされることに
なる。そして、ＭＯＳ型トランジスタの閾値を変動させ
たり、トランジスタのコンダクタンスの劣化を招くよう
になる。
般にゲート長が短くなるとドレイン近傍の電界が高めら
れる。そして、キャリアが高エネルギーでＭＯＳ型トラ
ンジスタのチャネルを通過すると、半導体（例えばシリ
コン）の原子と衝突し、インパクトイオン化によってホ
ットキャリアがドレイン端の近傍に発生する。このホッ
トキャリアがゲート電極の電界の影響を受けてゲート酸
化膜中にトラップされる。そこで、ゲート酸化膜が薄く
なれば、ゲート電極からの電界が強くなり、より多くの
ホットキャリアがゲート酸化膜にトラップされることに
なる。そして、ＭＯＳ型トランジスタの閾値を変動させ
たり、トランジスタのコンダクタンスの劣化を招くよう
になる。
【０００９】本発明の目的は、上記の問題点を解決し、
ソース・ドレインがＬＤＤ構造であり、ホットキャリア
耐性の高いＭＯＳ型トランジスタを有する半導体装置の
製造方法を提供することにある。
ソース・ドレインがＬＤＤ構造であり、ホットキャリア
耐性の高いＭＯＳ型トランジスタを有する半導体装置の
製造方法を提供することにある。
【００１０】
【課題を解決するための手段】このために、本発明の半
導体装置の製造方法は、ＬＤＤ構造を持つＭＯＳ型トラ
ンジスタを構成要素とする半導体装置の製造方法におい
て、半導体基板上にゲート酸化膜を介して多結晶シリコ
ンのゲート電極を形成する工程と、前記半導体基板上で
あり前記ゲート電極に対しセルフアライン（自己整合
的）に高濃度不純物を含むソース・ドレインを形成する
工程と、前記のゲート電極を熱酸化する工程と、前記熱
酸化工程によって酸化されたゲート電極の側壁の酸化膜
をドライエッチングで除去する工程と、前記側壁の酸化
膜を除去した後のゲート電極に対しセルフアラインに低
濃度不純物を含むソース・ドレインを形成する工程とを
含み、ソース・ドレイン近傍のゲート酸化膜を他の部分
のゲート酸化膜より厚く形成する。
導体装置の製造方法は、ＬＤＤ構造を持つＭＯＳ型トラ
ンジスタを構成要素とする半導体装置の製造方法におい
て、半導体基板上にゲート酸化膜を介して多結晶シリコ
ンのゲート電極を形成する工程と、前記半導体基板上で
あり前記ゲート電極に対しセルフアライン（自己整合
的）に高濃度不純物を含むソース・ドレインを形成する
工程と、前記のゲート電極を熱酸化する工程と、前記熱
酸化工程によって酸化されたゲート電極の側壁の酸化膜
をドライエッチングで除去する工程と、前記側壁の酸化
膜を除去した後のゲート電極に対しセルフアラインに低
濃度不純物を含むソース・ドレインを形成する工程とを
含み、ソース・ドレイン近傍のゲート酸化膜を他の部分
のゲート酸化膜より厚く形成する。
【００１１】ここで、前記ゲート電極を熱酸化する工程
は高圧酸化法によりなされる。また、熱酸化の雰囲気と
してドライＯ2 、スチームあるいはウェットＯ2 が用い
られる。
は高圧酸化法によりなされる。また、熱酸化の雰囲気と
してドライＯ2 、スチームあるいはウェットＯ2 が用い
られる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図１
乃至図３に基づいて説明する。ここで、図１と図２はＣ
ＭＯＳ型トランジスタの製造工程順の断面図である。
乃至図３に基づいて説明する。ここで、図１と図２はＣ
ＭＯＳ型トランジスタの製造工程順の断面図である。
【００１３】図１（ａ）に示すように、不純物濃度が１
×１０15ｃｍ-3のＰ型の単結晶のシリコン基板１の表面
に、フォトレジストをマスクとして、リンイオン及びボ
ロンイオンを注入し、熱処理によりこれらの不純物イオ
ンを活性化し、Ｎウェル２及びＰウェル３を形成する。
次に、Ｎウェル２はＰチャネルトランジスタ領域とな
り、Ｐウェル３はＮチャネルトランジスタ領域になる。
次に、Ｎウェル２及びＰウェル３の表面に、シリコン窒
化膜を用いた選択酸化法によりフィールド酸化膜４を形
成する。続いて、フィールド酸化膜４で挟まれたシリコ
ン基板１の活性領域に厚さ１０ｎｍのゲート酸化膜５を
熱酸化法で形成する。この後、ソースとドレイン間のパ
ンチスルー防止及び所定のゲートの閾値電圧が得られる
ようにするためチャネル領域への不純物イオン（図示さ
れていない）注入を行う。
×１０15ｃｍ-3のＰ型の単結晶のシリコン基板１の表面
に、フォトレジストをマスクとして、リンイオン及びボ
ロンイオンを注入し、熱処理によりこれらの不純物イオ
ンを活性化し、Ｎウェル２及びＰウェル３を形成する。
次に、Ｎウェル２はＰチャネルトランジスタ領域とな
り、Ｐウェル３はＮチャネルトランジスタ領域になる。
次に、Ｎウェル２及びＰウェル３の表面に、シリコン窒
化膜を用いた選択酸化法によりフィールド酸化膜４を形
成する。続いて、フィールド酸化膜４で挟まれたシリコ
ン基板１の活性領域に厚さ１０ｎｍのゲート酸化膜５を
熱酸化法で形成する。この後、ソースとドレイン間のパ
ンチスルー防止及び所定のゲートの閾値電圧が得られる
ようにするためチャネル領域への不純物イオン（図示さ
れていない）注入を行う。
【００１４】次に、全面に多結晶シリコン膜を４００ｎ
ｍの厚さに堆積し、リンドープを行い導電型をＮ型とす
る。そして、フォトリソグラフィ技術とドライエッチン
グ技術を用いてこの多結晶シリコン膜を加工しゲート電
極６を形成する。
ｍの厚さに堆積し、リンドープを行い導電型をＮ型とす
る。そして、フォトリソグラフィ技術とドライエッチン
グ技術を用いてこの多結晶シリコン膜を加工しゲート電
極６を形成する。
【００１５】次に、Ｎチャネルトランジスタの素子領域
をフォトレジストで覆い、またゲート電極６をマスクと
したセルフアライン法によってＰ型不純物をイオン注入
し、Ｐチャネルトランジスタの高濃度ソース・ドレイン
７を形成する。
をフォトレジストで覆い、またゲート電極６をマスクと
したセルフアライン法によってＰ型不純物をイオン注入
し、Ｐチャネルトランジスタの高濃度ソース・ドレイン
７を形成する。
【００１６】ここで、イオンはすべてが垂直に注入され
るのではなく、不純物イオンがシリコン基板１中のシリ
コン原子と衝突し、横方向に分散される（これは小さい
のが望ましい）。例えば、Ｐ型不純物としてボロン
（Ｂ）を１０ｋｅｖのエネルギーで注入したときの横方
向分散は０．０１５μｍとなる。
るのではなく、不純物イオンがシリコン基板１中のシリ
コン原子と衝突し、横方向に分散される（これは小さい
のが望ましい）。例えば、Ｐ型不純物としてボロン
（Ｂ）を１０ｋｅｖのエネルギーで注入したときの横方
向分散は０．０１５μｍとなる。
【００１７】近年、軽元素のボロンを注入する際、その
制御性を向上するため、フッ化ボロン（ＢＦ2 ）を用い
る。この場合、５．６ｋｅｖでボロンを注入するのは、
フッ化ボロンを２５ｋｅｖで注入するのに相当する。
制御性を向上するため、フッ化ボロン（ＢＦ2 ）を用い
る。この場合、５．６ｋｅｖでボロンを注入するのは、
フッ化ボロンを２５ｋｅｖで注入するのに相当する。
【００１８】しかし、本発明の実施例としては、イオン
種をボロンとし、注入エネルギーを１０ｋｅｖ、注入ド
ーズ量を５×１０15ｃｍ-2とする。この条件で注入した
ときのＰチャネルトランジスタの高濃度ソース・ドレイ
ン７は、その部分の拡大図に示すようにゲート電極６と
のオーバラップ部８で横方向分散０．０１５μｍの距離
でオーバラップしている。
種をボロンとし、注入エネルギーを１０ｋｅｖ、注入ド
ーズ量を５×１０15ｃｍ-2とする。この条件で注入した
ときのＰチャネルトランジスタの高濃度ソース・ドレイ
ン７は、その部分の拡大図に示すようにゲート電極６と
のオーバラップ部８で横方向分散０．０１５μｍの距離
でオーバラップしている。
【００１９】同様に、今度はＰチャネルトランジスタの
素子領域をフォトレジストで覆い、またゲート電極６を
マスクとしたセルフアライン法によってＮ型不純物をイ
オン注入し、Ｎチャネルトランジスタの高濃度ソース・
ドレイン９を形成する。
素子領域をフォトレジストで覆い、またゲート電極６を
マスクとしたセルフアライン法によってＮ型不純物をイ
オン注入し、Ｎチャネルトランジスタの高濃度ソース・
ドレイン９を形成する。
【００２０】このときのイオン注入条件は、イオン種を
ヒ素（Ａｓ）とし、注入エネルギーは６５ｋｅｖ、注入
ドーズ量を３×１０15ｃｍ-2とする。このときのＮチャ
ネルトランジスタのゲート電極６と横方向分散によるオ
ーバラップは、０．０１μｍとなる。
ヒ素（Ａｓ）とし、注入エネルギーは６５ｋｅｖ、注入
ドーズ量を３×１０15ｃｍ-2とする。このときのＮチャ
ネルトランジスタのゲート電極６と横方向分散によるオ
ーバラップは、０．０１μｍとなる。
【００２１】このようにした後、ソース・ドレイン形成
のための上記のフォトレジストを除去した後、８００℃
のスチーム酸化を常圧で１００分間行う。この熱酸化
で、図１（ｂ）に示すようにゲート電極６の上部及び側
壁また、ＭＯＳ型トランジスタの高濃度ソース・ドレイ
ン７および９上にシリコン熱酸化膜１０が成長する。
のための上記のフォトレジストを除去した後、８００℃
のスチーム酸化を常圧で１００分間行う。この熱酸化
で、図１（ｂ）に示すようにゲート電極６の上部及び側
壁また、ＭＯＳ型トランジスタの高濃度ソース・ドレイ
ン７および９上にシリコン熱酸化膜１０が成長する。
【００２２】ここで注目すべきことが２点ある。その第
１は、図１（ｂ）に示すようにゲート電極６の端部のゲ
ート酸化膜１１および１２も厚くなることである。ここ
はホットキャリアが発生するドレイン端の近傍領域に相
当する箇所である。
１は、図１（ｂ）に示すようにゲート電極６の端部のゲ
ート酸化膜１１および１２も厚くなることである。ここ
はホットキャリアが発生するドレイン端の近傍領域に相
当する箇所である。
【００２３】その第２は、ゲート電極６が酸化されるこ
とで、ゲート長が短くなっている点である。多結晶シリ
コン膜あるいはシリコン基板を熱酸化すると、成長した
シリコン酸化膜は酸化前のシリコン表面より内部へ食い
込んでくる。そして、この酸化によりシリコン酸化膜は
元のシリコンの２倍の体積になる。
とで、ゲート長が短くなっている点である。多結晶シリ
コン膜あるいはシリコン基板を熱酸化すると、成長した
シリコン酸化膜は酸化前のシリコン表面より内部へ食い
込んでくる。そして、この酸化によりシリコン酸化膜は
元のシリコンの２倍の体積になる。
【００２４】次に、図１（ｃ）に示すように異方性のＲ
ＩＥの方法でゲート電極６の上部および側壁、また、高
濃度ソース・ドレイン７および９上のシリコン熱酸化膜
１０をドライエッチングする。このエッチングにより、
ゲート電極６の端部と高濃度ソース・ドレイン７あるい
は９の端部との間にオフセット１３および１４が形成さ
れる。
ＩＥの方法でゲート電極６の上部および側壁、また、高
濃度ソース・ドレイン７および９上のシリコン熱酸化膜
１０をドライエッチングする。このエッチングにより、
ゲート電極６の端部と高濃度ソース・ドレイン７あるい
は９の端部との間にオフセット１３および１４が形成さ
れる。
【００２５】このオフセット１３および１４の長さ（以
下、オフセット量という）は、ゲート電極６のパターン
の片側が酸化されて後退した分すなわちシリコン熱酸化
膜１０の膜厚の半分（Ｔ／２）、イオン注入による横方
向分散（ΔＲ）および熱酸化工程でのソース・ドレイン
の拡散長（√Ｄｔ）を用いて（１）式で表される。
下、オフセット量という）は、ゲート電極６のパターン
の片側が酸化されて後退した分すなわちシリコン熱酸化
膜１０の膜厚の半分（Ｔ／２）、イオン注入による横方
向分散（ΔＲ）および熱酸化工程でのソース・ドレイン
の拡散長（√Ｄｔ）を用いて（１）式で表される。
【００２６】 Ｌｏｆｆ＝Ｔ／２−（ΔＲ＋√Ｄｔ） （１）式 ここで、Ｌｏｆｆはオフセット量、Ｔはシリコン熱酸化
膜の膜厚、ΔＲはイオン注入での横方向分散、Ｄはイオ
ン注入した不純物の拡散係数、ｔは熱酸化時間である。
膜の膜厚、ΔＲはイオン注入での横方向分散、Ｄはイオ
ン注入した不純物の拡散係数、ｔは熱酸化時間である。
【００２７】このオフセットの量と酸化時間との関係を
図３に示す。ここで、図３は、熱酸化が８００℃のスチ
ーム酸化の場合であり、ＮチャネルトランジスタとＰチ
ャネルトランジスタの場合とが示されている。
図３に示す。ここで、図３は、熱酸化が８００℃のスチ
ーム酸化の場合であり、ＮチャネルトランジスタとＰチ
ャネルトランジスタの場合とが示されている。
【００２８】図３に示すように、全般に、Ｐチャネルト
ランジスタの場合のオフセット量がＮチャネルトランジ
スタのオフセット量より小さくなっている。例えば、熱
酸化時間が１００分の場合に、Ｎチャネルの場合で０．
１２μｍ程度、Ｐチャネルの場合に０．０７μｍ程度で
ある。このことは、ボロンの拡散がヒ素のそれより大き
くなるためである。
ランジスタの場合のオフセット量がＮチャネルトランジ
スタのオフセット量より小さくなっている。例えば、熱
酸化時間が１００分の場合に、Ｎチャネルの場合で０．
１２μｍ程度、Ｐチャネルの場合に０．０７μｍ程度で
ある。このことは、ボロンの拡散がヒ素のそれより大き
くなるためである。
【００２９】なお、Ｐチャネルトランジスタはキャリア
が正孔であるため、ホットキャリアの発生確率がＮチャ
ネルトランジスタに比べて小さい。また、ゲート電極６
は導電型がＮ型であることより、Ｐチャネルトランジス
タは埋め込みチャネル型となり、これも表面チャネル型
のＮチャネルランジスタよりホットキャリアに対して強
いチャネル構造となる。よって、Ｎチャネルトランジス
タと同じオフセット量であると、ホットキャリアに対し
て過度の電界緩和となる。このため、Ｎチャネルトラン
ジスタより小さいオフセット量のＰチャネルトランジス
タが得られる本発明の方法は非常に好都合な方法にな
る。これらオフセット量は、不純物の種類、酸化条件
（主に酸化温度、酸化時間、酸化気圧）などをパラメー
タとしてコントロールすることが可能である。
が正孔であるため、ホットキャリアの発生確率がＮチャ
ネルトランジスタに比べて小さい。また、ゲート電極６
は導電型がＮ型であることより、Ｐチャネルトランジス
タは埋め込みチャネル型となり、これも表面チャネル型
のＮチャネルランジスタよりホットキャリアに対して強
いチャネル構造となる。よって、Ｎチャネルトランジス
タと同じオフセット量であると、ホットキャリアに対し
て過度の電界緩和となる。このため、Ｎチャネルトラン
ジスタより小さいオフセット量のＰチャネルトランジス
タが得られる本発明の方法は非常に好都合な方法にな
る。これらオフセット量は、不純物の種類、酸化条件
（主に酸化温度、酸化時間、酸化気圧）などをパラメー
タとしてコントロールすることが可能である。
【００３０】次に、図２（ａ）に示すように、Ｎチャネ
ルトランジスタの素子領域をフォトレジストで覆い、ま
たゲート電極６をマスクとしたセルフアライン法によっ
てＰ型不純物であるフッ化ボロンをイオン注入し、オフ
セット１３領域に浅いソース・ドレイン１５を形成す
る。次に、Ｐチャネルトランジスタの素子領域をフォト
レジストで覆い、またゲート電極６をマスクとしたセル
フアライン法によってＮ型不純物であるヒ素をイオン入
し、オフセット１４領域にＮチャネルトランジスタの浅
いソース・ドレイン１６を形成する。
ルトランジスタの素子領域をフォトレジストで覆い、ま
たゲート電極６をマスクとしたセルフアライン法によっ
てＰ型不純物であるフッ化ボロンをイオン注入し、オフ
セット１３領域に浅いソース・ドレイン１５を形成す
る。次に、Ｐチャネルトランジスタの素子領域をフォト
レジストで覆い、またゲート電極６をマスクとしたセル
フアライン法によってＮ型不純物であるヒ素をイオン入
し、オフセット１４領域にＮチャネルトランジスタの浅
いソース・ドレイン１６を形成する。
【００３１】このようにして、図２（ａ）に示すよう
に、ゲート酸化膜５より膜厚の厚い端部のゲート酸化膜
１１および１２の直下に、ＬＤＤ構造を形成する浅いソ
ース・ドレイン１５及び１６が設けられることになる。
に、ゲート酸化膜５より膜厚の厚い端部のゲート酸化膜
１１および１２の直下に、ＬＤＤ構造を形成する浅いソ
ース・ドレイン１５及び１６が設けられることになる。
【００３２】次に図２（ｂ）に示すように、全面にＣＶ
Ｄ法により層間絶縁膜１７を形成し、その後Ｐチャネル
トランジスタとＮチャネルトランジスタのソース・ドレ
インの上にコンタクトホールを開口しアルミ配線１８を
形成する。
Ｄ法により層間絶縁膜１７を形成し、その後Ｐチャネル
トランジスタとＮチャネルトランジスタのソース・ドレ
インの上にコンタクトホールを開口しアルミ配線１８を
形成する。
【００３３】このようにして、図２（ｂ）に示すよう
に、Ｎウェル２に形成されるＰチャネルトランジスタお
よびＰウェル３に形成されるＮチャネルトランジスタの
ゲート酸化膜の端部に膜厚の厚いゲート酸化膜が端部の
ゲート酸化膜１１および１２でもって形成される。そし
て、このゲート酸化膜の端部にＬＤＤ構造のソース・ド
レインが形成される。
に、Ｎウェル２に形成されるＰチャネルトランジスタお
よびＰウェル３に形成されるＮチャネルトランジスタの
ゲート酸化膜の端部に膜厚の厚いゲート酸化膜が端部の
ゲート酸化膜１１および１２でもって形成される。そし
て、このゲート酸化膜の端部にＬＤＤ構造のソース・ド
レインが形成される。
【００３４】このようなＣＭＯＳ型トランジスタにおい
ては、ドレインに印加される電界は浅いソース・ドレイ
ン１５あるいは１６で緩和される。また、ゲート電極６
とドレイン間の電界は、端部のゲート酸化膜１１で緩和
される。このような２つの電界緩和で、ホットキャリア
耐性は大幅に向上するようになる。
ては、ドレインに印加される電界は浅いソース・ドレイ
ン１５あるいは１６で緩和される。また、ゲート電極６
とドレイン間の電界は、端部のゲート酸化膜１１で緩和
される。このような２つの電界緩和で、ホットキャリア
耐性は大幅に向上するようになる。
【００３５】以上の実施の形態では、シリコン熱酸化膜
１０は、常圧のスチーム酸化で形成される場合について
説明された。この場合の熱酸化は、酸化雰囲気ガスとし
てドライＯ2 、Ｈ2 ＯとＯ2 の混合ガスで行われてもよ
い。ここで、前者の場合をドライＯ2 酸化法、後者の場
合をウェット酸化法という。さらには、酸化雰囲気ガス
が高圧であってもよい。この高圧酸化の場合には、酸化
温度が低温になるため常圧の場合よりオフセット量は増
大するようになる。
１０は、常圧のスチーム酸化で形成される場合について
説明された。この場合の熱酸化は、酸化雰囲気ガスとし
てドライＯ2 、Ｈ2 ＯとＯ2 の混合ガスで行われてもよ
い。ここで、前者の場合をドライＯ2 酸化法、後者の場
合をウェット酸化法という。さらには、酸化雰囲気ガス
が高圧であってもよい。この高圧酸化の場合には、酸化
温度が低温になるため常圧の場合よりオフセット量は増
大するようになる。
【００３６】
【発明の効果】以上に説明したように本発明の製造方法
では、パターニングしたゲート電極の熱酸化で、ゲート
電極端に厚いゲート酸化膜を形成すると共に、この熱酸
化で形成したシリコン酸化膜をドライエッチングしソー
ス・ドレインとなる領域にオフセットを形成してからＬ
ＤＤ構造のソース・ドレインを作製する。
では、パターニングしたゲート電極の熱酸化で、ゲート
電極端に厚いゲート酸化膜を形成すると共に、この熱酸
化で形成したシリコン酸化膜をドライエッチングしソー
ス・ドレインとなる領域にオフセットを形成してからＬ
ＤＤ構造のソース・ドレインを作製する。
【００３７】このため、ホットキャリアのゲート酸化膜
へのトラップを抑制でき、信頼性の高いＭＯＳ型トラン
ジスタを製造できるようになる。
へのトラップを抑制でき、信頼性の高いＭＯＳ型トラン
ジスタを製造できるようになる。
【００３８】その理由は、ドレイン近傍のゲート酸化膜
を厚くし、更にＬＤＤ構造となっているため、ドレイン
近傍の電界の緩和を図れるためである。
を厚くし、更にＬＤＤ構造となっているため、ドレイン
近傍の電界の緩和を図れるためである。
【００３９】また、この方法では製造コストを低く抑え
ることができる。
ることができる。
【００４０】その理由は、ドレイン近傍のゲート酸化膜
を厚くする工程とオフセットを形成するための工程とが
兼用されていることにある。それは上記のゲート電極の
熱酸化である。
を厚くする工程とオフセットを形成するための工程とが
兼用されていることにある。それは上記のゲート電極の
熱酸化である。
【００４１】また、この製造方法では、ソース・ドレイ
ン形成時の製造バラツキが小さくなる。
ン形成時の製造バラツキが小さくなる。
【００４２】その理由は、フォトリソグラフィ工程での
露光装置の位置合わせ精度によらず、ゲート電極に対し
てセルフアライン的にソース・ドレインを形成できるこ
とと、厚い酸化膜を通してイオン注入する必要がないた
め、注入エネルギーを高くせず、バラツキが小さくなる
低いイオン注入エネルギーでソース・ドレインを形成で
きることにある。
露光装置の位置合わせ精度によらず、ゲート電極に対し
てセルフアライン的にソース・ドレインを形成できるこ
とと、厚い酸化膜を通してイオン注入する必要がないた
め、注入エネルギーを高くせず、バラツキが小さくなる
低いイオン注入エネルギーでソース・ドレインを形成で
きることにある。
【００４３】以上のようにして、ソース・ドレインがＬ
ＤＤ構造を有し、ホットキャリア耐性の高いＭＯＳ型ト
ランジスタが容易に製造できるようになる。
ＤＤ構造を有し、ホットキャリア耐性の高いＭＯＳ型ト
ランジスタが容易に製造できるようになる。
【図１】本発明の実施の形態を説明するための工程順の
断面図である。
断面図である。
【図２】本発明の実施の形態を説明するための工程順の
断面図である。
断面図である。
【図３】オフセットの量と酸化時間の関係を示すグラフ
である。
である。
【図４】従来の技術を説明するための工程順の断面図で
ある。
ある。
１，３１ シリコン基板 ２ Ｎウェル ３ Ｐウェル ４，３２ フィールド酸化膜 ５，３３ ゲート酸化膜 ６，３４ ゲート電極 ７，９，３８ 高濃度ソース・ドレイン ８ オーバラップ部 １０ シリコン熱酸化膜 １１，１２ 端部のゲート酸化膜 １３，１４ オフセット １５，１６，３５ 浅いソース・ドレイン １７ 層間絶縁膜 １８ アルミ金属 ３６ シリコン酸化膜 ３７ サイドウォール酸化膜
Claims (3)
- 【請求項１】 ＬＤＤ構造を持つＭＯＳ型トランジスタ
を構成要素とする半導体装置の製造方法において、半導
体基板上にゲート酸化膜を介して多結晶シリコンのゲー
ト電極を形成する工程と、前記半導体基板上であり前記
ゲート電極に対しセルフアラインに高濃度不純物を含む
ソース・ドレインを形成する工程と、前記のゲート電極
を熱酸化する工程と、前記熱酸化工程によって酸化され
たゲート電極の側壁の酸化膜をドライエッチングで除去
する工程と、前記側壁の酸化膜を除去した後のゲート電
極に対しセルフアラインに低濃度不純物を含むソース・
ドレインを形成する工程とを含み、前記ソース・ドレイ
ン近傍のゲート酸化膜を他の部分のゲート酸化膜より厚
く形成することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ゲート電極を熱酸化する工程が、高
圧酸化法によりなることを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項３】 前記ゲート電極を熱酸化する工程が、ド
ライＯ2 酸化法、スチーム酸化法あるいはウェット酸化
法によりなることを特徴とする請求項１記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34152895A JP2729169B2 (ja) | 1995-12-27 | 1995-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34152895A JP2729169B2 (ja) | 1995-12-27 | 1995-12-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09181312A JPH09181312A (ja) | 1997-07-11 |
| JP2729169B2 true JP2729169B2 (ja) | 1998-03-18 |
Family
ID=18346770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34152895A Expired - Lifetime JP2729169B2 (ja) | 1995-12-27 | 1995-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2729169B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002110972A (ja) | 2000-09-28 | 2002-04-12 | Nec Corp | 半導体装置およびその製造方法 |
| JP2007149853A (ja) * | 2005-11-25 | 2007-06-14 | Nec Electronics Corp | 半導体装置およびその製造方法 |
-
1995
- 1995-12-27 JP JP34152895A patent/JP2729169B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09181312A (ja) | 1997-07-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971118 |