JPH05267331A - Ｍｏｓ型半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ポケット注入領域をもつＬＤＤ構造のＭＯＳ
トランジスタを再現性よくエッチバックによらない方法
で製造する。 【構成】 （Ａ）Ｎ型活性領域にゲート絶縁膜４を形成
し、その上にポリシリコンのゲート電極５を形成し、ゲ
ート電極５をマスクとしてボロンを注入してソース・ド
レイン用の低濃度Ｐ型領域７，８を形成する。（Ｂ）熱
酸化してゲート電極５の表面にＳｉＯ₂膜９を形成し、
それをマスクとしてボロンを注入してソース・ドレイン
用の高濃度Ｐ型領域１１，１２を形成する。（Ｃ）Ｓｉ
Ｏ₂膜９を除去した後、ゲート電極５をマスクとしてリ
ンをイオン注入してポケット注入層の低濃度Ｎ型領域１
３，１４を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は特性を改良したＭＯＳ型
半導体装置を製造する方法に関するものである。

【０００２】

【従来の技術】ＭＯＳトランジスタでショートチャネル
効果を抑制するために、図１に示されるようにポケット
注入層２６を有する改良型ＬＤＤ構造が提案されてい
る。この構造のＭＯＳトランジスタを製造するには、ゲ
ート酸化膜を介してポリシリコンゲート電極２８を形成
し、そのゲート電極をマスクとしてＰ型基板２０にＰ型
不純物を深く注入する（ポケット注入層の形成）。ＬＤ
Ｄ構造のソース・ドレインを形成するために、ゲート電
極２８をマスクとしてＮ型不純物を低いドーズ量で注入
して低濃度Ｎ型拡散層２４を形成する。その後、全面に
ＣＶＤ法によりＳｉＯ₂膜を堆積し、反応性イオンエッ
チングによりエッチバックを施してゲート電極側壁にＳ
ｉＯ₂サイドウォールスペーサ３０を形成し、ゲート電
極２８及びサイドウォールスペーサ３０をマスクとして
高いドーズ量でＮ型不純物を注入して高濃度Ｎ型拡散層
２２を形成する。

【０００３】ＬＤＤ構造を形成するための従来から行な
われている方法は、図１で示されたようなサイドウォー
ルスペーサ３０を利用する方法である（例えば特開平１
−１４９４７１号公報参照）。それに対し、ＬＤＤ構造
を形成するのにエッチバックを用いずにポリシリコンゲ
ートの熱酸化膜を利用する方法（酸化膜法と呼ぶ）が提
案されている（特開平３−１６１４０号公報参照）。酸
化膜法ではエッチバック工程がないのでエッチングによ
るダメージが基板に生じない利点がある。しかし、その
引用例にはポケット注入を形成することについては何も
触れられてはいないので、ＬＤＤ構造であっても微細化
を考えた場合ショートチャネル効果は避けられなくな
り、ポケット注入層によりドレイン電界の影響を軽減す
る必要がある。

【０００４】ＭＯＳトランジスタにおいては、トランジ
スタが動作を始めるゲート電圧、すなわちしきい値電圧
Ｖthの値を制御するために、ゲート酸化膜下に不純物を
打ち込むいわゆるチャネルドープが行なわれている。通
常のチャネルドープは１段階のみで行なわれ、チャネル
領域の不純物濃度分布は図２に示されるように一定であ
る。図２で１０５はゲート酸化膜、１０６はゲート電
極、１０７はソース・ドレインである。しかし、不純物
濃度分布が一定の場合にはパンチスルーが起こりやす
く、ショートチャネル効果が起こりやすい。また、チャ
ネル領域の抵抗によって、しきい値電圧以上でのゲート
電圧Ｖｇに対するドレイン電流Ｉｄの関係の曲線の傾き
は図３中のβ₂に示されるようになり、トランジスタの
立ち上り特性はよくない。それに対し、チャネル領域で
の不純物濃度分布を一定にしないで、表面チャネル型で
はソース・ドレインに近い方で不純物濃度が高く、埋込
みチャネル型ではソース・ドレインに近い方で低くなる
ようにしたものが提案されている。このように不純物濃
度を変化させた場合にはソース・ドレインからの空乏層
の伸びを抑えることができるので、パンチスルーもショ
ートチャネル効果も不純物濃度が一定の場合に比べて起
こりにくくなる利点がある。また、しきい値電圧はソー
ス・ドレインに近い個所の不純物濃度で決まり、その位
置での抵抗値が最も高くなるので、しきい値電圧を不純
物濃度分布が一定の場合と同じであるとすれば、不純物
濃度分布が不均一の場合のチャネル領域の抵抗値は不純
物濃度分布が一定の場合より小さくなるため、しきい値
電圧以上でのゲート電圧Ｖｇに対するドレイン電流Ｉｄ
の関係の曲線の傾きは図３中でβ₁として示されるよう
に不純物濃度分布が一定の場合β₂に比べて大きくな
り、トランジスタの立上り特性が改善される。

【０００５】このようにチャネル領域の不純物濃度分布
を不均一に形成するために、ＮＭＯＳトランジスタでは
ソース・ドレインのＮ型拡散層を包み込むようにＰ型拡
散層をボロンの斜めイオン注入方法により形成している
（ＩＥＤＭ９０，pp.３９１〜３９４（ＩＥＥＥ，１９
９０年）参照）。

【０００６】

【発明が解決しようとする課題】ポケット注入層をもつ
図１のＭＯＳトランジスタは、サイドウォールスペーサ
３０を利用して形成されるので、サイドウォールスペー
サ幅ＬがＣＶＤによるＳｉＯ₂膜の膜厚及びエッチバッ
ク時のエッチング量に大きく依存する。そのため、Ｓｉ
Ｏ₂膜の膜厚制御性が低い場合、例えばＬが小さくなっ
た場合には低濃度ソース・ドレイン領域２４が十分に形
成されず、ＬＤＤの利点を活かすことができない。ま
た、エッチバック時に基板表面が露出し、エッチャント
による基板の荒れや汚染が発生する。本発明の第１の目
的はポケット注入領域をもつＬＤＤ構造のＭＯＳトラン
ジスタを再現性よくエッチバックによらない方法で製造
する方法を提供することである。

【０００７】チャネル領域に不均一な不純物濃度分布を
もたせるために斜めイオン注入を用いる方法では、ゲー
ト電極の側壁にサイドウォールスペーサを形成した後に
斜めイオン注入を行なうため、サイドウォールスペーサ
の幅の制御が重要となる。この場合もサイドウォールス
ペーサの幅はＣＶＤによるＳｉＯ₂膜の堆積時の膜厚と
エッチバック量とに依存し、エッチバック後に基板表面
に残渣が残らないようにするために過度にオーバーエッ
チした際にサイドウォールスペーサ幅が小さくなり、結
局チャネル中央部の低濃度領域が小さくなってしまう。
一方、サイドウォールスペーサ幅が大きい場合はソース
・ドレイン側の高濃度領域が小さくなり、パンチスルー
を抑える効果がなくなってしまう。

【０００８】また、ボロンを斜めイオン注入する際にサ
イドウォールスペーサやゲート電極を通して基板にイオ
ン注入を行なっているため、注入ダメージによるトラン
ジスタの特性劣化は避けられない。本発明の第２の目的
はショートチャネル効果やパンチスルーが起こりにく
く、かつ立上り特性を向上させるためにチャネルの不純
物濃度分布を不均一にする構造を、再現性よく、ダメー
ジも少なくして形成する方法を提供することである。

【０００９】

【課題を解決するための手段】ポケット注入領域をもつ
ＬＤＤ構造のＭＯＳトランジスタを再現性よくエッチバ
ックによらない方法で製造するために、本発明方法は素
子分離領域及びゲート酸化膜を形成した後、以下の工程
（Ａ）から（Ｃ）を有する。（Ａ）ポリシリコンゲート
電極を形成し、それをマスクとして半導体基板に第１の
拡散層を形成する工程、（Ｂ）ポリシリコンゲート電極
表面を酸化して酸化膜を形成し、それをマスクとして半
導体基板に第２の拡散層を形成する工程、及び（Ｃ）前
記酸化膜を除去した後、残ったポリシリコンゲート電極
をマスクとして半導体基板に第３の拡散層を形成する工
程。第１の拡散層を低濃度の第１導電型不純物で形成
し、第２の拡散層を高濃度の第１導電型不純物で形成
し、第３の拡散層を低濃度の第２導電型不純物で形成す
るか、又は第１の拡散層を低濃度の第１導電型不純物で
形成し、第２の拡散層を高濃度の第２導電型不純物で形
成し、第３の拡散層を低濃度の第２導電型不純物で形成
する。

【００１０】ゲート酸化膜下のチャネル領域の不純物濃
度がチャネル領域の中央部とソース・ドレイン側とで異
なっている不純物濃度分布を得るために、本発明は以下
の工程（Ａ）から（Ｃ）を有する。（Ａ）半導体基板主
面上に第１の絶縁膜を介して絶縁膜又は半導体膜にてな
るイオン注入制御層を堆積する工程、（Ｂ）イオン注入
制御層上にレジストパターンを形成し、そのレジストパ
ターンをマスクとして第１の絶縁膜が露出するまでイオ
ン注入制御層に等方性エッチングを施してイオン注入制
御層のうちレジストパターンの外側領域及びレジストパ
ターンの外縁から僅かに入り込んだ領域を除去する工
程、及び（Ｃ）レジストパターンを除去した後、パター
ン化されたイオン注入制御層をマスクとして半導体基板
に不純物をイオン注入する工程。

【００１１】本発明の他の態様では、上記のイオン注入
制御層をエッチングする工程（Ｂ）に代えて、イオン注
入制御層上にレジストパターンを形成し、そのレジスト
パターンをマスクとしてイオン注入制御層の膜厚方向の
途中まで等方エッチングを施し、その後再び前記レジス
トパターンをマスクとして今度は第１の絶縁膜が露出す
るまでイオン注入制御層に異方性エッチングを施してイ
オン注入制御層のうちレジストパターンの外側領域及び
レジストパターンの外縁から僅かに入り込んだ領域を除
去する工程とする。

【００１２】ゲート酸化膜下のチャネル領域の不純物濃
度がチャネル領域の中央部とソース・ドレイン側とで異
なっている不純物濃度分布を得るために、本発明の他の
態様は以下の工程（Ａ）から（Ｃ）を有する。（Ａ）半
導体基板主面上に第１の絶縁膜を介してポリシリコン膜
を堆積し、写真製版とエッチングによりそのポリシリコ
ン膜にパターン化を施し、そのパターン化されたポリシ
リコン膜をマスクとして基板に不純物を注入する第１回
目のイオン注入工程、（Ｂ）前記ポリシリコン膜を酸化
してポリシリコン膜表面に酸化膜を形成し、その酸化膜
で被われたパターンをマスクとして基板に不純物を注入
する第２回目のイオン注入工程、及び（Ｃ）前記酸化膜
をエッチングにより除去した後、残存したポリシリコン
膜をマスクとして基板に不純物を注入する第３回目のイ
オン注入工程。

【００１３】

【実施例】図４はポケット注入層を有するＬＤＤ構造の
ＭＯＳトランジスタを製造する第１の方法を示したもの
である。 （Ａ） 抵抗が２０Ω・ｃｍのＰ型シリコン基板にＮ型
不純物（例えばリン）を導入して形成されたＮウエル１
に素子分離のためＬＯＣＯＳ法により０.６〜１.２μｍ
のＳｉＯ₂膜３を形成し、活性領域には１００〜５００
Å、例えば約１５０Åのゲート絶縁膜（ＳｉＯ₂膜）４
を形成する。ゲート絶縁膜４の中央付近に幅Ｌ₁が約１.
０μｍで厚さが３０００〜５０００Å、不純物として例
えばリンを導入して低抵抗化されたポリシリコンのゲー
ト電極５を形成する。ゲート電極５をマスクとしてＰ型
不純物、例えばボロンを活性領域に導入し、ドーズ量１
×１０¹³〜５×１０¹³／ｃｍ²、接合の深さが約０.２μ
ｍのソース・ドレイン用の低濃度Ｐ型領域７，８を形成
する。

【００１４】（Ｂ） 基板を熱酸化雰囲気に導入し、ゲ
ート電極５の表面及びソース・ドレイン表面に熱酸化膜
９，１０を約２０００Åの厚さに形成する。このとき、
ゲート電極５の側壁に成長するＳｉＯ₂膜９の厚さを含
めたゲート電極の幅Ｌ₂は約１.２μｍとなる。熱酸化膜
９をマスクとしてＰ型不純物、例えばＢＦ₂をイオン注
入法により活性領域に導入し、ドーズ量が１×１０¹⁵〜
５×１０¹⁵／ｃｍ²で、接合深さが約０.３μｍのソース
・ドレイン用の高濃度Ｐ型領域１１，１２を形成する。

【００１５】（Ｃ） 熱酸化膜９，１０をＨＦ溶液を用
いて除去した後、ゲート電極５をマスクとしてＮ型不純
物、例えばリンをイオン注入法により活性領域に導入
し、ドーズ量１×１０¹³〜３×１０¹³／ｃｍ²で接合深
さが約０.３μｍのポケット注入層の低濃度Ｎ型領域１
３，１４を形成する。このときの電極幅Ｌ₃は約０.８μ
ｍである。

【００１６】図５はポケット注入層を有するＬＤＤ構造
のＭＯＳトランジスタを製造する第２の方法を示したも
のである。 （Ａ） 図４の（Ａ）と同様にＳｉＯ₂膜３、ゲート絶
縁膜４、ゲート電極５を形成した後、ゲート電極５をマ
スクとしてＮ型不純物、例えばリンを活性領域に導入
し、ドーズ量が１×１０¹³〜３×１０¹³／ｃｍ²、接合
深さが約０.３μｍのポケット注入層用の低濃度Ｎ型領
域１３，１４を形成する。 （Ｂ） 基板を熱酸化雰囲気に導入し、ゲート電極５の
表面及びソース・ドレイン表面に熱酸化膜９，１０を約
２０００Åの厚さに形成する。このとき、ゲート電極５
の側壁に成長するＳｉＯ₂膜９の厚さを含めたゲート電
極の幅Ｌ₂は約１.２μｍとなる。熱酸化膜９をマスクと
してＰ型不純物、例えばＢＦ₂をイオン注入法により活
性領域に導入し、ドーズ量が１×１０¹⁵〜５×１０¹⁵／
ｃｍ²で、接合深さが約０.３μｍのソース・ドレイン用
の高濃度Ｐ型領域１１，１２を形成する。

【００１７】（Ｃ） 熱酸化膜９，１０をＨＦ溶液を用
いて除去した後、ゲート電極５をマスクとしてＰ型不純
物、例えばボロンをイオン注入法により活性領域に導入
し、ドーズ量１×１０¹³〜５×１０¹³／ｃｍ²で接合深
さが約０.２μｍのソース・ドレイン用の低濃度Ｐ型領
域７，８を形成する。このときの電極幅Ｌ₃は約０.８μ
ｍである。

【００１８】図６はＭＯＳトランジスタが形成される領
域とチャネルの導入不純物の導電型が同じ場合、すなわ
ち表面チャネル型トランジスタを形成する場合の一実施
例を示したものである。 （Ａ） Ｐ型シリコン基板又はシリコン基板中に形成し
たＰウエル１０１上に熱酸化法によりＳｉＯ₂膜１０２
を約２５０Åの厚さに形成する。そのＳｉＯ₂膜１０２
上にイオン注入制御層としてＣＶＤ法によってＳｉ₃Ｎ₄
膜１０３を約１０００Åの厚さに堆積し、さらにその上
に耐エッチング層としてレジスト層１０４を積層し、フ
ォトリソグラフィー工程によりレジスト層１０４をパタ
ーン化する。

【００１９】（Ｂ） レジストパターン１０４をマスク
としてウエットエッチング法又はケミカルドライエッチ
ング法によりＳｉＯ₂膜１０２が露出するまで等方性エ
ッチングを施し、Ｓｉ₃Ｎ₄膜１０３をテーパー状にエッ
チングする。 （Ｃ） レジストパターン１０４を除去し、テーパー状
に形成されたＳｉ₃Ｎ₄膜１０３をマスクとしてイオン注
入法により加速エネルギー１０〜３０ＫｅＶ、ドーズ量
２×１０¹²〜５×１０¹²／ｃｍ²のボロンを注入する。
このとき、Ｓｉ₃Ｎ₄膜１０３の厚い部分では基板に導入
されるボロンの量が少なく、Ｓｉ₃Ｎ₄膜１０３の薄い部
分ほど多く導入される。

【００２０】その後、図７（Ａ）に示されるようにゲー
ト酸化膜１０５、ポリシリコンゲート電極１０６、ソー
ス・ドレイン領域１０７を形成してＭＯＳトランジスタ
を構成した場合、ゲート酸化膜１０５の下のチャネル領
域での不純物濃度分布は図７（Ｂ）で実線で示されるよ
うになる。イオン注入制御層１０３はＳｉ₃Ｎ₄膜以外
に、ＳｉＯＮ膜、Ｔａ₂Ｏ₅膜、Ｙ₂Ｏ₃膜などの絶縁膜、
ポリシリコン膜、アモルファスシリコン膜などの半導体
膜でもよい。

【００２１】図８はチャネルに導入されるしきい値制御
のための不純物の導電型がＭＯＳトランジスタが形成さ
れる領域と反対導電型になる場合の埋込みチャネル型ト
ランジスタを形成する場合の他の実施例を示したもので
ある。図６と同じ工程により、ただし工程（Ａ）ではチ
ャネルの中央部に開口をもつようにレジスト１０４をパ
ターン化する。ＭＯＳトランジスタを構成した場合、ゲ
ート酸化膜１０５の下のチャネル領域での不純物濃度分
布は図７（Ｂ）で破線で示されるようにゲート酸化膜の
下の中央部での不純物濃度が最大になる。

【００２２】図９はチャネルの不純物濃度分布を不均一
にした実施例で表面チャネル型トランジスタを形成する
場合の他の実施例を示したものである。 （Ａ） 図６（Ａ）と同様にＰ型シリコン基板又はシリ
コン基板中に形成したＰウエル１０１上にＳｉＯ₂膜１
０２を介してイオン注入制御層としてＳｉ₃Ｎ₄膜１０３
を形成し、その上にレジストパターン１０４を形成す
る。 （Ｂ） ウエットエッチング法又はケミカルドライエッ
チング法によりＳｉ₃Ｎ₄膜１０３の膜厚方向の途中まで
等方性エッチングを施す。

【００２３】（Ｃ） 続いてレジストパターン１０４を
マスクとしてＲＩＥ法又はＲＩＢＥ法などの異方性エッ
チングによりＳｉＯ₂膜１０２が露出するまでＳｉ₃Ｎ₄
膜１０３にエッチングを施す。 （Ｄ） レジストパターン１０４を除去し、Ｓｉ₃Ｎ₄膜
１０３をマスクとしてイオン注入法によりボロンを注入
する。各層の膜厚及びボロン注入条件は図６の実施例と
同じに設定すればよい。 この方法で図１０（Ａ）のようにＭＯＳトランジスタを
形成した場合には、チャネルドープのイオン注入の際の
Ｓｉ₃Ｎ₄膜１０３が２段になっているため、ゲート酸化
膜１０５の下のチャネル領域での不純物濃度分布は図１
０（Ｂ）で実線に示されるようになる。

【００２４】図１１は埋込みチャネル型ＭＯＳトランジ
スタのチャネルドープに本発明を適用した他の実施例を
表わしたものである。図９と同じ工程により、ただし工
程（Ａ）ではチャネルの中央部に開口をもつようにレジ
スト１０４をパターン化する。ＭＯＳトランジスタを構
成した場合、ゲート酸化膜１０５の下のチャネル領域で
の不純物濃度分布は図１０（Ｂ）で破線で示されるよう
にゲート酸化膜の下の中央部での不純物濃度が最大にな
る。

【００２５】図１２はポリシリコンとその酸化膜を利用
して不純物濃度が不均一なチャネルドープを形成する方
法の一実施例を表わしたものである。 （Ａ） 図６（Ａ）と同様にＰ型シリコン基板又はシリ
コン基板中に形成したＰウエル１０１上にＳｉＯ₂膜１
０２を形成する。 （Ｂ） ＳｉＯ₂膜１０２上にＣＶＤ法によってポリシ
リコン膜１０８を約０.５〜０.６μｍの厚さに堆積し、
フォトリソグラフィ工程によりポリシリコン膜１０８に
パターン化を施す。ポリシリコン膜パターン１０８の幅
は約０.６〜０.８μｍとする。この状態でポリシリコン
膜パターン１０８をマスクとして加速エネルギー１０〜
３０ＫｅＶ、ドーズ量１×１０¹³〜２×１０¹³／ｃｍ²
の条件で第１回目のボロン注入を行なう。

【００２６】（Ｃ） ポリシリコン膜パターン１０８を
熱酸化法により酸化してＳｉＯ₂膜１０９を形成する。
この場合の酸化はＳｉＯ₂／ポリシリコン界面で等方的
に進行するので、ＳｉＯ₂膜１０９の膜厚を約０.２μｍ
とすれば、ＳｉＯ₂膜で被われたパターンの幅が約０.８
〜１.０μｍ、ポリシリコン膜パターン１０８は膜厚が
約０.４〜０.５μｍ、幅が約０.４〜０.６μｍになる。
ＳｉＯ₂膜１０９をマスクとして加速エネルギー１０〜
３０ＫｅＶ、ドーズ量３×１０¹³〜５×１０¹³／ｃｍ²
の条件で第２回目のボロン注入を行なう。 （Ｄ） ＳｉＯ₂膜１０９をエッチングにより除去した
後、ポリシリコン膜パターン１０８をマスクとして加速
エネルギー１０〜３０ＫｅＶ、ドーズ量５×１０¹²〜７
×１０¹²／ｃｍ²の条件で第３回目のボロン注入を行な
う。

【００２７】この方法では注入のマスクとなるポリシリ
コン膜パターン１０８、ＳｉＯ₂膜パターン１０９の幅
が工程（Ｂ），（Ｃ），（Ｄ）でそれぞれ異なってお
り、ボロンのドーズ量を３回目＜１回目＜２回目の順に
多くすることにより、図１３（Ａ）のように形成された
ＭＯＳトランジスタにおいてはゲート酸化膜の下のＰ型
不純物濃度分布は図１３（Ｂ）の実線で示されるように
なる。

【００２８】図１４は埋込みチャネル型ＭＯＳトランジ
スタにおいてポリシリコンとその酸化物をマスクとして
チャネルドープの不純物濃度分布を形成する例を表わし
たものである。図１４ではチャネル領域の内側に開口を
もつようにポリシリコン膜１０８をパターン化する。
（Ｂ），（Ｃ），（Ｄ）で３回のイオン注入を行ない、
不純物（Ｐ型）の注入量を３回目＜１回目＜２回目の順
に多くすることにより、図１３（Ａ）のように形成され
たＭＯＳトランジスタにおいてはゲート酸化膜の下のＰ
型不純物濃度分布は図１３（Ｂ）の破線で示されるよう
になる。図６から図１４の実施例においてはチャネルド
ープの注入不純物をＰ型にする場合について示している
が、逆にＮ型不純物、例えばリンをチャネルに注入する
場合にも同じ手法を用いることができる。

【００２９】

【発明の効果】請求項１から３の本発明によれば、ＬＤ
Ｄ構造の形成に必要であったエッチバック工程がなくな
るので基板表面がエッチャントによりダメージを受ける
こともなく、汚染されることもない。ＬＤＤ構造のソー
ス・ドレインの低濃度領域の幅がポリシリコンの酸化膜
厚により制御することになる。これは従来のエッチバッ
クにより形成するサイドウォールスペーサの幅の制御よ
りも制御性が高いので確実に低濃度領域を形成すること
ができる。その結果、ポケット注入層を有するＬＤＤ構
造のＭＯＳデバイスをダメージが少なく、制御性よく形
成することができるので、微細化に適した高性能デバイ
スを形成することができる。

【００３０】請求項４の本発明によれば、ゲート酸化膜
の下のチャネル領域における不純物濃度がチャネル長さ
方向に不均一となった分布を得ることができるので、一
定濃度の不純物分布に比べてソース・ドレイン領域から
の空乏層の延びを小さくできるため、パンチスルーやシ
ョートチャネル効果が起こりにくく、またチャネル領域
の抵抗値が小さくなってトランジスタの立上り特性が向
上する。請求項５又は６の本発明によればチャネル酸化
膜の下のチャネル領域における不純物濃度分布を多段階
に制御できるので、パンチスルーやショートチャネル効
果を防ぎ、立上り特性をよくする効果を更に向上させる
ことができる。本発明の工程は簡便な手法である。

【図面の簡単な説明】

【図１】ポケット注入層を有する改良型ＬＤＤ構造を示
す断面図である。

【図２】チャネルドープを施した従来のＭＯＳトランジ
スタを表わす図であり、（Ａ）は断面図、（Ｂ）はチャ
ネルの不純物濃度分布を示す図である。

【図３】ＭＯＳトランジスタにおけるゲート電圧Ｖｇに
対するドレイン電流Ｉｄの関係を示す図である。

【図４】ポケット注入層を有するＬＤＤ構造のＭＯＳト
ランジスタを製造する本発明の第１の方法を示す工程断
面図である。

【図５】ポケット注入層を有するＬＤＤ構造のＭＯＳト
ランジスタを製造する本発明の第２の方法を示す工程断
面図である。

【図６】表面チャネル型ＭＯＳトランジスタを形成する
本発明の一実施例を示す工程断面図である。

【図７】チャネルドープを施した本発明のＭＯＳトラン
ジスタを表わす図であり、（Ａ）は断面図、（Ｂ）はチ
ャネルの不純物濃度分布を示す図である。

【図８】埋込みチャネル型ＭＯＳトランジスタを形成す
る本発明の一実施例を示す工程断面図である。

【図９】表面チャネル型ＭＯＳトランジスタを形成する
本発明の他の実施例を示す工程断面図である。

【図１０】チャネルドープを施した本発明の他のＭＯＳ
トランジスタを表わす図であり、（Ａ）は断面図、
（Ｂ）はチャネルの不純物濃度分布を示す図である。

【図１１】埋込みチャネル型ＭＯＳトランジスタを形成
する本発明の他の実施例を示す工程断面図である。

【図１２】ポリシリコンとその酸化膜を利用して表面チ
ャネル型ＭＯＳトランジスタを形成する本発明の一実施
例を示す工程断面図である。

【図１３】チャネルドープを施した本発明のさらに他の
ＭＯＳトランジスタを表わす図であり、（Ａ）は断面
図、（Ｂ）はチャネルの不純物濃度分布を示す図であ
る。

【図１４】ポリシリコンとその酸化膜を利用して埋込み
チャネル型ＭＯＳトランジスタを形成する本発明の一実
施例を示す工程断面図である。

【符号の説明】

１，１０１ ウエル又は基板 ４，１０５ ゲート酸化膜 ５，１０６ ゲート電極 ７，８，１１，１２，１０７ ソース・ドレイン ９，１０９ ＳｉＯ₂膜 １３，１４ ポケット注入層 １０３ イオン注入制御層としてのＳｉ₃Ｎ₄膜 １０４ レジストパターン １０８ ポリシリコン膜パターン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 福島 康 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 吉岡 守 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 阿部 宏幸 宮城県名取市高館熊野堂字余方上５番地の 10

Claims (6)

【特許請求の範囲】
1. 【請求項１】 素子分離領域及びゲート酸化膜を形成し
   た後、以下の工程（Ａ）から（Ｃ）を有することを特徴
   とするポリシリコンゲート電極を有するＭＯＳ型半導体
   装置の製造方法。 （Ａ）ポリシリコンゲート電極を形成し、それをマスク
   として半導体基板に第１の拡散層を形成する工程、 （Ｂ）ポリシリコンゲート電極表面を酸化して酸化膜を
   形成し、それをマスクとして半導体基板に第２の拡散層
   を形成する工程、 （Ｃ）前記酸化膜を除去した後、残ったポリシリコンゲ
   ート電極をマスクとして半導体基板に第３の拡散層を形
   成する工程。
2. 【請求項２】 第１の拡散層を低濃度の第１導電型不純
   物で形成し、第２の拡散層を高濃度の第１導電型不純物
   で形成し、第３の拡散層を低濃度の第２導電型不純物で
   形成する請求項１に記載のＭＯＳ型半導体装置の製造方
   法。
3. 【請求項３】 第１の拡散層を低濃度の第１導電型不純
   物で形成し、第２の拡散層を高濃度の第２導電型不純物
   で形成し、第３の拡散層を低濃度の第２導電型不純物で
   形成する請求項１に記載のＭＯＳ型半導体装置の製造方
   法。
4. 【請求項４】 以下の工程（Ａ）から（Ｃ）により、ゲ
   ート酸化膜下のチャネル領域の不純物濃度がチャネル領
   域の中央部とソース・ドレイン側とで異なっている不純
   物濃度分布を得ることを特徴とするＭＯＳ型半導体装置
   の製造方法。 （Ａ）半導体基板主面上に第１の絶縁膜を介して絶縁膜
   又は半導体膜にてなるイオン注入制御層を堆積する工
   程、 （Ｂ）イオン注入制御層上にレジストパターンを形成
   し、そのレジストパターンをマスクとして第１の絶縁膜
   が露出するまでイオン注入制御層に等方性エッチングを
   施してイオン注入制御層のうちレジストパターンの外側
   領域及びレジストパターンの外縁から僅かに入り込んだ
   領域を除去する工程、 （Ｃ）レジストパターンを除去した後、パターン化され
   たイオン注入制御層をマスクとして半導体基板に不純物
   をイオン注入する工程。
5. 【請求項５】 以下の工程（Ａ）から（Ｃ）により、ゲ
   ート酸化膜下のチャネル領域の不純物濃度がチャネル領
   域の中央部とソース・ドレイン側とで異なっている不純
   物濃度分布を得ることを特徴とするＭＯＳ型半導体装置
   の製造方法。 （Ａ）半導体基板主面上に第１の絶縁膜を介して絶縁膜
   又は半導体膜にてなるイオン注入制御層を堆積する工
   程、 （Ｂ）イオン注入制御層上にレジストパターンを形成
   し、そのレジストパターンをマスクとしてイオン注入制
   御層の膜厚方向の途中まで等方エッチングを施し、その
   後再び前記レジストパターンをマスクとして今度は第１
   の絶縁膜が露出するまでイオン注入制御層に異方性エッ
   チングを施してイオン注入制御層のうちレジストパター
   ンの外側領域及びレジストパターンの外縁から僅かに入
   り込んだ領域を除去する工程、 （Ｃ）レジストパターンを除去した後、パターン化され
   たイオン注入制御層をマスクとして半導体基板に不純物
   をイオン注入する工程。
6. 【請求項６】 以下の工程（Ａ）から（Ｃ）により、ゲ
   ート酸化膜下のチャネル領域の不純物濃度がチャネル領
   域の中央部とソース・ドレイン側とで異なっている不純
   物濃度分布を得ることを特徴とするＭＯＳ型半導体装置
   の製造方法。 （Ａ）半導体基板主面上に第１の絶縁膜を介してポリシ
   リコン膜を堆積し、写真製版とエッチングによりそのポ
   リシリコン膜にパターン化を施し、そのパターン化され
   たポリシリコン膜をマスクとして基板に不純物を注入す
   る第１回目のイオン注入工程、 （Ｂ）前記ポリシリコン膜を酸化してポリシリコン膜表
   面に酸化膜を形成し、その酸化膜で被われたパターンを
   マスクとして基板に不純物を注入する第２回目のイオン
   注入工程、 （Ｃ）前記酸化膜をエッチングにより除去した後、残存
   したポリシリコン膜をマスクとして基板に不純物を注入
   する第３回目のイオン注入工程。