JPH04229650A - Ｃｍｏｓデバイスの製造方法 - Google Patents

Ｃｍｏｓデバイスの製造方法

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JPH04229650A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、コンプリメンタリーＭ
ＯＳ（ＣＭＯＳ）集積回路デバイスの構造、特にＬＤＤ
型ＣＭＯＳデバイスの製造方法に関する。
【０００２】
【先行技術】ＣＭＯＳデバイスの形状がミクロン或いは
サブミクロンの範囲に減少するに従って、デバイス性能
を決める所謂ショートチャネル効果が発生する。このよ
うなデバイスのｎチャネルトランジスタにとって、遭遇
する主な限界が熱電子の誘導による不安定によって生じ
る。これらの効果を減少するために、ＬＤＤ型のｎチャ
ネルトランジスタが提案されている。
【０００３】ショートチャネルＣＭＯＳデバイスのｐチ
ャネルトランジスタにとって、性能上の主な限界は例え
ばパンチスルーのような効果から生じる。この効果を最
小にするために、比較的薄い接合がｐチャネルトランジ
スタにおいて要求される。従来は、種々の材料からなる
配列スペーサがＣＭＯＳデバイスのＬＤＤ型のｎチャネ
ルトランジスタを作るための基本として提案されている
。例えば、ポリシリコン、二酸化シリコン及び窒化シリ
コンからなるスペーサが提案されている。
【０００４】更に、ＬＤＤ型のＣＭＯＳデバイスを作る
ための公知の方法は減結合されたアニーリングサイクル
を含む個々のステップにおいてｎチャネルとｐチャネル
トランジスタに接合を形成している。この方法で、ｎチ
ャネル構造に注入損傷を独立にアニーリングして、比較
的薄い接合がｐチャネルトランジスタに形成される。上
述の型の公知の方法は、例えば以下の文献、即ちＴ．Ｙ
．Ｈｕａｎｇ　他によるＥｌｅｃｔｒｏｎｉｃｓ　Ｌｅ
ｔｔｅｒｓ，　ｖｏｌ．　２２，　Ｎｏ．　８，　Ａｐ
ｒｉｌ　１０，　１９８６，　ｐａｇｅｓ　４０−４３
２　における”Ｕｓｅｏｆ　Ｓａｃｒｉｆｉｃｉａｌ　
Ｓｐａｃｅｒｓ　Ｆｏｒ　Ｆａｂｒｉｃａｔｉｎｇ　Ｌ
ＤＤ　Ｔｒａｎｓｉｓｔｏｒ　Ｉｎ　Ａ　ＣＭＯＳ　Ｐ
ｒｏｃｅｓｓ”　（ＣＭＯＳ製法においてＬＤＤトラン
ジスタを作るための犠牲スペーサの使用）、Ｊ．Ｒ．Ｐ
ｆｉｅｓｔｅｒによるＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄ
ｅｖｉｃｅ　Ｌｅｔｔｅｒｓ，　ｖｏｌ．　９，　Ｎｏ
．　４，　Ａｐｒｉｌ１９８８，　ｐａｇｅｓ　１８９
−　１９２　における”ＬＤＤ　ＭＯＳＦＥＴｓ　Ｕｓ
ｉｎｇ　Ｄｉｓｐｏｓａｂｌｅ　Ｓｉｄｅｗａｌｌ　Ｓ
ｐａｃｅｒ　Ｔｅｃｈｎｏｌｏｇｙ”　（配列可能な側
壁スペーサ技術を用いたＬＤＤのＭＯＳＦＥＴ）、米国
特許４，７２２，９０９　号、米国特許　４，７４５，
０８６号、欧州特許２１８，４０８　号及び英国特許２
，１９７，５２３　号に記載されている。
【０００５】引用したＨｕａｎｇ　他による記事におい
て、配列可能なスペーサはＬＤＤ型のＣＭＯＳデバイス
が作られている構造のゲートの側に形成されている。２
つ或いは３つの一層マスクを採用した製造工程において
、ソース及びドレイン領域が構造上規定される。ＬＤＤ
型のＣＭＯＳを作るための製法を更に改良するために、
当該分野の人々による努力が続いた。特に、これらの努
力は製法を簡単にすることに向けられ、それによってこ
のデバイスを作る費用を減少することに向けられた。こ
れらの努力が、もし成功すれば、かなり商業的に重要性
をもつ低コストで高い性能のデバイスの実現に大きく貢
献することが認識された。
【０００６】
【本発明の概要】本発明の原理に従って、側壁スペーサ
が、ＬＤＤ型のＣＭＯＳデバイスを形成するよう処理さ
れるｐ型領域及びｎ型領域を含むウェーハのｎチャンネ
ルゲート及びｐチャンネルゲートの双方に沿って形成さ
れる。第１の保護層及び第２の被覆レジスト層とで構成
されるマスクが、ソース／ドレイン領域が形成される一
の導電形の領域の上にあるゲート・スペーサ構造部とそ
の一の導電形の領域の部分を覆い、ソース／ドレイン領
域が形成される他の導電形の領域の上にあるゲート／ス
ペーサ構造体とその他の導電形の領域の部分を露出した
状態で残すように形成される。その後、他の導電形の領
域の露出した表面部分が一の導電形のドーパントで打ち
込まれる。第１の保護層がそのままその位置にあるので
、第１の保護層により覆われていないゲート／スペーサ
構造部が変形される。
【０００７】本発明によれば、スペーサは、ゲートの各
々の側に直接隣接するシリコンダイオードの層から成る
のが代表的である。さらに、各スペーサは二酸化シリコ
ンの層と接触して形成された窒化シリコンの層から成る
のが代表的である。本発明の一実施例では、上記マスク
の第１の保護層は二酸化シリコンから成るのが好ましい
。その場合、ゲート／スペーサ構造部は第１の保護層で
覆われていないゲート／スペーサ構造体の窒化シリコン
部分を除去することにより変形される。
【０００８】他の実施例では、第１の保護層はオキシ窒
化シリコン（ｓｉｌｉｃｏｎ　ｏｘｙｎｉｔｒｉｄｅ）
から成るのが好ましい。その場合、ゲート／スペーサ構
造部は第１の保護層により覆われていないゲート／スペ
ーサ構造部のポリシリコン表面上だけでなく第１の保護
層により覆われていないｐ型領域及びｎ型領域の一つの
表面部分上の二酸化シリコンの比較的厚い層を成長させ
ることにより変形される。
【０００９】
【実施例】本発明並びに本発明の上記及び他の特徴の完
全な理解は、添付図面とともに下記詳細な説明を参照す
ることにより明らかとなろう。図１はケイ素の半導体ウ
エハ−に途中までできている従来の集積回路デバイスの
一部を示す。すなわち、その示されている部分は製造の
途中の点におけるＣＭＯＳ装置の一部である。実際には
この方面の技術で知られているように、典型的にはこの
ようなＣＭＯＳと他の関連デバイスが多数同じウェ−ハ
に一緒に作りつけられるのである。
【００１０】図１において、例えばｐ−ウエルもしくは
ｐ−タブ１０とｎ−ウエルもしくはｎ−タブ１２とを備
える標準領域がケイ素ボデ−１４に形成されている。隣
接ウエル間のフイ−ルド・オキサイド領域１６、１８、
２０は二酸化ケイ素の従来の窪んだ絶縁領域を構成して
いる。以下に説明する段階に従ってｎチャネルトランジ
スタがｐ−ウエル１０に形成され、それから横方向にフ
イ−ルド・オキサイド区域１８によって絶縁されて、ｎ
−ウエル１２にｐチャネルトランジスタが形成される。
【００１１】図１の従来の構成は更に、それぞれ二酸化
シリコンからできているゲ−ト・オキサイド領域２２、
２４を含んでいる。例として区域２２と２４との各々の
厚みは約１０ないし２０ナノメ−タである。図１のゲ−
ト・オキサイド領域２２、２４に被さっているのは従来
の強くド−プしたポリシリコンゲ−ト２６、２８である
。例として、各ゲ−ト２６、２８の厚みは約３５０ない
し５００ナノメ−タであり、そしてこれらのゲ−トはリ
ンとかヒ素のようなｎ形不純物でド−プされて平方当た
り約２０オ−ムのシ−ト抵抗を呈している。各ゲ−ト２
６、２８の長さｄ１は約１マイクロメ−タである。
【００１２】図１に示すポリシリコンゲ−ト２６、２８
の露出面とケイ素ウエル１０、１２の露出面を例えば約
摂氏９００度の温度で酸化する。ゲ−ト２６、２８の比
較的強いド−ピングのため約６０ナノメ−タの厚みの二
酸化シリコンの層が露出面に形成され、同時に約３０ナ
ノメ−タの厚みの二酸化シリコンの層が比較的軽くド−
プしたウエル１０、１２の露出面に形成される。次に、
標準の低圧ケミカル・ヴェ−パ・デポジション（ＬＰＣ
ＶＤ）段階で窒化シリコンの層が構造体の上面に沈着す
る。例として、この沈着した窒化ケイ素の層の厚みは、
ゲ−ト２６、２８の側面に向いている厚い傾斜したウオ
−ル部分を除いてどこでも約２００ナノメ−タである。 ここまででその構造体は図２に示すようになる。図２に
おいて前述のオキサイド層は３０で、そして窒化物の層
は３２で示している。
【００１３】次に、異方的反応性エッチング（ＲＩＥ）
ステップにおいて、上述された比較的厚い傾斜壁部分を
除いて、図２の窒化層３２の全てが除去される。更に、
下方の酸化層３０の露出部分がまたこのエッチングによ
り除去される。実施例によると、このＲＩＥステップは
ＣＯ２　、ＣＨＦ３　及びＨｅからなる標準的な混合ガ
スからの公知のスラズマを使用して実施される。この様
なエッチャントは、このエッチングによって露出される
ゲート２６及び２８及びウエル１０及び１２の表面には
大きく影響しない。好適には、この構造は、次に標準的
な酸素プラズマ（Ｏ２　プラズマ）に曝され、このＲＩ
Ｅステップ中にこれらの上に形成された如何なるポリマ
ーも表面から除去される。製造工程のこの時点において
、構造は図３で示される。
【００１４】図３において、シリコン窒化層の残りの部
分は、ゲート２６の各側部近くにある部分３４及び３５
及びゲート２８の各側部近くの部分３６及び３７からな
る。説明のために、これらの窒化物部分の各基部の幅ｄ
２は、約２００から２５０ｎｍである。これらの窒化物
及びゲート間に介在されて、図２に示される酸化物層３
０の残りの部分が存在する。図３において、これらの残
りの酸化物部分は参照番号３８から４１で指示されてい
る。窒化物及び酸化物部分の隣接対が一緒にゲートスペ
ーサを構成している。
【００１５】本発明の原理に従って、約４０ｎｍ厚の２
酸化シリコンの層４４は次に図４に示される構造の全頂
部表面に堆積される。別法として、以下に記述される理
由により、層４４は約２０ｎｍの２酸化シリコンとこの
上の約２０ｎｍ厚のアモルファスシリコンの層からなる
２重堆積層とすることができる。何れの場合も、堆積層
４４が、窒化物スペーサを、以下に記述される様にして
、ゲード２６及び２８の一方であって他方からでなく選
択的に除去するための基礎として次の工程で使用される
。
【００１６】通常のホトレジストマスク（図１の構造を
形成した後の上述された工程で使用されるべき第１のマ
スク）が次に採用されて、ｐチャンネルトランジスタが
形成されるべき構造の領域が覆われる。次に、ホトレジ
ストで覆われなかった堆積酸化物層４４の部分が、例え
ば、ＨＦ溶剤を利用する標準ウエットエッチング工程で
除去される。比較的重いｎ＋　ドーズが次にｐウエル１
０の覆われていない表面領域中に注入される。実施的に
は、１センチ平方当たり約１０１５の砒素イオンが８０
，０００から１２０，０００　ｅＶ（エレクトロンボル
ト）のエネルギーでこの表面に略垂直に注入される。（
全ての以降の注入がこの表面に略垂直にして同様に実行
される。）。ｐ　ウエル１０にこの様にして形成された
ｎ＋　領域が図５に示される。これらの領域は、参照番
号４６及び４８によって示される。更に、図５中の参照
番号５０は上述されたホトレジストマスクを示している
。マスク５０の下方は酸化物層４４の残りの部分５２で
ある。
【００１７】標準のＯ２　プラズマにおいて、図５のフ
ォトレジストマスク５０はエッチングによって除去され
る。次に、ゲートスペーサの窒化物部分３４及び３５が
除去される。この除去は、例えば、当該構造体を約１５
０°Ｃの燐酸浴中におよそ１時間半浸漬することによっ
て行われる。この除去ステップ中に、部分３６及び３７
は、熱い燐酸によって浸食されないように、酸化物層５
２によって保護されている。更に、部分３４及び３５を
除去するのに用いられた水性エッチング剤は、構造体の
露出ポリシリコン及びシリコン表面には殆ど影響を及ぼ
さない。
【００１８】所望なら、酸化物層５２（図５）の燐酸に
対する抵抗は、その層を約９００°Ｃの酸素雰囲気中に
およそ３０分間、第１のアニール（焼鈍）によって高く
できる。これとは別に、酸化物層５２を、前述の形式の
酸化物−ポリシリコンの２層体で置換することによって
も、酸に対する浸食抵抗を高くできることを理解された
い。抵抗の増大が行われないと、酸化物層５２の厚さが
燐酸によって減少されるが、実際には、その厚さは下方
のスペーサを保護するのに十分なままに維持される。本
発明の方法の、この時点の構造体が図６に示されている
。
【００１９】本発明によれば、アニール段階の実施の次
に、前述のｎ＋　注入によって引き起こされる注入損傷
を除去することが、一般的な利点である。最終の素子に
必要とされるｐ＋　注入もｎ−　注入もまだ実施してい
ないので、アニールステップの熱的制限は、スレッシュ
ホールドの注入プロフィルの考慮だけで指示され、その
後のｐ＋　注入やｎ−　注入の所望のプロフィルでは指
示されない。従って、この時点で実施されたアニールス
テップは、最終の素子において、浅く横方向に制御され
たｐ＋　接合を得ることと、横方向のｎ−　拡散を制限
することが容易になる。実例として、このアニールは、
約９００〜９２０°Ｃの窒素雰囲気中でおよそ４５分〜
９０分間行われた。
【００２０】次に、ブランケットｎ−　注入ステップが
行われて、ｎ−チャンネルトランジスタのＬＤＤ部分を
形成する。例として、このステップでは、１ｃｍ２　当
たり１０１３の燐イオンをおよそ５０，０００〜７０，
０００ｅＶのエネルギーで注入している。フォトレジス
トマスク５０（図５）は先に除去されているので、ｎ−
ウェル１２の表面部分も上記イオンが注入される（この
領域は後にｐ＋　注入ステップの間に過補償される）。 出来た構造体が図７に示されている。
【００２１】この構造体は次に標準のＨＦ溶液に浸漬さ
れて、酸化物層５２が除去される。続いて、部分３６及
び３７が、約１５０°Ｃの燐酸浴に約１時間半浸漬する
ことによって除去される。この時点での構造体は図８に
示されている。次に、図９に示すように、従来のフォト
レジストマスク５４が構造体のｐ−ウェル部分を覆うよ
うに形成され、続いてｐ＋　領域５６及び５８が注入さ
れる。実例として、注入は１ｃｍ２　当たり１〜２×１
０１５のＢＦ２　または硼素イオンをおよそ４０，００
０〜６０，０００ｅＶのエネルギーで行われた。ｐ＋　
の投与量は、先に述べたｎ−タイプ注入の投与量の多さ
より少なくとも２つのオーダ分多いので、ｎ−ウェル１
２の表面領域ははっきりとｐ＋　注入によって過補償さ
れる。
【００２２】次に、たとえば、Ｏ２　プラズマ中におい
て通常の方法でフォトレジストマスク５４を除去する。 つぎにアニールサイクルによって、ｎ−　およびｐ＋　
の注入物によって生じる注入損傷をアニールし、ｎおよ
びｐチャンネル　　トランジスタのソース／ドレイン領
域との間の適正なオーバーラップを確実にする。このよ
うなアニールは、たとえば、窒素雰囲気中で摂氏９００
度で約３０分行う。その後の製造工程中に通常のガラス
・デンシフィケーション工程を行う場合には、上記の熱
処理サイクルは必要なくなる。この場合には、アニール
はそのデンシフィケーション工程中に起こる。
【００２３】次に、図９に示すその構造の頂面全体にわ
たってたとえば、約５０ｎｍの厚さでコバルトあるいは
、チタンのような反応物金属をスパッターする。次に、
通常の手段で、そのシリコンあるいはポリシリコンの現
れている表面に重なっている金属を、シリコン化合物に
変化させる。他の材料に重なっているために変化しない
て残っている金属は、その後、エッチングによって除去
する。この結果、整合した低抵抗シリコン化合物接点を
ＣＭＯＳのトランジスタのドレイン、ソース、およびゲ
ート用に構成することができる。したがって、図１０に
示すようにｎチャンネルトランジスタはソース、ドレイ
ン、およびゲートのシリコン化合物６０、６１および６
２をそれぞれ有し、ｐチャンネルトランジスタは、ソー
ス、ドレイン、およびゲートのシリコン化合物６４、６
５および６６をそれぞれ有する。
【００２４】場合によっては、その構造の頂面にコバル
トあるいはチタンをスパッターするまえに図９のゲート
２６および２８に沿って２酸化シリコンからなる傾斜し
たウォールスペーサを形成する方が良い。このようなス
ペーサは、公知の方法で作ることができるが、周知のよ
うにその後の製造工程中において金属保護を促進する効
果がある。
【００２５】その後、その他の通常の工程によって、本
例のＣＭＯＳの製造を完了する。これらの工程には、た
とえば、図１０に示すシリコン化合物に金属結合を形成
すること、が含まれる。このような結合は、たとえば、
タングステンで作るこことができ、局所的な相互接続点
あるいはその上にかさなる誘電層を介してその構造の他
のレベルと接触する領域として、使用することができる
。
【００２６】本発明によれば、上記に特定した製造工程
に関する２つの長所となる変形が可能となる。第１の変
形においては、図４に示された層４４は、二酸化シリコ
ンと言うよりむしろ酸化窒化物のような物質の層から成
る。酸化窒化物の層は、二酸化シリコンと窒化シリコン
から成る標準的な既知の物質から成り、例えば通常のＬ
ＰＣＶＤ　工程において約２０ｎｍの厚さに付着される
。説明すれば、その物質は、１．７０と１．７２との間
の屈折率を示すように形成され、実際には、その物質内
の酸化物／窒化物の割合を特定し、それによって後の処
理工程における酸化窒化物層のエッチング速度を決定す
る。（その後の工程で、酸化窒化物又は指示された層用
に選択された他の標準的な物質は、二酸化シリコンに関
して相対的に高いエッチング選択性を示さなければなら
ない。）第１の変形においては、通常のフォトレジスト
マスクが用いられて、製造中の素子構造におけるｐーウ
エルの上に重なる前記の酸化窒化物の部分を覆う。酸化
窒化物層の覆われていない部分は、その後、例えば、強
いリン酸を用いる標準的ウエットな化学エッチング工程
で除去される。ｐ＋　ドーパントは、その後ｎ−ウエル
の露出表面領域に導入される。これは、例えば、約４０
、０００　から６０、０００　電子ボルトのエネルギー
で、１センチメートルにつき約１から２ｘ１０１５　　
ＢＦ２　又はボロン　　イオンを注入する工程でおこな
われる。
【００２７】前記フォトレジストマスクは、その後、例
えば酸素プラズマを用いて除去される。その点で、その
構造は、図１１に示されたようにみえる。この図におい
て注目している酸化窒化物層の残りの部分は、参照番号
６８で示されている。（図１１において、除去されたフ
ォトレジストマスクは、点線で示され、そして参照番号
６９で示されている。）次に、熱成長した二酸化シリコ
ンの相対的に厚い層が、シリコンｎ−ウエル１２の表面
上に及びポリシリコン　　ゲート２８の表面上に、例え
ば約５０から６０　ｎｍ　の厚さに形成される。説明す
れば、この成長工程は、酸素の周囲で約３０分間約９０
０　°Ｃの温度で実行される。実際には、約１０　ｎｍ
　の厚さよりも薄い酸化物の層も、酸化窒化物層６８の
上に一般的に不可避的に形成される。
【００２８】約３０分間標準的な１０：１ＨＦ溶液に前
記の構成物を浸すことは、酸化窒化物層から薄い酸化物
層を除去するするのに効果的である。その下にある酸化
窒化物層は、その後、例えば約１０分間強いリン酸にそ
の構造物を浸すことによって除去される。ブランケット
　　ｎ＋　型注入が、その後ｐ−ウエルの表面領域に導
入される。例として、この注入工程は、約１００，００
０　から１２０，０００　ｅＶのエネルギーで、１セン
チメートルにつき約５から７ｘ１０１５ヒ素イオンの濃
度を意味する。第一の変形の製造工程のその点で、その
構成は、図１２に示されたように見える。
【００２９】前述の比較的厚く成長させた酸化物層は、
図１２において参照番号７０〜７２によって示されてい
る。これらの層７０から７２は十分に厚いため、この構
造に向けられた前述の砒素イオンは描写されたｐ＋　領
域７４、７５及びゲート２８中にほんの少量（１％以下
）しか浸透しない。酸化物層７０〜７２がその後、図１
２の構造から取り除かれる。例えばこれはＨＦを利用し
た標準の湿式化学エッチング（ａ　ｓｔａｎｄａｒｄ　
ｗｅｔ　ｃｈｅｍｉｃａｌ　ｅｔｃｈｉｎｇ　）段階で
行われる。
【００３０】窒化シリコンからなる部分７６〜７９がそ
の後、図１２の構造から取り除かれる。例えばこれは上
で述べられた最初に記述された工程と同様に、熱い燐酸
内での浸積によって行われる。前述の注入段階によって
引き起こされたなんらかの損傷は、その後アニールされ
る。例えばこれは、窒素周囲において摂氏約９００〜９
２０度でほぼ３０〜６０秒間アニールすることによって
行われる。
【００３１】次にブランケットｎ−　注入段階が実行さ
れる。図に示したよううに、これは１ｃｍ２　あたり１
０１３燐イオンをほぼ５０，０００〜７０，０００ｅＶ
のエネルギーで注入集中（ｉｍｐｌａｎｔ　ｃｏｎｃｅ
ｎｔｒａｔｉｏｎ）することを含む。このような比較的
少ない投与量ならば、前にｐ＋　領域７４、７５で形成
された抵抗率に有害な影響を実質的に与えることはない
。この時点でこの構造は、図１３に示されている形態を
している。重要なのは、この構造を達成するために単一
のマスキング段階（図１の構造を形成した後の）しか必
要としないということである。その後続く標準段階でこ
の構造は従来の方法でさらに加工され、そうして完全な
ＣＭＯＳデバイスを形成する。
【００３２】最初に記述された製造工程の第２変形にお
いて、第１変形の記述と関連して上で記述されたこのホ
トレジストマスクがこの構造のｎ−ウエルを覆っている
オキシニトリド層上に形成される。故に第２変形では、
このｎ＋　注入段階がｐ＋　注入の前に実行されるので
ある。第２変形のためのこの製造順序は、その他の点で
は、上で詳細に述べた第１変形工程の簡単な類似型であ
る。重要なことは、図１３に示された構造を形成するの
に単一のマスキング工程だけしか必要としない、という
ことなのである。
【００３３】最後に、上で記述した手続き及び装置は単
に本発明の原理を例示したものにすぎないことを理解す
べきである。これらの原理にしたがって、当業者は本発
明の意図から離れることなく、様々な変形を考へること
が出来るであろう。
【図面の簡単な説明】
【図１】本発明の原理に従ってＣＭＯＳデバイスを製造
する処理手順における特定の実例的な段階を示す簡略化
した断面図である。
【図２】本発明の原理に従ってＣＭＯＳデバイスを製造
する処理手順における特定の実例的な段階を示す簡略化
した断面図である。
【図３】本発明の原理に従ってＣＭＯＳデバイスを製造
する処理手順における特定の実例的な段階を示す簡略化
した断面図である。
【図４】本発明の原理に従ってＣＭＯＳデバイスを製造
する処理手順における特定の実例的な段階を示す簡略化
した断面図である。
【図５】本発明の原理に従ってＣＭＯＳデバイスを製造
する処理手順における特定の実例的な段階を示す簡略化
した断面図である。
【図６】本発明の原理に従ってＣＭＯＳデバイスを製造
する処理手順における特定の実例的な段階を示す簡略化
した断面図である。
【図７】本発明の原理に従ってＣＭＯＳデバイスを製造
する処理手順における特定の実例的な段階を示す簡略化
した断面図である。
【図８】本発明の原理に従ってＣＭＯＳデバイスを製造
する処理手順における特定の実例的な段階を示す簡略化
した断面図である。
【図９】本発明の原理に従ってＣＭＯＳデバイスを製造
する処理手順における特定の実例的な段階を示す簡略化
した断面図である。
【図１０】本発明の原理に従ってＣＭＯＳデバイスを製
造する処理手順における特定の実例的な段階を示す簡略
化した断面図である。
【図１１】図１乃至図１０に示された手順の変形である
処理手順における段階を示す断面図である。
【図１２】図１乃至図１０に示された手順の変形である
処理手順における段階を示す断面図である。
【図１３】図１乃至図１０に示された手順の変形である
処理手順における段階を示す断面図である。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】　　半導体ウェーハにＬＬＤ型のＣＭＯＳ
    デバイスを製造する方法において、上記ウェーハのｐ型
    及びｎ型領域の上にそれぞれゲートを形成するステップ
    と、上記ゲートのそれぞれの側に沿ってスペーサを形成
    することにより、上記ｐ型及びｎ型領域の上にゲート・
    スペーサ構造部を形成するステップと、第１の保護層と
    第２のその上のレジスト層を有するマスクを形成するこ
    とにより、一方の導電型領域の上のゲート・スペーサ構
    造部とソース／ドレーン領域が形成される導電型領域の
    一部分とを覆い、さらに他方の導電型領域の上の覆われ
    ていないゲート・スペーサ構造部とソース／ドレーン領
    域が形成される導電型領域の一部分とを残すステップと
    、上記一方の導電型のドーパントを他方の導電型領域の
    露出した表面部分に注入するステップと、上記第１の保
    護層が所定の場所に位置した状態で、上記第１の保護層
    により覆われていないゲート・スペーサ構造部を修正す
    るステップと、を有することを特徴とするＣＭＯＳデバ
    イスの製造方法。
  2. 【請求項２】　　上記スペーサのそれぞれが、ゲートに
    並ぶ二酸化シリコン層とこの二酸化シリコン層に隣接す
    る窒化シリコン層を有することを特徴とする請求項１記
    載のＣＭＯＳデバイスの製造方法。
  3. 【請求項３】　　上記マスクの第１の保護層が、二酸化
    シリコン若しくはオキシ窒化シリコンを有することを特
    徴とする請求項１記載のＣＭＯＳデバイスの製造方法。
  4. 【請求項４】　　上記修正するステップが、ゲートに並
    ぶスペーサから窒化シリコン層を除去するステップを有
    することを特徴とする請求項３記載のＣＭＯＳデバイス
    の製造方法。
  5. 【請求項５】　　上記マスクの第２のレジスト層を除去
    するステップをさらに有することを特徴とする請求項４
    記載のＣＭＯＳデバイスの製造方法。
  6. 【請求項６】　　上記第１の保護層を削除し、その後ゲ
    ートのスペーサから窒化シリコン層を削除するステップ
    をさらに有することを特徴とする請求項５記載のＣＭＯ
    Ｓデバイスの製造方法。
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