JPS6046804B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6046804B2 JPS6046804B2 JP58070977A JP7097783A JPS6046804B2 JP S6046804 B2 JPS6046804 B2 JP S6046804B2 JP 58070977 A JP58070977 A JP 58070977A JP 7097783 A JP7097783 A JP 7097783A JP S6046804 B2 JPS6046804 B2 JP S6046804B2
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にＬＤＤ（Ｌ
ｉｇｈｔｌｙｄｏｐｅｄｄｒａｉｎ）構造のＣＭＯＳ半
導５体装置の製造方法に係る。
ｉｇｈｔｌｙｄｏｐｅｄｄｒａｉｎ）構造のＣＭＯＳ半
導５体装置の製造方法に係る。
近年、ＭＯＳ半導体装置が微細化されるにつれ、ドレイ
ン領域近傍でのチャネル領域における強電界によつて引
き起こされるホットキャリアの発生に伴うしきい値電圧
の変動等の諸特性の劣化が問題となつている。
ン領域近傍でのチャネル領域における強電界によつて引
き起こされるホットキャリアの発生に伴うしきい値電圧
の変動等の諸特性の劣化が問題となつている。
こうした問題を解消するためにＬＤＤ（Ｌｉｇｈｔｌｙ
ｄＯｐｅｄｄｒａｉｎ）構造が提案されている。
ｄＯｐｅｄｄｒａｉｎ）構造が提案されている。
このＬＤＤ構造はＭＯＳ半導体装置のドレイン領域（及
びソース領域）をチャネル領域近傍の低濃度（例えばＮ
一型）不純物領域（不純物濃度１σ゜〜１０′゜ＣＴｎ
−゜）とこの低濃度（Ｎ一型）不純物領域に隣接する高
濃度（Ｎ＋型）不純物領域（不純物濃度〜１０１９Ｃ７
７！−３）とから構成したものである。このＬＤＤ構造
のＭＯＳ半導体装置はチャネル領域における強電界１を
緩和することができるので、上述したような種々の問題
を解消することができる。ところで、従来、ＬＤＤ構造
は主にホツトエレクトロンの発生による悪影響が大きい
ＮチャネルＭＯＳトランジスタに採用されており、例え
ば以２下の（１）及び（Ｉｉ）のような方法により製造
されているが、これらの製造方法にはそれぞれ問題点が
ある。
びソース領域）をチャネル領域近傍の低濃度（例えばＮ
一型）不純物領域（不純物濃度１σ゜〜１０′゜ＣＴｎ
−゜）とこの低濃度（Ｎ一型）不純物領域に隣接する高
濃度（Ｎ＋型）不純物領域（不純物濃度〜１０１９Ｃ７
７！−３）とから構成したものである。このＬＤＤ構造
のＭＯＳ半導体装置はチャネル領域における強電界１を
緩和することができるので、上述したような種々の問題
を解消することができる。ところで、従来、ＬＤＤ構造
は主にホツトエレクトロンの発生による悪影響が大きい
ＮチャネルＭＯＳトランジスタに採用されており、例え
ば以２下の（１）及び（Ｉｉ）のような方法により製造
されているが、これらの製造方法にはそれぞれ問題点が
ある。
また、ＬＤＤ構造をＣＭＯＳ半導体装置に適用しようと
すると新たな問題点が生じる。以下、従来技術とその欠
点について第１図ａ〜２．ｄ及ひ第２図ａ−ｄを参照し
て説明する。
すると新たな問題点が生じる。以下、従来技術とその欠
点について第１図ａ〜２．ｄ及ひ第２図ａ−ｄを参照し
て説明する。
（１）まず、Ｐ型シリコン基板１表面に選択酸化法によ
りフィールド酸化膜２を形成した後、このフィールド酸
化膜２によつて囲まれた素子領域表面にゲート酸化膜と
なる熱酸化膜３を形成す３Ｃる。
りフィールド酸化膜２を形成した後、このフィールド酸
化膜２によつて囲まれた素子領域表面にゲート酸化膜と
なる熱酸化膜３を形成す３Ｃる。
次に、全面に多結晶シリコン膜、シリコン窒化膜及ひＣ
ＶＤ酸化膜を順次堆積した後、これらを順次パターニン
グして、最終的なゲート電極より面積の大きい多結晶シ
リコン膜パターン４、シリコン窒化膜パターン５及びＣ
ＶＤ酸３ｂ化膜パターン６を形成する。つづいて、これ
らのパターンをマスクとしてＮ型不純物を高ドーズ量で
イオン注入する（第１図ａ図示）。次いで、多結晶シリ
コンパターン４の周辺部のみを選択的にサイドエッチン
グしてゲート電極７を４θ形成する（同図ｂ図示）。次
いで、ＣＶＤ酸化膜パターン６とゲート電極７に覆われ
ていない熱酸化膜３を除去してゲート酸化膜８を形成し
た後、シリコン窒化膜パターン５を除去する。つづいて
、ゲート電極７をマスクとしてＮ型不純物を低ドーズ量
でイオン注入する（同図ｃ図示）。次いで、熱処理を行
ない、前記２回の不純物イオン注入層を活性化して、チ
ャネル領域近傍のＮ一型不純物領域９ａ，１０ａとこれ
らの領域に隣接するＮ＋型不純物領域９ｂ，１０ｂとか
らなるソース、ドレイン領域９，１０を形成する（同図
ｄ図示）。この方法は多結晶シリコンパターン４のサイ
ドエッチングの前後に高ドーズ量のイオン注入と低ドー
ズ量のイオン注入を行ない、Ｎ一型不純物領域９ａ，１
０ａの幅を制御しようとするものである。
ＶＤ酸化膜を順次堆積した後、これらを順次パターニン
グして、最終的なゲート電極より面積の大きい多結晶シ
リコン膜パターン４、シリコン窒化膜パターン５及びＣ
ＶＤ酸３ｂ化膜パターン６を形成する。つづいて、これ
らのパターンをマスクとしてＮ型不純物を高ドーズ量で
イオン注入する（第１図ａ図示）。次いで、多結晶シリ
コンパターン４の周辺部のみを選択的にサイドエッチン
グしてゲート電極７を４θ形成する（同図ｂ図示）。次
いで、ＣＶＤ酸化膜パターン６とゲート電極７に覆われ
ていない熱酸化膜３を除去してゲート酸化膜８を形成し
た後、シリコン窒化膜パターン５を除去する。つづいて
、ゲート電極７をマスクとしてＮ型不純物を低ドーズ量
でイオン注入する（同図ｃ図示）。次いで、熱処理を行
ない、前記２回の不純物イオン注入層を活性化して、チ
ャネル領域近傍のＮ一型不純物領域９ａ，１０ａとこれ
らの領域に隣接するＮ＋型不純物領域９ｂ，１０ｂとか
らなるソース、ドレイン領域９，１０を形成する（同図
ｄ図示）。この方法は多結晶シリコンパターン４のサイ
ドエッチングの前後に高ドーズ量のイオン注入と低ドー
ズ量のイオン注入を行ない、Ｎ一型不純物領域９ａ，１
０ａの幅を制御しようとするものである。
しかし、多結晶シリコンパターン４のサイドエッチング
量を制御することは困難であり、ＬＳＩレベルでは安定
した歩留りを確保することができない。
量を制御することは困難であり、ＬＳＩレベルでは安定
した歩留りを確保することができない。
ＣＭＯＳプロセスに適用する場合にも同様な欠点が生じ
るのは勿論である。（Ｉｉ）まず、Ｐ型シリコン基板１
１表面に選択酸化法に従いフィールド酸化膜１２を形成
し、素子領域にゲート酸化膜１３を介してゲート電極１
４を形成した後、このゲート電極１４をマスクとしてＮ
型不純物を低ドーズ量でイオン注入する（第２図ａ図示
）。
るのは勿論である。（Ｉｉ）まず、Ｐ型シリコン基板１
１表面に選択酸化法に従いフィールド酸化膜１２を形成
し、素子領域にゲート酸化膜１３を介してゲート電極１
４を形成した後、このゲート電極１４をマスクとしてＮ
型不純物を低ドーズ量でイオン注入する（第２図ａ図示
）。
次に、全面にＣＶＤ酸化膜１５を堆積する（同図ｂ図示
）。つづいて、このＣＶＤ酸化膜１５を異方性エッチン
グによりエッチングし、ゲート電極１４の側面に残存Ｃ
ＶＤ酸化膜（以下、サイドウォール膜と称する１６，１
６を形成する。このサイドウォール膜１６，１６の幅は
形成すべきＮ一型不純物領域の幅と等しくなるように異
方性エッチングの条件を規制する。つづいて、ゲート電
極１４及びサイドウォール膜１６，１６をマスクとして
Ｎ型不純物を高ドーズ量でイオン注入する（同図ｃ図示
）。次いで、熱処理を行ない前記２回の不純物イオン注
入層を活性化してチャネル領域近傍のＮ一型不純物領域
１７ａ，１８ａとこれらの領域に隣接するＮ＋型不純物
領域１７ｂ，１８ｂとからなるソース、ドレイン領域１
７，１８を形成する（同図ｄ図示）。この方法には以下
のような種々の欠点がある。
）。つづいて、このＣＶＤ酸化膜１５を異方性エッチン
グによりエッチングし、ゲート電極１４の側面に残存Ｃ
ＶＤ酸化膜（以下、サイドウォール膜と称する１６，１
６を形成する。このサイドウォール膜１６，１６の幅は
形成すべきＮ一型不純物領域の幅と等しくなるように異
方性エッチングの条件を規制する。つづいて、ゲート電
極１４及びサイドウォール膜１６，１６をマスクとして
Ｎ型不純物を高ドーズ量でイオン注入する（同図ｃ図示
）。次いで、熱処理を行ない前記２回の不純物イオン注
入層を活性化してチャネル領域近傍のＮ一型不純物領域
１７ａ，１８ａとこれらの領域に隣接するＮ＋型不純物
領域１７ｂ，１８ｂとからなるソース、ドレイン領域１
７，１８を形成する（同図ｄ図示）。この方法には以下
のような種々の欠点がある。
（イ）ＣＶＤ酸化膜１５を異方性エッチングによりエッ
チングし、サイドウォール膜１６，１６を形成する際、
オーバーエッチングが起こり、Ｎ一不純物領域１７ａ，
１８ａの幅の制御性が悪くなる。
チングし、サイドウォール膜１６，１６を形成する際、
オーバーエッチングが起こり、Ｎ一不純物領域１７ａ，
１８ａの幅の制御性が悪くなる。
（ロ）プロセスマージンが少ない。
（ハ）ＣＶＤ酸化膜１５を用いた場合、ステツプカバレ
ツジがよくないうえにマージンを見込んで余分にエッチ
ングすると、異方性エッチング種によつて基板１１表面
がダメージを受けたり、フィールド酸化膜１２の膜厚が
減少してしまう。
ツジがよくないうえにマージンを見込んで余分にエッチ
ングすると、異方性エッチング種によつて基板１１表面
がダメージを受けたり、フィールド酸化膜１２の膜厚が
減少してしまう。
また、この方法をＣＭＯＳプロセスに適用すると、Ｎ型
不純物の低ドーズ量と高ドーズ量のイオン注入及びＰ型
不純物の低ドーズ量と高ドーズ量のイオン注入（Ｎチャ
ネルＭＯＳトランジスタのみＬＤＤ構造とするときはＰ
型不純物の高ドーズ量のイオン注入）のそれぞれについ
てＰ型あるいはＮ型の素子領域を覆うホトレジストパタ
ーンを形成しなければならないので、写真蝕刻工程が増
加して歩留りの低下を招く。
不純物の低ドーズ量と高ドーズ量のイオン注入及びＰ型
不純物の低ドーズ量と高ドーズ量のイオン注入（Ｎチャ
ネルＭＯＳトランジスタのみＬＤＤ構造とするときはＰ
型不純物の高ドーズ量のイオン注入）のそれぞれについ
てＰ型あるいはＮ型の素子領域を覆うホトレジストパタ
ーンを形成しなければならないので、写真蝕刻工程が増
加して歩留りの低下を招く。
更に、この方法では通常サイドウォール膜１６，１６を
除去しないので、第２図ｃ図示の工程のＮ型不純物の高
ドーズ量のイオン注入の前に必ずＰ型不純物（通常ボロ
ン）をイオン注入する工程が必要となる。しかし、ボロ
ンは拡散し易いので、イオン注入後の熱加工によつてＰ
チャネルＭＯＳトランジスタのソース、ドレイン領域の
制御性が悪くなる。〔発明の目的〕 本発明は上記事情に鑑みてなされたものであり、ＬＤＤ
構造をＣＭＯＳプロセスに適用した坑合、低濃度不純物
領域を制御性よく形成でき、しかも歩留りが低下するこ
とのない半導体装置の？造方法を提供しようとするもの
てある。
除去しないので、第２図ｃ図示の工程のＮ型不純物の高
ドーズ量のイオン注入の前に必ずＰ型不純物（通常ボロ
ン）をイオン注入する工程が必要となる。しかし、ボロ
ンは拡散し易いので、イオン注入後の熱加工によつてＰ
チャネルＭＯＳトランジスタのソース、ドレイン領域の
制御性が悪くなる。〔発明の目的〕 本発明は上記事情に鑑みてなされたものであり、ＬＤＤ
構造をＣＭＯＳプロセスに適用した坑合、低濃度不純物
領域を制御性よく形成でき、しかも歩留りが低下するこ
とのない半導体装置の？造方法を提供しようとするもの
てある。
本発明の半導体装置の製造方法は第１導電型σ第１の素
子領域（例えばＰ型シリコン基板にＮ匹ウェル領域を形
成した場合、ウェル領域以外のノ５板の素子領域）と第
２導電型の第２の素子領上（ウェル領域の素子領域）と
を有する半導体基東の各素子領域表面にゲート絶縁膜を
介してゲー１電極を形成した後、ゲート電極表面及び素
子領土表面に第１の被膜を形成し、全面に非単結晶シコ
ン膜（例えば多結晶シリコン膜）を堆積し、にその表面
に第２の被膜を形成し、つづいて第の被膜及び多結晶シ
リコン膜を順次異方性エッチングしてゲート電極側面に
多結晶シリコン膜を残存させる。
子領域（例えばＰ型シリコン基板にＮ匹ウェル領域を形
成した場合、ウェル領域以外のノ５板の素子領域）と第
２導電型の第２の素子領上（ウェル領域の素子領域）と
を有する半導体基東の各素子領域表面にゲート絶縁膜を
介してゲー１電極を形成した後、ゲート電極表面及び素
子領土表面に第１の被膜を形成し、全面に非単結晶シコ
ン膜（例えば多結晶シリコン膜）を堆積し、にその表面
に第２の被膜を形成し、つづいて第の被膜及び多結晶シ
リコン膜を順次異方性エッチングしてゲート電極側面に
多結晶シリコン膜を残存させる。
つづいて、第１の素子領域に選択的にゲート電極及び残
存多結晶シリコン膜をマスクとする第２導電型（Ｎ型）
不純物の高ドーズ量のイオン注入と、残存多結晶シリコ
ン膜の除去後のゲート電極をマスクとする低ドーズ量の
イオン注入とを行ない、熱処理してＬＤＤ構造のＮチャ
ネルＭＯＳトランジスタを形成する。つづいて、第２の
素子領域に選択的にゲート電極及ひ残存多結晶シリコン
膜をマスクとする第１導電型（Ｐ型）不純物の高ドーズ
量のイオン注入と、残存多結晶シリコン膜の除去後のゲ
ート電極をマスクとする低ドーズ量のイオン注入とを行
ない、熱処理してＬＤＤ構造のＰチャネルトランジスタ
を形成する、というものである。こうした方法によれば
、各トランジスタの低濃度不純物領域を制御性よく形成
することができ、しかも多結晶シリコン膜のステツプカ
バレツジがよいこと等によりプロセスマージンも多く、
かつ写真蝕刻工程も増加しないのて歩留りの低下を防止
することができる。
存多結晶シリコン膜をマスクとする第２導電型（Ｎ型）
不純物の高ドーズ量のイオン注入と、残存多結晶シリコ
ン膜の除去後のゲート電極をマスクとする低ドーズ量の
イオン注入とを行ない、熱処理してＬＤＤ構造のＮチャ
ネルＭＯＳトランジスタを形成する。つづいて、第２の
素子領域に選択的にゲート電極及ひ残存多結晶シリコン
膜をマスクとする第１導電型（Ｐ型）不純物の高ドーズ
量のイオン注入と、残存多結晶シリコン膜の除去後のゲ
ート電極をマスクとする低ドーズ量のイオン注入とを行
ない、熱処理してＬＤＤ構造のＰチャネルトランジスタ
を形成する、というものである。こうした方法によれば
、各トランジスタの低濃度不純物領域を制御性よく形成
することができ、しかも多結晶シリコン膜のステツプカ
バレツジがよいこと等によりプロセスマージンも多く、
かつ写真蝕刻工程も増加しないのて歩留りの低下を防止
することができる。
以下、本発明の実施例を第３図ａ−ｋを参照し５て説明
する。
する。
まず、Ｐ型シリコン基板２１の一部にＮ型ウェル領域２
２を形成した後、通常の選択酸化法に従つてフィールド
酸化膜２３を形成し、ウェル領域２２以外の基板２１に
フィールド酸化膜２３に囲ノＯまれた第１の素子領域２
４を、ウェル領域２２にフィールド酸化膜２３によつて
囲まれた第２の素子領域２５をそれぞれ形成する。
２を形成した後、通常の選択酸化法に従つてフィールド
酸化膜２３を形成し、ウェル領域２２以外の基板２１に
フィールド酸化膜２３に囲ノＯまれた第１の素子領域２
４を、ウェル領域２２にフィールド酸化膜２３によつて
囲まれた第２の素子領域２５をそれぞれ形成する。
次に、第１及び第２の素子領域２４，２５表面に厚さ約
２５０Ａの熱酸化膜を形成した後、全面に厚さ３０００
〜６０００Ａ３５の多結晶シリコン膜を堆積する。つづ
いて、多結晶シリコン膜をパターニングして第１及び第
２の素子領域２４，２５にそれぞれゲート電極２６１，
２６。を形成した後、これらゲート電極１６１，２６２
をマスクとして前記熱酸化膜をエッチ４０ングし、ゲー
ト酸化膜２７１，２７２を形成する（第３図ａ図示）。
次いで、熱酸化を行ないゲート電極２６１，２６。
２５０Ａの熱酸化膜を形成した後、全面に厚さ３０００
〜６０００Ａ３５の多結晶シリコン膜を堆積する。つづ
いて、多結晶シリコン膜をパターニングして第１及び第
２の素子領域２４，２５にそれぞれゲート電極２６１，
２６。を形成した後、これらゲート電極１６１，２６２
をマスクとして前記熱酸化膜をエッチ４０ングし、ゲー
ト酸化膜２７１，２７２を形成する（第３図ａ図示）。
次いで、熱酸化を行ないゲート電極２６１，２６。
表面及び露出した第１及び第２の素子領域２４，２５表
面に第１の被膜として厚さ４００Ａの熱酸化膜２８を形
成する。つづいて、ＬＰＣＶＤ法により全面に多結晶シ
リコン膜２９を堆積する。？結晶シリコン膜はステツプ
カバレツジがよいので、ゲート電極２６１，２６２の形
状に対応するほぼ垂直な段差形状が得られる。また、こ
の多紀晶シリコン膜２９の膜厚は後記するソース、ドレ
イン領域のＮ一型不純物領域の幅を決定する重要な因子
となるので、慎重な膜厚制御が要求される。つづいて、
熱酸化を行ない、前記多結晶シリコン膜２９表面に第２
の被膜として熱酸化膜３０を形成する。この熱酸化膜３
０の一部は後の工程で多結晶シリコン膜２９の異方性エ
ッチングを行なう際のマスクとして使用され、Ｎ一型不
純物領域の幅を決定する重要な因子となる（同図ｂ図示
）。次いで、前記熱酸化膜３０を異方性エッチングによ
りエッチングし、ゲート電極２６１，２６。の形状に対
応する多結晶シリコン膜２９の段差部の側壁にのみ残存
熱酸化膜３『，・・・を形成する（同図ｃ図示）。次い
で、これら残存熱酸化膜３『，・・・をマスクとして前
記多結晶シリコン膜２９を異方性エッチングによりエッ
チングし、前記ゲート電極２６１，２６２の側壁に前記
熱酸化膜２８を介して、その端部に前記残存熱酸化膜３
『， ・・を残した−状態で残存多結晶シリコン膜２９
″， ・・を形成する。
面に第１の被膜として厚さ４００Ａの熱酸化膜２８を形
成する。つづいて、ＬＰＣＶＤ法により全面に多結晶シ
リコン膜２９を堆積する。？結晶シリコン膜はステツプ
カバレツジがよいので、ゲート電極２６１，２６２の形
状に対応するほぼ垂直な段差形状が得られる。また、こ
の多紀晶シリコン膜２９の膜厚は後記するソース、ドレ
イン領域のＮ一型不純物領域の幅を決定する重要な因子
となるので、慎重な膜厚制御が要求される。つづいて、
熱酸化を行ない、前記多結晶シリコン膜２９表面に第２
の被膜として熱酸化膜３０を形成する。この熱酸化膜３
０の一部は後の工程で多結晶シリコン膜２９の異方性エ
ッチングを行なう際のマスクとして使用され、Ｎ一型不
純物領域の幅を決定する重要な因子となる（同図ｂ図示
）。次いで、前記熱酸化膜３０を異方性エッチングによ
りエッチングし、ゲート電極２６１，２６。の形状に対
応する多結晶シリコン膜２９の段差部の側壁にのみ残存
熱酸化膜３『，・・・を形成する（同図ｃ図示）。次い
で、これら残存熱酸化膜３『，・・・をマスクとして前
記多結晶シリコン膜２９を異方性エッチングによりエッ
チングし、前記ゲート電極２６１，２６２の側壁に前記
熱酸化膜２８を介して、その端部に前記残存熱酸化膜３
『， ・・を残した−状態で残存多結晶シリコン膜２９
″， ・・を形成する。
この多結晶シリコン膜をエッチングする際に、残存熱酸
化膜３『，・・・によつて多結晶シリコン膜２９のサイ
ドエッチングが防止されるので、その膜厚に等しい幅の
残存多結晶シリコン膜３２９″，・・・が制御性よく形
成される（同図ｄ図示）。次いで、前記Ｎ型ウェル領域
２２上にホトレジストパターン３１を形成し、ゲート電
極２６１及びその側面の残存多結晶シリコン膜２９″，
２３９″をマスクとして第１の素子領域２４に例えは砒
素の高ドーズ量（通常のソース、ドレイン形成のための
ドーズ量程度）でイオン注入する（同図ｅ図示）。次い
で、エッチング液を用いた等方性エツチン４（グにより
第１の素子領域２４上の残存多結晶シリコン膜２９″，
２９″を除去する。
化膜３『，・・・によつて多結晶シリコン膜２９のサイ
ドエッチングが防止されるので、その膜厚に等しい幅の
残存多結晶シリコン膜３２９″，・・・が制御性よく形
成される（同図ｄ図示）。次いで、前記Ｎ型ウェル領域
２２上にホトレジストパターン３１を形成し、ゲート電
極２６１及びその側面の残存多結晶シリコン膜２９″，
２３９″をマスクとして第１の素子領域２４に例えは砒
素の高ドーズ量（通常のソース、ドレイン形成のための
ドーズ量程度）でイオン注入する（同図ｅ図示）。次い
で、エッチング液を用いた等方性エツチン４（グにより
第１の素子領域２４上の残存多結晶シリコン膜２９″，
２９″を除去する。
この際、残存多結晶シリコン膜２９″，２９″上の残存
熱酸化膜３０″，３『がリフトオフされる。つづいて、
ゲート電極２６１をマスクとして第１の素子領域２４に
例えば砒素を低ドーズ量でイオン注入する（同図ｆ図示
）。次いで、ホトレジストパターン３１を除去した５後
、熱処理して前記２回の砒素イオン注入層を活性化し、
第１の素子領域２４にチャネル領域近傍のＮ一型不純物
領域３２ａ，３３ａとこれらの領域に隣接するＮ＋型不
純物領域３２ｂ，３３ｂとからなるソース、ドレイン領
域３２，３３を形成Ｏする。
熱酸化膜３０″，３『がリフトオフされる。つづいて、
ゲート電極２６１をマスクとして第１の素子領域２４に
例えば砒素を低ドーズ量でイオン注入する（同図ｆ図示
）。次いで、ホトレジストパターン３１を除去した５後
、熱処理して前記２回の砒素イオン注入層を活性化し、
第１の素子領域２４にチャネル領域近傍のＮ一型不純物
領域３２ａ，３３ａとこれらの領域に隣接するＮ＋型不
純物領域３２ｂ，３３ｂとからなるソース、ドレイン領
域３２，３３を形成Ｏする。
これによりＬＤＤ構造のＮチャネルトランジスタが形成
される（同図ｇ図示）。次いで、ウェル領域２２以外の
基板２１上にホトレジストパターン３４を形成した後、
ゲート電極２６。
される（同図ｇ図示）。次いで、ウェル領域２２以外の
基板２１上にホトレジストパターン３４を形成した後、
ゲート電極２６。
及びその側面の残存多結晶シリコン膜２７９゛，２９″
をマスクとして第２の素子領域２５に例えばボロンを高
ドーズ量でイオン注入する（同図ｈ図示）。次いで、エ
ッチング液を用いた等方性エッチングにより第２の素子
領域２５上の残存多結晶シリコン膜２９゛，２９″を除
去する。
をマスクとして第２の素子領域２５に例えばボロンを高
ドーズ量でイオン注入する（同図ｈ図示）。次いで、エ
ッチング液を用いた等方性エッチングにより第２の素子
領域２５上の残存多結晶シリコン膜２９゛，２９″を除
去する。
この際、残存多結晶シリコン膜２９″，２９″上の残存
熱酸化膜３０″，３『がリフトオフされる。つづいて、
ゲート電極２６２をマスクとして第２の素子領域２５に
例えばボロンを低ドーズ量でイオン注入する（同図１図
示）。次いで、前記ホトレジストパターン３４を除去し
た後、熱処理により前記２回のボロンイオン注入層を活
性化し、第２の素子領域２５にチャネル領域近傍のＰ一
型不純物領域３５ａ，３６ａとこれらの領域に隣接する
Ｐ＋型不純物領域３５ｂ，３６ｂとからなるソース、ド
レイン領域３５，３６を形成する。
熱酸化膜３０″，３『がリフトオフされる。つづいて、
ゲート電極２６２をマスクとして第２の素子領域２５に
例えばボロンを低ドーズ量でイオン注入する（同図１図
示）。次いで、前記ホトレジストパターン３４を除去し
た後、熱処理により前記２回のボロンイオン注入層を活
性化し、第２の素子領域２５にチャネル領域近傍のＰ一
型不純物領域３５ａ，３６ａとこれらの領域に隣接する
Ｐ＋型不純物領域３５ｂ，３６ｂとからなるソース、ド
レイン領域３５，３６を形成する。
これによりＬＤＤ構造のＰチャネルトランジスタが形成
される（同図ｊ図示）。次いで、全面にＣＶＤ酸化膜３
７を堆積した後、コンタクトホール３８，・・を開孔す
る。更に、全面にＡ１膜を蒸着した後、パターニングし
てＡ１配線３９，・・を形成し、ＬＤＤ構造のＣＭＯＳ
インバータを製造する（同図ｋ図示）。しかして、上述
した方法によれば、第３図ｃ図不の工程における熱酸化
膜（第２の被膜）３０の民方性エッチングと同図ｄ図示
の工程における残７熱酸化膜３『をマスクとする多結晶
シリコン葵２９の異方性エッチングにより、ゲート電極
２３１，２６２側面の残存多結晶シリコン膜（いわゆる
サイドウォール膜）２９″， ・・の幅を良好に制御す
ることができる。
される（同図ｊ図示）。次いで、全面にＣＶＤ酸化膜３
７を堆積した後、コンタクトホール３８，・・を開孔す
る。更に、全面にＡ１膜を蒸着した後、パターニングし
てＡ１配線３９，・・を形成し、ＬＤＤ構造のＣＭＯＳ
インバータを製造する（同図ｋ図示）。しかして、上述
した方法によれば、第３図ｃ図不の工程における熱酸化
膜（第２の被膜）３０の民方性エッチングと同図ｄ図示
の工程における残７熱酸化膜３『をマスクとする多結晶
シリコン葵２９の異方性エッチングにより、ゲート電極
２３１，２６２側面の残存多結晶シリコン膜（いわゆる
サイドウォール膜）２９″， ・・の幅を良好に制御す
ることができる。
また、ゲート電極２６１，２６。の側面に残存させるサ
イドウォール膜としてステツプカバレツジぐ良好で膜質
の均一な多結晶シリコン膜を用いているので、サイドウ
ォール膜としてＣＶＤ酸化膜を用いた場合よりプロセス
マージンがはるかに大きくなる。例えば、第３図ｃ図示
の工程における熱酸化膜３０の異方性エッチングは６０
％のオーバーエッチングが可能であり、同図ｄ図示の工
程における残存熱酸化膜３０″をマスクとする多結晶シ
リコン膜３０の異方性エッチングは装置のエンドポイン
トの検知が容易であり、また同図ｆ及びｉ図示の工程に
おける残存多結晶シリコン膜２９″の等方性エッチング
による除去はフィールド酸化膜２３及び熱酸化膜２８と
の選択比が大きいことから２００％のオーバーエッチン
グも可能である。このようなことからＮチャネルトラン
ジスタのＮ一型不純物領域３２ａ，３３ａあるいはＰチ
ャネルトランジスタのＰ一型不純物領域３５ａ，３６ａ
の幅の制御が極めて良好となる。また、異方性エッチン
グ種によつて基板２１やフィールド酸化膜２３が侵食さ
れるおそれもない。更に、Ｎチャネルトランジスタのイ
オン注人工程の後にＰチャネルトランジスタのイオン注
入を行なうことができ、写真蝕刻工程の回数も通常のＣ
ＭＯＳの製造工程と同じであるのでＣＭＯＳプロセスへ
の適用が容易となる。したがつて、ＣＭＯＳ半導体装置
の微細化が進んでも歩留りの低下をもたらすことなくチ
ャネル領域における強電界を緩和することができ、ホッ
トキャリアの発生による種々の悪影響を解消することが
できる。なお、上記実施例ては第１及び第２の被膜とし
ていずれも熱酸化膜を用いたが、これに限らずＣＶＤ法
あるいはスパッタ法により酸化膜、窒化膜を形成しても
よい。
イドウォール膜としてステツプカバレツジぐ良好で膜質
の均一な多結晶シリコン膜を用いているので、サイドウ
ォール膜としてＣＶＤ酸化膜を用いた場合よりプロセス
マージンがはるかに大きくなる。例えば、第３図ｃ図示
の工程における熱酸化膜３０の異方性エッチングは６０
％のオーバーエッチングが可能であり、同図ｄ図示の工
程における残存熱酸化膜３０″をマスクとする多結晶シ
リコン膜３０の異方性エッチングは装置のエンドポイン
トの検知が容易であり、また同図ｆ及びｉ図示の工程に
おける残存多結晶シリコン膜２９″の等方性エッチング
による除去はフィールド酸化膜２３及び熱酸化膜２８と
の選択比が大きいことから２００％のオーバーエッチン
グも可能である。このようなことからＮチャネルトラン
ジスタのＮ一型不純物領域３２ａ，３３ａあるいはＰチ
ャネルトランジスタのＰ一型不純物領域３５ａ，３６ａ
の幅の制御が極めて良好となる。また、異方性エッチン
グ種によつて基板２１やフィールド酸化膜２３が侵食さ
れるおそれもない。更に、Ｎチャネルトランジスタのイ
オン注人工程の後にＰチャネルトランジスタのイオン注
入を行なうことができ、写真蝕刻工程の回数も通常のＣ
ＭＯＳの製造工程と同じであるのでＣＭＯＳプロセスへ
の適用が容易となる。したがつて、ＣＭＯＳ半導体装置
の微細化が進んでも歩留りの低下をもたらすことなくチ
ャネル領域における強電界を緩和することができ、ホッ
トキャリアの発生による種々の悪影響を解消することが
できる。なお、上記実施例ては第１及び第２の被膜とし
ていずれも熱酸化膜を用いたが、これに限らずＣＶＤ法
あるいはスパッタ法により酸化膜、窒化膜を形成しても
よい。
また、上記実施例ではＰチャネルトランジスタについて
もＬＤＤ構造としたが、Ｐチャネルトランジスタはホッ
トキャリアによる悪影響が比較的少ないのでＮチャネル
トランジスタのみＬＤＤ構造としてもよい。
もＬＤＤ構造としたが、Ｐチャネルトランジスタはホッ
トキャリアによる悪影響が比較的少ないのでＮチャネル
トランジスタのみＬＤＤ構造としてもよい。
この場合、第３図ｈ図示の工程におけるボロンの高ドー
ズ量のイオン注入を行なわずに、第２の工程領域２５上
の残存多結晶シリコン膜３『を除去し、この後ゲート電
極２６２をマスクとしてボロンの高ドーズ量のイオン注
入を行なえばよい。また、上記実施例では砒素の低ドー
ズ量のイオン注入を第３図ｆ図示の工程で行なつたが、
第３図ａ図示の工程でゲート電極２６１，２６２を形成
した後、Ｎ型ウェル領域２２上にホトレジストパターン
を形成し、ゲート電極２６１をマスクとして第１の素子
領域２４に砒素を低ドーズ量でイオン注入してもよい。
更に、上記実施例ではＰ型シリコン基板にＮ型ウェル領
域を形成する場合について説明したが、Ｎ型シリコン基
板にＰ型ウェル領域を形成してもよいことは勿論である
。
ズ量のイオン注入を行なわずに、第２の工程領域２５上
の残存多結晶シリコン膜３『を除去し、この後ゲート電
極２６２をマスクとしてボロンの高ドーズ量のイオン注
入を行なえばよい。また、上記実施例では砒素の低ドー
ズ量のイオン注入を第３図ｆ図示の工程で行なつたが、
第３図ａ図示の工程でゲート電極２６１，２６２を形成
した後、Ｎ型ウェル領域２２上にホトレジストパターン
を形成し、ゲート電極２６１をマスクとして第１の素子
領域２４に砒素を低ドーズ量でイオン注入してもよい。
更に、上記実施例ではＰ型シリコン基板にＮ型ウェル領
域を形成する場合について説明したが、Ｎ型シリコン基
板にＰ型ウェル領域を形成してもよいことは勿論である
。
以上詳述した如く、本発明の半導体装置の製造方法によ
れば、素子が微細化しても歩留りの低下を招くことなく
、チャネル領域における電界集中による種々の悪影響を
緩和し得る高性能のＣＭＯＳ半導体装置を製造できると
いう顕著な効果を奏するものである。
れば、素子が微細化しても歩留りの低下を招くことなく
、チャネル領域における電界集中による種々の悪影響を
緩和し得る高性能のＣＭＯＳ半導体装置を製造できると
いう顕著な効果を奏するものである。
第１図ａ−ｄ及び第２図ａ−ｄはそれぞれＬＤＤ構造の
ＮチャネルＭＯＳトランジスタを得るための従来の製造
方法を示す断面図、第３図ａ〜ｋは本発明の実施例にお
けるＬＤＤ構造のＣＭＯＳインバータを得るための製造
方法を示す断面図である。 ２１・・・・・・Ｐ型シリコン基板、２２・・・・・・
Ｎ型ウエノル領域、２３・・・・フィールド酸化膜、２
４・・・・・・第１の素子領域、２５・・・・・・第２
の素子領域、２６１，２６。
ＮチャネルＭＯＳトランジスタを得るための従来の製造
方法を示す断面図、第３図ａ〜ｋは本発明の実施例にお
けるＬＤＤ構造のＣＭＯＳインバータを得るための製造
方法を示す断面図である。 ２１・・・・・・Ｐ型シリコン基板、２２・・・・・・
Ｎ型ウエノル領域、２３・・・・フィールド酸化膜、２
４・・・・・・第１の素子領域、２５・・・・・・第２
の素子領域、２６１，２６。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の第１の素子領域及び第２導電型の第２
の素子領域を有する半導体基板の各素子領域にそれぞれ
ゲート絶縁膜を介してゲート電極を形成する工程と、各
素子領域上のゲート電極表面及び露出した各素子領域表
面に第１の被膜を形成する工程と、全面に非単結晶シリ
コン膜を堆積した後、該非単結晶シリコン膜表面に第２
の被膜を形成する工程と、該第２の被膜を異方性エッチ
ングによりエッチングし、前記非単結晶シリコン膜の段
差部の側面にのみ第２の被膜を残存させる工程と、残存
した第２の被膜をマスクとして前記非単結晶シリコン膜
を異方性エッチングによりエッチングし、前記ゲート電
極の側面に前記第１の被膜を介して非単結晶シリコン膜
を残存すせる工程と、第１の素子領域上のゲート電極及
びその側面に残存した非単結晶シリコン膜をマスクとし
て第１の素子領域に選択的に第２導電型の不純物を高ド
ーズ量でイオン注入する工程と、第１の素子領域上のゲ
ート電極側面に残存した非単結晶シリコン膜を除去した
後、このゲート電極をマスクとして第１の素子領域に選
択的に第２導電型の不純物を低ドーズ量でイオン注入す
る工程と、熱処理により前記２回のイオン注入層を活性
化し、第１の素子領域にチャネル領域近傍の低濃度不純
物領域とこれらの領域に隣接する高濃度不純物領域とか
らなる第２導電型のソース、ドレイン領域を形成する工
程と、第２の素子領域上のゲート電極及びその側面に残
存した非単結晶シリコン膜をマスクとして第２の素子領
域に選択的に第１導電型の不純物を高ドーズ量でイオン
注入する工程と、第２の素子領域のゲート電極側面に残
存した非単結晶シリコン膜を除去した後、このゲート電
極をマスクとして第２の素子領域に選択的に第１導電型
の不純物を低ドーズ量でイオン注入する工程と、熱処理
により前記２回のイオン注入層を活性化し、第２の素子
領域にチャネル領域近傍の低濃度不純物領域とこれらの
領域に隣接する高濃度不純物領域とからなる第１導電型
のソース、ドレイン領域を形成する工程を具備したこと
を特徴とする半導体装置の製造方法。 ２ 第１及び第２の被膜が熱酸化膜またはＣＶＤ法もし
くはスパッタ法により形成された酸化膜もしくは窒化膜
であることを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58070977A JPS6046804B2 (ja) | 1983-04-22 | 1983-04-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58070977A JPS6046804B2 (ja) | 1983-04-22 | 1983-04-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59197161A JPS59197161A (ja) | 1984-11-08 |
| JPS6046804B2 true JPS6046804B2 (ja) | 1985-10-18 |
Family
ID=13447088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58070977A Expired JPS6046804B2 (ja) | 1983-04-22 | 1983-04-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6046804B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2509173B2 (ja) * | 1985-02-08 | 1996-06-19 | 株式会社日立製作所 | 相補型ｍｉｓｆｅｔを有する半導体集積回路装置の製造方法 |
| JPS61133656A (ja) * | 1984-12-03 | 1986-06-20 | Hitachi Ltd | 半導体装置およびその製造方法 |
| EP0216053A3 (en) * | 1985-09-26 | 1988-01-20 | Motorola, Inc. | Removable sidewall spaces for lightly doped drain formation using one mask level |
| US4722909A (en) * | 1985-09-26 | 1988-02-02 | Motorola, Inc. | Removable sidewall spacer for lightly doped drain formation using two mask levels |
| JPS6342161A (ja) * | 1986-08-07 | 1988-02-23 | Toshiba Corp | Ｃｍｏｓ型半導体装置の製造方法 |
| DE69132695T2 (de) * | 1990-05-11 | 2002-06-13 | Koninkl Philips Electronics Nv | CMOS-Verfahren mit Verwendung von zeitweilig angebrachten Siliciumnitrid-Spacern zum Herstellen von Transistoren (LDD) mit leicht dotiertem Drain |
-
1983
- 1983-04-22 JP JP58070977A patent/JPS6046804B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59197161A (ja) | 1984-11-08 |
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