JP3363675B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】この発明は、一般に半導体装
置の製造方法に関するものであり、より特定的には、ゲ
ート酸化膜の信頼性を向上させるように改良された半導
体装置の製造方法に関する。
置の製造方法に関するものであり、より特定的には、ゲ
ート酸化膜の信頼性を向上させるように改良された半導
体装置の製造方法に関する。
【０００２】
【従来の技術】ＭＯＳ電界効果トランジスタ（以下、Ｍ
ＯＳＦＥＴという）の微細化とともに、ゲート酸化膜の
薄膜化が進んでいる。それゆえに、ゲート酸化膜の信頼
性は、益々、重要になってきている。ゲート酸化膜の劣
化原因の１つとして、エッチング時のプラズマダメージ
が挙げられる。したがって、特に、ゲートエッチング部
のダメージ回復のプロセス開発は必須である。その１つ
として、「側壁酸化プロセス」が有効であることが、最
近わかってきた。この方法は、ゲートエッチング後に、
熱酸化を行ない、ゲートエッジのダメージ部に酸素を供
給することで、ダメージ部を回復させるプロセスであ
る。
ＯＳＦＥＴという）の微細化とともに、ゲート酸化膜の
薄膜化が進んでいる。それゆえに、ゲート酸化膜の信頼
性は、益々、重要になってきている。ゲート酸化膜の劣
化原因の１つとして、エッチング時のプラズマダメージ
が挙げられる。したがって、特に、ゲートエッチング部
のダメージ回復のプロセス開発は必須である。その１つ
として、「側壁酸化プロセス」が有効であることが、最
近わかってきた。この方法は、ゲートエッチング後に、
熱酸化を行ない、ゲートエッジのダメージ部に酸素を供
給することで、ダメージ部を回復させるプロセスであ
る。
【０００３】
【発明が解決しようとする課題】従来の側壁酸化プロセ
スの問題点について、次に説明する。
スの問題点について、次に説明する。
【０００４】図２０を参照して、第１導電型シリコン基
板１の上に、膜厚９０Åのゲート酸化膜２を形成し、次
にｎ型ドープドポリシリコン層３を、たとえば、３００
０Å堆積する。ｎ型ドープドポリシリコン層３の上に、
写真製版により、ゲート電極の平面形状にパターニング
された、ポジ型レジスト膜４を形成する。
板１の上に、膜厚９０Åのゲート酸化膜２を形成し、次
にｎ型ドープドポリシリコン層３を、たとえば、３００
０Å堆積する。ｎ型ドープドポリシリコン層３の上に、
写真製版により、ゲート電極の平面形状にパターニング
された、ポジ型レジスト膜４を形成する。
【０００５】図２０と図２１を参照して、レジスト膜４
をマスクにして、ｎ型ドープドポリシリコン層３をエッ
チングし、ゲート電極３ａを形成する。このとき、ゲー
ト電極３ａのエッジ部に、エッチングによるダメージが
入る。このダメージは、特に、オーバエッチング時に、
大きく入る。その後、レジスト膜４を除去する。
をマスクにして、ｎ型ドープドポリシリコン層３をエッ
チングし、ゲート電極３ａを形成する。このとき、ゲー
ト電極３ａのエッジ部に、エッチングによるダメージが
入る。このダメージは、特に、オーバエッチング時に、
大きく入る。その後、レジスト膜４を除去する。
【０００６】図２２を参照して、ゲート電極３ａの側壁
酸化を、たとえば、８５０℃で、Ｎ 2 雰囲気下で１０
分、Ｏ2 雰囲気下で３０分行ない、ゲート電極３ａを被
覆する酸化物５を形成する。この工程により、ゲート電
極３ａのエッジ部のダメージが回復する。ダメージが回
復する理由は、ダメージ部に酸素が供給され、切れたボ
ンディングボンドが回復されるためと、一般的に考えら
れている。
酸化を、たとえば、８５０℃で、Ｎ 2 雰囲気下で１０
分、Ｏ2 雰囲気下で３０分行ない、ゲート電極３ａを被
覆する酸化物５を形成する。この工程により、ゲート電
極３ａのエッジ部のダメージが回復する。ダメージが回
復する理由は、ダメージ部に酸素が供給され、切れたボ
ンディングボンドが回復されるためと、一般的に考えら
れている。
【０００７】このとき、ｎ型ドープドポリシリコンで形
成されたゲート電極３ａの上面が増速酸化される。たと
えば、上述した条件下での熱処理では、シリコン基板１
上で、約３０Åの酸化膜が形成されるのに対し、ゲート
電極３ａの表面は、約６００Å〜７００Å酸化されてし
まう。
成されたゲート電極３ａの上面が増速酸化される。たと
えば、上述した条件下での熱処理では、シリコン基板１
上で、約３０Åの酸化膜が形成されるのに対し、ゲート
電極３ａの表面は、約６００Å〜７００Å酸化されてし
まう。
【０００８】図２３を参照して、低濃度の第２導電型不
純物イオンを注入し、シリコン基板１の表面中であっ
て、ゲート電極３ａの両側に低濃度第２導電型ソース／
ドレイン領域６を形成する。
純物イオンを注入し、シリコン基板１の表面中であっ
て、ゲート電極３ａの両側に低濃度第２導電型ソース／
ドレイン領域６を形成する。
【０００９】図２４を参照して、ゲート電極３ａを覆う
ように、酸化膜７を、たとえば１５００Å堆積する。
ように、酸化膜７を、たとえば１５００Å堆積する。
【００１０】図２４と図２５を参照して、ゲート電極３
ａの表面および、低濃度第２導電型ソース／ドレイン領
域６の表面が露出するまで、酸化膜７を全面エッチバッ
クし、側壁酸化物５ａとサイドウォールスペーサ７ａを
形成する。このとき、ｎ型ドープドポリシリコン層であ
るゲート電極３ａの膜厚は、約６００〜７００Å目減り
し、２３００〜２４００Åになる。
ａの表面および、低濃度第２導電型ソース／ドレイン領
域６の表面が露出するまで、酸化膜７を全面エッチバッ
クし、側壁酸化物５ａとサイドウォールスペーサ７ａを
形成する。このとき、ｎ型ドープドポリシリコン層であ
るゲート電極３ａの膜厚は、約６００〜７００Å目減り
し、２３００〜２４００Åになる。
【００１１】図２６を参照して、高濃度ソース／ドレイ
ン領域８および接合リーク・ホットキャリア改善のため
の低濃度の第２導電型拡散層９をイオン注入により形成
する。このとき、低濃度の第２導電型拡散層９を形成す
るためのイオン注入を、たとえば、Ｐ，５０ｋｅＶ以上
（４×１０13）で行なうと、ゲート電極３ａを突き抜け
てしまい、ゲート酸化膜２の信頼性の低下、トランジス
タ特性の変化が発生する。
ン領域８および接合リーク・ホットキャリア改善のため
の低濃度の第２導電型拡散層９をイオン注入により形成
する。このとき、低濃度の第２導電型拡散層９を形成す
るためのイオン注入を、たとえば、Ｐ，５０ｋｅＶ以上
（４×１０13）で行なうと、ゲート電極３ａを突き抜け
てしまい、ゲート酸化膜２の信頼性の低下、トランジス
タ特性の変化が発生する。
【００１２】
【００１３】この発明は上記のような問題点を解決する
ためになされたもので、ゲート酸化膜の信頼性低下、ト
ランジスタ特性の変化が発生しないように改良された半
導体装置の製造方法を提供することを目的とする。
ためになされたもので、ゲート酸化膜の信頼性低下、ト
ランジスタ特性の変化が発生しないように改良された半
導体装置の製造方法を提供することを目的とする。
【００１４】
【００１５】
【００１６】
【課題を解決するための手段】この発明の第１の局面に
従う半導体装置の製造方法においては、まず、半導体基
板の上に、ゲート酸化膜、ドープドポリシリコン層、お
よびノンドープドポリシリコン層を、この順序で形成す
る。上記ノンドープドポリシリコン層および上記ドープ
ドポリシリコン層を、ゲート電極の形状にエッチング
し、ゲート電極を形成する。上記ゲート電極の側壁を酸
化する。上記ゲート電極を覆うように上記半導体基板の
上に、サイドウォールスペーサを形成するための酸化膜
を形成する。上記ゲート電極の表面が露出するまで上記
酸化膜をエッチバックし、それによって上記ゲート電極
の側壁にサイドウォールスペーサを形成する。上記半導
体基板の表面に不純物イオンを注入し、ソース／ドレイ
ン領域を形成する。
従う半導体装置の製造方法においては、まず、半導体基
板の上に、ゲート酸化膜、ドープドポリシリコン層、お
よびノンドープドポリシリコン層を、この順序で形成す
る。上記ノンドープドポリシリコン層および上記ドープ
ドポリシリコン層を、ゲート電極の形状にエッチング
し、ゲート電極を形成する。上記ゲート電極の側壁を酸
化する。上記ゲート電極を覆うように上記半導体基板の
上に、サイドウォールスペーサを形成するための酸化膜
を形成する。上記ゲート電極の表面が露出するまで上記
酸化膜をエッチバックし、それによって上記ゲート電極
の側壁にサイドウォールスペーサを形成する。上記半導
体基板の表面に不純物イオンを注入し、ソース／ドレイ
ン領域を形成する。
【００１７】
【００１８】
【００１９】
【００２０】この発明の第２の局面に従う半導体装置の
製造方法においては、まず、半導体基板の上に、ゲート
酸化膜、ドープドポリシリコン層および第１のシリコン
窒化膜を、この順序で形成する。上記第１のシリコン窒
化膜および上記ドープドポリシリコン層をパターニング
し、ゲート電極を形成する。上記ゲート電極の側壁を酸
化する。上記ゲート電極を覆うように上記半導体基板の
上に第２のシリコン窒化膜を形成する。上記第２および
第１のシリコン窒化膜を、上記ドープドポリシリコン層
の表面が露出するまで全面エッチバックし、それによっ
て上記ゲート電極の側壁にサイドウォールスペーサを形
成する。
製造方法においては、まず、半導体基板の上に、ゲート
酸化膜、ドープドポリシリコン層および第１のシリコン
窒化膜を、この順序で形成する。上記第１のシリコン窒
化膜および上記ドープドポリシリコン層をパターニング
し、ゲート電極を形成する。上記ゲート電極の側壁を酸
化する。上記ゲート電極を覆うように上記半導体基板の
上に第２のシリコン窒化膜を形成する。上記第２および
第１のシリコン窒化膜を、上記ドープドポリシリコン層
の表面が露出するまで全面エッチバックし、それによっ
て上記ゲート電極の側壁にサイドウォールスペーサを形
成する。
【００２１】
【００２２】
【００２３】
【発明の実施の形態】以下、この発明の実施の形態を、
図について説明する。
図について説明する。
【００２４】発明の実施の形態１
図１を参照して、第１導電型シリコン基板１の上に、ゲ
ート酸化膜２を、たとえば９０Å堆積し、次に、ｎ型ド
ープドポリシリコン層３を、たとえば３０００Å堆積す
る。その後、後述するゲート電極の側壁酸化で酸化され
る膜厚分だけ、たとえば約１００Åのノンドープドポリ
シリコン層１１を堆積する。その後、写真製版技術によ
り、ゲート電極の平面形状のパターンを有するレジスト
パターン４を、シリコン基板１の上に形成する。
ート酸化膜２を、たとえば９０Å堆積し、次に、ｎ型ド
ープドポリシリコン層３を、たとえば３０００Å堆積す
る。その後、後述するゲート電極の側壁酸化で酸化され
る膜厚分だけ、たとえば約１００Åのノンドープドポリ
シリコン層１１を堆積する。その後、写真製版技術によ
り、ゲート電極の平面形状のパターンを有するレジスト
パターン４を、シリコン基板１の上に形成する。
【００２５】図１と図２を参照して、レジストパターン
４をマスクにして、ノンドープドポリシリコン層１１お
よびｎ型ドープドポリシリコン層３をパターニングし、
ゲート電極３ａを形成する。その後、レジストパターン
４を除去する。
４をマスクにして、ノンドープドポリシリコン層１１お
よびｎ型ドープドポリシリコン層３をパターニングし、
ゲート電極３ａを形成する。その後、レジストパターン
４を除去する。
【００２６】図２と図３を参照して、ゲート電極３ａの
側壁を酸化することによって、酸化物５を形成する。こ
のとき、ゲート電極３ａの上部は、ノンドープドポリシ
リコン層１１のみ酸化されるので、増速酸化は起こらな
い。したがって、その結果、後述するように、サイドウ
ォール形成時のゲート電極の膜厚の目減りは最小限に抑
えられる。シリコン基板１の表面に不純物イオンを注入
し、低濃度ソース／ドレイン領域６を形成する。
側壁を酸化することによって、酸化物５を形成する。こ
のとき、ゲート電極３ａの上部は、ノンドープドポリシ
リコン層１１のみ酸化されるので、増速酸化は起こらな
い。したがって、その結果、後述するように、サイドウ
ォール形成時のゲート電極の膜厚の目減りは最小限に抑
えられる。シリコン基板１の表面に不純物イオンを注入
し、低濃度ソース／ドレイン領域６を形成する。
【００２７】次に、図示しないが、、ゲート電極３ａを
覆うように、シリコン基板１の上に、サイドウォールス
ペーサを形成するための酸化膜を形成する。ゲート電極
３ａの表面が露出するまで、酸化膜をエッチバックし、
それによって、図４を参照して、ゲート電極３ａの側壁
に側壁酸化物５ａとサイドウォールスペーサ７ａを形成
する。
覆うように、シリコン基板１の上に、サイドウォールス
ペーサを形成するための酸化膜を形成する。ゲート電極
３ａの表面が露出するまで、酸化膜をエッチバックし、
それによって、図４を参照して、ゲート電極３ａの側壁
に側壁酸化物５ａとサイドウォールスペーサ７ａを形成
する。
【００２８】図４を参照して、サイドウォールスペーサ
７ａをマスクにして、シリコン基板１の表面に不純物イ
オンを注入し、高濃度ソース／ドレイン領域８と低濃度
の第２導電型拡散層９を形成し、ＭＯＳＦＥＴを完成さ
せる。このとき、ゲート電極３ａの膜厚は、十分に厚い
ので、注入種はゲート電極ａを突き抜けることはない。
その結果、注入種のゲート電極突き抜け防止のマージン
を拡大することができるという効果を奏する。
７ａをマスクにして、シリコン基板１の表面に不純物イ
オンを注入し、高濃度ソース／ドレイン領域８と低濃度
の第２導電型拡散層９を形成し、ＭＯＳＦＥＴを完成さ
せる。このとき、ゲート電極３ａの膜厚は、十分に厚い
ので、注入種はゲート電極ａを突き抜けることはない。
その結果、注入種のゲート電極突き抜け防止のマージン
を拡大することができるという効果を奏する。
【００２９】発明の実施の形態２
図５を参照して、第１導電型シリコン基板１の上に、ゲ
ート酸化膜２、ドープドポリシリコン層３、酸化防止膜
１２を１００Å堆積する。酸化防止膜１２としては、た
とえば、Ｓｉ3 Ｎ4 、ＷＳｉ2 等が用いられる。写真製
版技術により、ゲート電極の平面形状のパターンを有す
るレジストパターン４を、酸化防止膜１２の上に形成す
る。
ート酸化膜２、ドープドポリシリコン層３、酸化防止膜
１２を１００Å堆積する。酸化防止膜１２としては、た
とえば、Ｓｉ3 Ｎ4 、ＷＳｉ2 等が用いられる。写真製
版技術により、ゲート電極の平面形状のパターンを有す
るレジストパターン４を、酸化防止膜１２の上に形成す
る。
【００３０】図５と図６を参照して、レジストパターン
４をマスクにして、酸化防止膜１２と、ドープドポリシ
リコン層３をエッチングし、ゲート電極３ａを形成す
る。
４をマスクにして、酸化防止膜１２と、ドープドポリシ
リコン層３をエッチングし、ゲート電極３ａを形成す
る。
【００３１】図７を参照して、ゲート電極３ａの側壁を
酸化し、側壁酸化物５を形成する。このとき、ゲート電
極３ａの表面は、酸化防止膜１１によって保護されてい
るため、酸化されない。したがって、ゲート電極３ａの
膜厚の目減りは防止される。
酸化し、側壁酸化物５を形成する。このとき、ゲート電
極３ａの表面は、酸化防止膜１１によって保護されてい
るため、酸化されない。したがって、ゲート電極３ａの
膜厚の目減りは防止される。
【００３２】シリコン基板１の表面に、不純物イオンを
注入し、低濃度ソース／ドレイン領域６を形成する。
注入し、低濃度ソース／ドレイン領域６を形成する。
【００３３】その後、図示しないが、ゲート電極３ａを
覆うように、シリコン基板１の上に、サイドウォールス
ペーサを形成するための酸化膜を形成する。酸化防止膜
１１の表面が露出するまで、酸化膜をエッチバックし、
それによって、図８を参照して、ゲート電極３ａの側壁
にサイドウォールスペーサ７を形成する。不純物イオン
を注入し、高濃度の第２導電型絶縁層と低濃度の第２の
導電型拡散層９を形成する。
覆うように、シリコン基板１の上に、サイドウォールス
ペーサを形成するための酸化膜を形成する。酸化防止膜
１１の表面が露出するまで、酸化膜をエッチバックし、
それによって、図８を参照して、ゲート電極３ａの側壁
にサイドウォールスペーサ７を形成する。不純物イオン
を注入し、高濃度の第２導電型絶縁層と低濃度の第２の
導電型拡散層９を形成する。
【００３４】図９を参照して、ゲート電極３ａを覆うよ
うに、シリコン基板１の上に層間絶縁膜１４を形成す
る。写真製版により、所定の形状を有するレジストパタ
ーン４を形成する。レジストパターン４をマスクにし
て、層間絶縁膜１４中にコンタクトホール１４ａを形成
するとき、従来の装置では、ゲート電極３ａの上では、
ソース／ドレイン領域の上に比べて、層間絶縁膜１４の
膜厚が薄いため、ゲート電極３ａのオーバエッチングが
懸念される。しかしながら、本発明の実施の形態では、
ゲート電極３ａ上に酸化防止膜１２が形成されているた
め、オーバエッチングを防止できる効果（ストッパの効
果）が得られる。なお、コンタクト上の酸化防止膜１２
は、コンタクトエッチング時に、除去することができ
る。
うに、シリコン基板１の上に層間絶縁膜１４を形成す
る。写真製版により、所定の形状を有するレジストパタ
ーン４を形成する。レジストパターン４をマスクにし
て、層間絶縁膜１４中にコンタクトホール１４ａを形成
するとき、従来の装置では、ゲート電極３ａの上では、
ソース／ドレイン領域の上に比べて、層間絶縁膜１４の
膜厚が薄いため、ゲート電極３ａのオーバエッチングが
懸念される。しかしながら、本発明の実施の形態では、
ゲート電極３ａ上に酸化防止膜１２が形成されているた
め、オーバエッチングを防止できる効果（ストッパの効
果）が得られる。なお、コンタクト上の酸化防止膜１２
は、コンタクトエッチング時に、除去することができ
る。
【００３５】また、酸化防止膜１２を、ゲート写真製版
の反射防止膜と兼ねさせるために、酸化防止膜１２を窒
化膜にして、かつ限定された膜厚、たとえば約３６０Å
にすると、さらなる効果（反射防止）が得られる。
の反射防止膜と兼ねさせるために、酸化防止膜１２を窒
化膜にして、かつ限定された膜厚、たとえば約３６０Å
にすると、さらなる効果（反射防止）が得られる。
【００３６】発明の実施の形態３
写真製版までの工程は、発明の実施の形態１と同様であ
るので、その説明を繰返さない。
るので、その説明を繰返さない。
【００３７】図１０を参照して、ドープドポリシリコン
層３のエッチングを、ゲート酸化膜２の表面が露出する
直前でストップさせる。このときの、ドープドポリシリ
コン層３の残膜は、たとえば５０〜２００Å程度であ
る。これにより、ゲート酸化膜２に与えられるダメージ
が小さくなる。ゲート酸化膜２のダメージが小さくなる
理由は、エッチング種が、直接ゲート酸化膜を叩かない
ためである。なお、ゲート酸化膜２を完全に露出させる
方法では、ゲート酸化膜２が露出した時点で、絶縁体で
あるゲート酸化膜２が帯電し、ダメージが入りやすくな
るが、本発明の実施の形態３では、ゲート酸化膜２が露
出する直前でエッチングをストップさせているため、こ
のような問題点は防止される。
層３のエッチングを、ゲート酸化膜２の表面が露出する
直前でストップさせる。このときの、ドープドポリシリ
コン層３の残膜は、たとえば５０〜２００Å程度であ
る。これにより、ゲート酸化膜２に与えられるダメージ
が小さくなる。ゲート酸化膜２のダメージが小さくなる
理由は、エッチング種が、直接ゲート酸化膜を叩かない
ためである。なお、ゲート酸化膜２を完全に露出させる
方法では、ゲート酸化膜２が露出した時点で、絶縁体で
あるゲート酸化膜２が帯電し、ダメージが入りやすくな
るが、本発明の実施の形態３では、ゲート酸化膜２が露
出する直前でエッチングをストップさせているため、こ
のような問題点は防止される。
【００３８】未エッチング部分は、図１１を参照して、
酸化膜５を形成するときに、酸化されてしまうので、何
ら工程を増加させない。
酸化膜５を形成するときに、酸化されてしまうので、何
ら工程を増加させない。
【００３９】その後、発明の実施の形態１と同様のプロ
セスを経由することによって、ＭＯＳＦＥＴが完成す
る。
セスを経由することによって、ＭＯＳＦＥＴが完成す
る。
【００４０】発明の実施の形態４
本発明の実施の形態は、本発明を、ＣＭＯＳＦＥＴに応
用することにかかる。
用することにかかる。
【００４１】ＰＭＯＳにおいては、一般に、ソース／ド
レイン領域を形成するために拡散係数の大きいＢ系を使
用するため、ＮＭＯＳに比べて、パンチスルーマージン
が少ない。本発明の実施の形態４は、これを改善する方
法に関する。
レイン領域を形成するために拡散係数の大きいＢ系を使
用するため、ＮＭＯＳに比べて、パンチスルーマージン
が少ない。本発明の実施の形態４は、これを改善する方
法に関する。
【００４２】図１２を参照して、ｐウェル１５とｎウェ
ル１６が設けられた半導体基板を準備する。半導体基板
の上に、ゲート酸化膜２、ドープドポリシリコン層３お
よびノンドープドポリシリコン層を形成する。ドープド
ポリシリコン層とノンドープドポリシリコン層をパター
ニングし、ｐウェル１５の上に第１のゲート電極３ａを
形成し、ｎウェル１６の上に第２のゲート電極３ｂを形
成する。その後、ｎウェル１６側を、レジスト４でマス
クする。レジスト４をマスクにして、ｐウェル１５の表
面に、低濃度のｎ型ソース／ドレイン領域１７を形成す
る。レジスト４を除去する。図１３を参照して、第１の
ゲート電極３ａおよび第２のゲート電極３ｂの側壁を酸
化し、酸化物５を形成する。このとき、第１および第２
のゲート電極３ａ，３ｂの上に形成されていたノンドー
プドポリシリコン層１０も酸化され、酸化物となる。
ル１６が設けられた半導体基板を準備する。半導体基板
の上に、ゲート酸化膜２、ドープドポリシリコン層３お
よびノンドープドポリシリコン層を形成する。ドープド
ポリシリコン層とノンドープドポリシリコン層をパター
ニングし、ｐウェル１５の上に第１のゲート電極３ａを
形成し、ｎウェル１６の上に第２のゲート電極３ｂを形
成する。その後、ｎウェル１６側を、レジスト４でマス
クする。レジスト４をマスクにして、ｐウェル１５の表
面に、低濃度のｎ型ソース／ドレイン領域１７を形成す
る。レジスト４を除去する。図１３を参照して、第１の
ゲート電極３ａおよび第２のゲート電極３ｂの側壁を酸
化し、酸化物５を形成する。このとき、第１および第２
のゲート電極３ａ，３ｂの上に形成されていたノンドー
プドポリシリコン層１０も酸化され、酸化物となる。
【００４３】図１４を参照して、ｐウェル１５側をレジ
スト４でマスクし、ｎウェル１６の表面に不純物イオン
を注入し、第２のゲート電極３ｂの両側にｐ型ソース／
ドレイン領域１８を形成する。これにより、ＰＭＯＳに
おいてはＮＭＯＳに比べて、側壁酸化の熱処理がかから
ず、また側壁酸化の分だけ、注入種が入りにくくなり、
結果として浅い接合が可能となる。その結果、ＣＭＯＳ
形成を有効に行なうことができる。
スト４でマスクし、ｎウェル１６の表面に不純物イオン
を注入し、第２のゲート電極３ｂの両側にｐ型ソース／
ドレイン領域１８を形成する。これにより、ＰＭＯＳに
おいてはＮＭＯＳに比べて、側壁酸化の熱処理がかから
ず、また側壁酸化の分だけ、注入種が入りにくくなり、
結果として浅い接合が可能となる。その結果、ＣＭＯＳ
形成を有効に行なうことができる。
【００４４】発明の実施の形態５
図１５を参照して、発明の実施の形態２と同様に、ＭＯ
ＳＦＥＴを形成する。次に、図１５と図１６を参照し
て、酸化防止膜１１、たとえば窒化膜をゲート電極３ａ
の表面が露出するまでドライエッチングする。
ＳＦＥＴを形成する。次に、図１５と図１６を参照し
て、酸化防止膜１１、たとえば窒化膜をゲート電極３ａ
の表面が露出するまでドライエッチングする。
【００４５】図１７を参照して、ソース／ドレイン領域
６の表面とゲート電極３ａの表面にサリサイド形成を行
なう。
６の表面とゲート電極３ａの表面にサリサイド形成を行
なう。
【００４６】図１６を参照して、サイドウォールスペー
サ７ａの高さが、ゲート電極３ａの表面より高くなるた
め、ゲート電極３ａとシリコン基板１との、サリサイド
のはい上がりによるショートが抑制される。
サ７ａの高さが、ゲート電極３ａの表面より高くなるた
め、ゲート電極３ａとシリコン基板１との、サリサイド
のはい上がりによるショートが抑制される。
【００４７】発明の実施の形態６
側壁酸化物５ａを形成するまでは、発明の実施の形態２
と同様であるので、その説明を繰返さない。本発明の実
施の形態６では、酸化防止膜１１は、反射防止膜を兼ね
ている、Ｓｉ3 Ｎ4 膜で形成される。
と同様であるので、その説明を繰返さない。本発明の実
施の形態６では、酸化防止膜１１は、反射防止膜を兼ね
ている、Ｓｉ3 Ｎ4 膜で形成される。
【００４８】図１８を参照して、ゲート電極３ａを被覆
するように、シリコン基板１の上に、窒化膜１９を、１
５００Å堆積する。
するように、シリコン基板１の上に、窒化膜１９を、１
５００Å堆積する。
【００４９】図１８と図１９を参照して、窒化膜１９
を、ゲート電極３ａの表面が露出するまで、全面エッチ
バックし、サイドウォールスペーサ１９ａを形成する。
酸化防止膜１１をシリコン窒化膜で形成しているので、
酸化防止膜１１の除去とサイドウォールスペーサ１９ａ
の形成が同時にできる。
を、ゲート電極３ａの表面が露出するまで、全面エッチ
バックし、サイドウォールスペーサ１９ａを形成する。
酸化防止膜１１をシリコン窒化膜で形成しているので、
酸化防止膜１１の除去とサイドウォールスペーサ１９ａ
の形成が同時にできる。
【図１】 発明の実施の形態１における半導体装置の製
造方法の順序の第１工程における半導体装置の断面図で
ある。
造方法の順序の第１工程における半導体装置の断面図で
ある。
【図２】 発明の実施の形態１における半導体装置の製
造方法の順序の第２工程における半導体装置の断面図で
ある。
造方法の順序の第２工程における半導体装置の断面図で
ある。
【図３】 発明の実施の形態１における半導体装置の製
造方法の順序の第３工程における半導体装置の断面図で
ある。
造方法の順序の第３工程における半導体装置の断面図で
ある。
【図４】 発明の実施の形態１における半導体装置の製
造方法の順序の第４工程における半導体装置の断面図で
ある。
造方法の順序の第４工程における半導体装置の断面図で
ある。
【図５】 発明の実施の形態２における半導体装置の製
造方法の順序の第１工程における半導体装置の断面図で
ある。
造方法の順序の第１工程における半導体装置の断面図で
ある。
【図６】 発明の実施の形態２における半導体装置の製
造方法の順序の第２工程における半導体装置の断面図で
ある。
造方法の順序の第２工程における半導体装置の断面図で
ある。
【図７】 発明の実施の形態２における半導体装置の製
造方法の順序の第３工程における半導体装置の断面図で
ある。
造方法の順序の第３工程における半導体装置の断面図で
ある。
【図８】 発明の実施の形態２における半導体装置の製
造方法の順序の第４工程における半導体装置の断面図で
ある。
造方法の順序の第４工程における半導体装置の断面図で
ある。
【図９】 発明の実施の形態２における半導体装置の製
造方法の順序の第５工程における半導体装置の断面図で
ある。
造方法の順序の第５工程における半導体装置の断面図で
ある。
【図１０】 発明の実施の形態３における半導体装置の
製造方法の順序の第１工程における半導体装置の断面図
である。
製造方法の順序の第１工程における半導体装置の断面図
である。
【図１１】 発明の実施の形態３における半導体装置の
製造方法の順序の第２工程における半導体装置の断面図
である。
製造方法の順序の第２工程における半導体装置の断面図
である。
【図１２】 発明の実施の形態４における半導体装置の
製造方法の順序の第１工程における半導体装置の断面図
である。
製造方法の順序の第１工程における半導体装置の断面図
である。
【図１３】 発明の実施の形態４における半導体装置の
製造方法の順序の第２工程における半導体装置の断面図
である。
製造方法の順序の第２工程における半導体装置の断面図
である。
【図１４】 発明の実施の形態４における半導体装置の
製造方法の順序の第３工程における半導体装置の断面図
である。
製造方法の順序の第３工程における半導体装置の断面図
である。
【図１５】 発明の実施の形態５における半導体装置の
製造方法の順序の第１工程における半導体装置の断面図
である。
製造方法の順序の第１工程における半導体装置の断面図
である。
【図１６】 発明の実施の形態５における半導体装置の
製造方法の順序の第２工程における半導体装置の断面図
である。
製造方法の順序の第２工程における半導体装置の断面図
である。
【図１７】 発明の実施の形態５における半導体装置の
製造方法の順序の第３工程における半導体装置の断面図
である。
製造方法の順序の第３工程における半導体装置の断面図
である。
【図１８】 発明の実施の形態６における半導体装置の
製造方法の順序の第１工程における半導体装置の断面図
である。
製造方法の順序の第１工程における半導体装置の断面図
である。
【図１９】 発明の実施の形態６における半導体装置の
製造方法の順序の第２工程における半導体装置の断面図
である。
製造方法の順序の第２工程における半導体装置の断面図
である。
【図２０】 従来の半導体装置の製造方法の順序の第１
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図２１】 従来の半導体装置の製造方法の順序の第２
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図２２】 従来の半導体装置の製造方法の順序の第３
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図２３】 従来の半導体装置の製造方法の順序の第４
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図２４】 従来の半導体装置の製造方法の順序の第５
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図２５】 従来の半導体装置の製造方法の順序の第６
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図２６】 従来の半導体装置の製造方法の順序の第７
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図２７】 従来の半導体装置の製造方法の順序の第８
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
１ 半導体基板、２ ゲート酸化膜、３ ドープドポリ
シリコン層、１１ ノンドープドポリシリコン層、３ａ
ゲート電極、７ａ サイドウォールスペーサ、６，７
ソース／ドレイン領域。
シリコン層、１１ ノンドープドポリシリコン層、３ａ
ゲート電極、７ａ サイドウォールスペーサ、６，７
ソース／ドレイン領域。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/78
(56)参考文献 特開 平２−5435（ＪＰ，Ａ)
特開 昭58−154270（ＪＰ，Ａ)
特開 平６−260495（ＪＰ，Ａ)
特開 平３−69166（ＪＰ，Ａ)
特開 平６−267972（ＪＰ，Ａ)
特開 昭64−17473（ＪＰ，Ａ)
特開 平７−74170（ＪＰ，Ａ)
特開 平２−47871（ＪＰ，Ａ)
特開 昭63−131575（ＪＰ，Ａ)
特開 平２−94445（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/336
H01L 29/78
H01L 29/423
H01L 29/49
H01L 21/8238
H01L 27/092
H01L 21/28
Claims (3)
- 【請求項１】 半導体基板の上に、ゲート酸化膜、ドー
プドポリシリコン層およびノンドープドポリシリコン層
を、この順序で形成する工程と、 前記ノンドープドポリシリコン層およびドープドポリシ
リコン層を、ゲート電極の形状にエッチングし、ゲート
電極を形成する工程と、 前記ゲート電極の側壁を酸化する工程と、 前記ゲート電極を覆うように前記半導体基板の上に、サ
イドウォールスペーサを形成するための酸化膜を形成す
る工程と、 前記ゲート電極の表面が露出するまで、前記酸化膜をエ
ッチバックし、それによって、前記ゲート電極の側壁に
サイドウォールスペーサを形成する工程と、 前記半導体基板の表面に不純物イオンを注入し、ソース
／ドレイン領域を形成する工程と、を備えた半導体装置
の製造方法。 - 【請求項２】 前記ドープドポリシリコン層のエッチン
グを、前記ゲート酸化膜の表面が露出する直前で止め
る、請求項１に記載の半導体装置の製造方法。 - 【請求項３】 半導体基板の上に、ゲート酸化膜、ドー
プドポリシリコン層および第１のシリコン窒化膜を、こ
の順序で形成する工程と、 前記第１のシリコン窒化膜および前記ドープドポリシリ
コン層をパターニングし、ゲート電極を形成する工程
と、 前記ゲート電極の側壁を酸化する工程と、 前記ゲート電極を覆うように前記半導体基板の上に、第
２のシリコン窒化膜を形成する工程と、 前記第２および第１のシリコン窒化膜を、前記ドープド
ポリシリコン層の表面が露出するまで全面エッチバック
し、前記ゲート電極の側壁にサイドウォールスペーサを
形成する工程と、を備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26853895A JP3363675B2 (ja) | 1995-10-17 | 1995-10-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26853895A JP3363675B2 (ja) | 1995-10-17 | 1995-10-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09116140A JPH09116140A (ja) | 1997-05-02 |
| JP3363675B2 true JP3363675B2 (ja) | 2003-01-08 |
Family
ID=17459922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26853895A Expired - Fee Related JP3363675B2 (ja) | 1995-10-17 | 1995-10-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3363675B2 (ja) |
-
1995
- 1995-10-17 JP JP26853895A patent/JP3363675B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09116140A (ja) | 1997-05-02 |
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