JP3303550B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3303550B2 JP3303550B2 JP21495894A JP21495894A JP3303550B2 JP 3303550 B2 JP3303550 B2 JP 3303550B2 JP 21495894 A JP21495894 A JP 21495894A JP 21495894 A JP21495894 A JP 21495894A JP 3303550 B2 JP3303550 B2 JP 3303550B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- collector
- substrate
- bipolar transistor
- fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明はバイポーラ・トランジス
タと接合型電界効果トランジスタ（Ｊ−ＦＥＴ）とを同
一基板上に混載する半導体装置の製造方法に関し、特に
従来のバイポーラ・トランジスタの製造工程数と同じ工
程数でこれを実現する方法に関する。
タと接合型電界効果トランジスタ（Ｊ−ＦＥＴ）とを同
一基板上に混載する半導体装置の製造方法に関し、特に
従来のバイポーラ・トランジスタの製造工程数と同じ工
程数でこれを実現する方法に関する。
【０００２】
【従来の技術】高周波デジタル／アナログ混載集積回路
（ＩＣ）としては、従来からＣＭＯＳ−ＩＣやバイ−Ｃ
ＭＯＳ−ＩＣが広く用いられている。しかし、これらの
ＩＣが利用できるのはおおよそビデオ周波数帯域までで
あり、これより周波数の高いＵＨＦ帯域ではクロストー
クが原因となってデジタル素子とアナログ素子の混載が
困難となる。しかも、出力段には従来にも増して耐圧の
高い素子が必要となる。
（ＩＣ）としては、従来からＣＭＯＳ−ＩＣやバイ−Ｃ
ＭＯＳ−ＩＣが広く用いられている。しかし、これらの
ＩＣが利用できるのはおおよそビデオ周波数帯域までで
あり、これより周波数の高いＵＨＦ帯域ではクロストー
クが原因となってデジタル素子とアナログ素子の混載が
困難となる。しかも、出力段には従来にも増して耐圧の
高い素子が必要となる。
【０００３】しかし、素子の耐圧性能は一般に高速性と
トレード・オフの関係にある。たとえばバイポーラ・ト
ランジスタの動作速度を低電流下で向上させるために
は、微細化を図ることと各接合を浅くかつ高不純物濃度
にて形成することとで寄生容量を低減し、またエピタキ
シャル層を薄く形成することでベース／コレクタ間の空
乏層幅を減少させることが有効である。しかし、これら
の対策はいずれも耐圧を劣化させる方向に働く。エピタ
キシャル層を高耐圧トランジスタの形成領域において選
択的に厚く形成することも理論上は可能であるが、この
ような縦方向のエピタキシャル層の厚さの制御は設計や
製造工程を複雑化させる虞れが大きい。
トレード・オフの関係にある。たとえばバイポーラ・ト
ランジスタの動作速度を低電流下で向上させるために
は、微細化を図ることと各接合を浅くかつ高不純物濃度
にて形成することとで寄生容量を低減し、またエピタキ
シャル層を薄く形成することでベース／コレクタ間の空
乏層幅を減少させることが有効である。しかし、これら
の対策はいずれも耐圧を劣化させる方向に働く。エピタ
キシャル層を高耐圧トランジスタの形成領域において選
択的に厚く形成することも理論上は可能であるが、この
ような縦方向のエピタキシャル層の厚さの制御は設計や
製造工程を複雑化させる虞れが大きい。
【０００４】かかる背景から、１９９０年ＩＥＥＥ−Ｉ
ＳＳＣＣ抄録集（`90 IEEE International Solid-State
Circuits Conference, Digest of Technical Paper
s），ｐ．９０に、高速バイポーラ・トランジスタとＩ
2 Ｌ（Integrated Injection Logic) ゲートと高耐圧バ
イポーラ・トランジスタとを組み合わせた全帯域テレビ
ジョン・チューナ用ＩＣが提案されている。このＩＣで
は、コレクタ領域の幅とエミッタ／コレクタ間距離を変
化させることにより、基板の面内方向における空乏層幅
を制御している。しかし、この方式ではコレクタ抵抗が
大きく、飽和領域での動作には適さない。
ＳＳＣＣ抄録集（`90 IEEE International Solid-State
Circuits Conference, Digest of Technical Paper
s），ｐ．９０に、高速バイポーラ・トランジスタとＩ
2 Ｌ（Integrated Injection Logic) ゲートと高耐圧バ
イポーラ・トランジスタとを組み合わせた全帯域テレビ
ジョン・チューナ用ＩＣが提案されている。このＩＣで
は、コレクタ領域の幅とエミッタ／コレクタ間距離を変
化させることにより、基板の面内方向における空乏層幅
を制御している。しかし、この方式ではコレクタ抵抗が
大きく、飽和領域での動作には適さない。
【０００５】この問題を解決するＩＣとして、特開平４
−２９１９５２号公報に高速バイポーラ・トランジスタ
と高耐圧，高相互コンダクタンスのＪ−ＦＥＴを同一基
板上に形成してカスコード接続したＩＣが開示されてい
る。以下にこのＩＣの例として、ｎｐｎトランジスタ
（ｎｐｎＴｒ）とｎチャネルＪ−ＦＥＴとを混載したＩ
Ｃの製造プロセスについて、図１８ないし図２２を参照
しながら簡単に説明する。
−２９１９５２号公報に高速バイポーラ・トランジスタ
と高耐圧，高相互コンダクタンスのＪ−ＦＥＴを同一基
板上に形成してカスコード接続したＩＣが開示されてい
る。以下にこのＩＣの例として、ｎｐｎトランジスタ
（ｎｐｎＴｒ）とｎチャネルＪ−ＦＥＴとを混載したＩ
Ｃの製造プロセスについて、図１８ないし図２２を参照
しながら簡単に説明する。
【０００６】まず、図１８に示されるように、レジスト
・マスク（図示せず。）を用いてｐ型単結晶Ｓｉ基板５
１（ｐ−Ｓｕｂ）のｎｐｎＴｒ形成領域にたとえばヒ素
（Ａｓ）かアンチモン（Ｓｂ）を熱拡散させ、ｎ+ 型の
埋込みコレクタ領域５２を形成する。次に、別のレジス
ト・マスク（図示せず。）を用いてたとえばホウ素（Ｂ
Ｆ2 + ）をイオン注入し、ｎｐｎトランジスタとＪ−Ｆ
ＥＴの各形成領域を分離するためのｐ+ 型のチャネル・
ストップ領域５３iso を形成する。
・マスク（図示せず。）を用いてｐ型単結晶Ｓｉ基板５
１（ｐ−Ｓｕｂ）のｎｐｎＴｒ形成領域にたとえばヒ素
（Ａｓ）かアンチモン（Ｓｂ）を熱拡散させ、ｎ+ 型の
埋込みコレクタ領域５２を形成する。次に、別のレジス
ト・マスク（図示せず。）を用いてたとえばホウ素（Ｂ
Ｆ2 + ）をイオン注入し、ｎｐｎトランジスタとＪ−Ｆ
ＥＴの各形成領域を分離するためのｐ+ 型のチャネル・
ストップ領域５３iso を形成する。
【０００７】次に、図１９に示されるように、さらに別
のレジスト・マスク (図示せず。)を用いてホウ素をイ
オン注入し、Ｊ−ＦＥＴ形成領域にｐ型の下部ゲート領
域５４ＢＧを形成する。
のレジスト・マスク (図示せず。)を用いてホウ素をイ
オン注入し、Ｊ−ＦＥＴ形成領域にｐ型の下部ゲート領
域５４ＢＧを形成する。
【０００８】次に、図２０に示されるように、ｐ型単結
晶Ｓｉ基板５１の全面に通常のエピタキシャル成長法に
よりｎ型エピタキシャル層５５を成長させる。続いて、
通常の選択酸化法（ＬＯＣＯＳ法）により、チャネル・
ストップ領域５３iso あるいは埋込みコレクタ領域５２
に達するＳｉＯx 層である素子分離領域５６を形成す
る。さらに、Ｊ−ＦＥＴ形成領域においてｎ型エピタキ
シャル層５５の内部にたとえばリンをイオン注入し、下
部ゲート領域５４ＢＧに達するｎ+ 型のチャネル領域５
７ＣＨを形成する。
晶Ｓｉ基板５１の全面に通常のエピタキシャル成長法に
よりｎ型エピタキシャル層５５を成長させる。続いて、
通常の選択酸化法（ＬＯＣＯＳ法）により、チャネル・
ストップ領域５３iso あるいは埋込みコレクタ領域５２
に達するＳｉＯx 層である素子分離領域５６を形成す
る。さらに、Ｊ−ＦＥＴ形成領域においてｎ型エピタキ
シャル層５５の内部にたとえばリンをイオン注入し、下
部ゲート領域５４ＢＧに達するｎ+ 型のチャネル領域５
７ＣＨを形成する。
【０００９】次に、図２１に示されるように、素子形成
領域の表面に熱酸化法で薄いＳｉＯx 膜５９を形成し、
この膜を通してリンをイオン注入することにより、ｎｐ
ｎＴｒ形成領域にｎ+ 型のコレクタ取出し領域５８Ｃ、
Ｊ−ＦＥＴ形成領域にｎ+ 型のソース／ドレイン領域５
８ＳＤをそれぞれ形成する。続いて、上記ＳｉＯx 膜５
９をＪ−ＦＥＴ形成領域においてパターニングし、さら
に基体の全面に１層目ポリシリコン層を被着させ、この
層にホウ素をイオン注入する。この１層目ポリシリコン
層をパターニングし、ｎｐｎＴｒ形成領域にベース取出
し電極６０Ｂ、Ｊ−ＦＥＴ形成領域にはゲート取出し電
極６０Ｇをそれぞれ形成する。次に、基体の全面にＳｉ
Ｏx 層間絶縁膜６２を堆積させ、このＳｉＯ2 層間絶縁
膜６２と上記ベース取出し電極６０Ｂとを共通マスクに
より順次ドライエッチングしてエミッタ窓開けを行う。
この開口を介してホウ素をイオン注入し、ｎ型エピタキ
シャル層５５の表層部にｐ型の真性ベース領域６１Ｂを
形成した後、サイドウォール形成用の別のＳｉＯx 層を
全面に堆積させる。この状態で基体をアニールし、ベー
ス取出し電極６０Ｂとゲート電極６０Ｇから不純物をｎ
型エピタキシャル層５５へ向けて拡散させ、ｐ+ 型のグ
ラフト・ベース領域６３ＧＢおよび上部ゲート領域６３
ＴＧをそれぞれ形成する。この後、上記サイドウォール
形成用のＳｉＯx 層をエッチバックし、上記開口の側壁
面にサイドウォールを形成する。
領域の表面に熱酸化法で薄いＳｉＯx 膜５９を形成し、
この膜を通してリンをイオン注入することにより、ｎｐ
ｎＴｒ形成領域にｎ+ 型のコレクタ取出し領域５８Ｃ、
Ｊ−ＦＥＴ形成領域にｎ+ 型のソース／ドレイン領域５
８ＳＤをそれぞれ形成する。続いて、上記ＳｉＯx 膜５
９をＪ−ＦＥＴ形成領域においてパターニングし、さら
に基体の全面に１層目ポリシリコン層を被着させ、この
層にホウ素をイオン注入する。この１層目ポリシリコン
層をパターニングし、ｎｐｎＴｒ形成領域にベース取出
し電極６０Ｂ、Ｊ−ＦＥＴ形成領域にはゲート取出し電
極６０Ｇをそれぞれ形成する。次に、基体の全面にＳｉ
Ｏx 層間絶縁膜６２を堆積させ、このＳｉＯ2 層間絶縁
膜６２と上記ベース取出し電極６０Ｂとを共通マスクに
より順次ドライエッチングしてエミッタ窓開けを行う。
この開口を介してホウ素をイオン注入し、ｎ型エピタキ
シャル層５５の表層部にｐ型の真性ベース領域６１Ｂを
形成した後、サイドウォール形成用の別のＳｉＯx 層を
全面に堆積させる。この状態で基体をアニールし、ベー
ス取出し電極６０Ｂとゲート電極６０Ｇから不純物をｎ
型エピタキシャル層５５へ向けて拡散させ、ｐ+ 型のグ
ラフト・ベース領域６３ＧＢおよび上部ゲート領域６３
ＴＧをそれぞれ形成する。この後、上記サイドウォール
形成用のＳｉＯx 層をエッチバックし、上記開口の側壁
面にサイドウォールを形成する。
【００１０】次に、基体の全面に２層目ポリシリコン層
を堆積し、この層にヒ素をイオン注入した後、アニール
を行ってこの不純物を上記開口の底面から真性ベース領
域６１Ｂへ向けて拡散させ、図２２に示されるようなｎ
+ 型のエミッタ領域６５Ｅを形成する。続いて、この２
層目ポリシリコン層を上記開口の部分に選択的に残すご
とくパターニングしてエミッタ取出し電極６４Ｅを形成
する。さらに、常法にしたがって上記ＳｉＯx 層間絶縁
膜６２へのコンタクト・ホールの開口、バリヤメタルと
Ａｌ系配線膜の被着、および配線膜のパターニングを順
次行う。このようにして、ｎｐｎＴｒ形成領域ではベー
ス取出し電極６０Ｂに接続するベース電極６６Ｂ、エミ
ッタ取出し電極６４Ｅに接続するエミッタ電極６６Ｅ、
およびコレクタ取出し領域５８Ｃに接続するコレクタ電
極６６Ｃを、またＪ−ＦＥＴ形成領域ではソース／ドレ
イン領域５８ＳＤに接続するソース／ドレイン電極６６
ＳＤ、およびゲート取出し電極６０Ｇに接続するゲート
電極６６Ｇをそれぞれ形成する。
を堆積し、この層にヒ素をイオン注入した後、アニール
を行ってこの不純物を上記開口の底面から真性ベース領
域６１Ｂへ向けて拡散させ、図２２に示されるようなｎ
+ 型のエミッタ領域６５Ｅを形成する。続いて、この２
層目ポリシリコン層を上記開口の部分に選択的に残すご
とくパターニングしてエミッタ取出し電極６４Ｅを形成
する。さらに、常法にしたがって上記ＳｉＯx 層間絶縁
膜６２へのコンタクト・ホールの開口、バリヤメタルと
Ａｌ系配線膜の被着、および配線膜のパターニングを順
次行う。このようにして、ｎｐｎＴｒ形成領域ではベー
ス取出し電極６０Ｂに接続するベース電極６６Ｂ、エミ
ッタ取出し電極６４Ｅに接続するエミッタ電極６６Ｅ、
およびコレクタ取出し領域５８Ｃに接続するコレクタ電
極６６Ｃを、またＪ−ＦＥＴ形成領域ではソース／ドレ
イン領域５８ＳＤに接続するソース／ドレイン電極６６
ＳＤ、およびゲート取出し電極６０Ｇに接続するゲート
電極６６Ｇをそれぞれ形成する。
【００１１】あるいは、上述のプロセスよりもさらにＪ
−ＦＥＴの相互コンダクタンスを改善できるプロセスも
ある。これを、図２３ないし図２９を参照しながら説明
するが、先のプロセスと共通部分については詳しい説明
は省略する。
−ＦＥＴの相互コンダクタンスを改善できるプロセスも
ある。これを、図２３ないし図２９を参照しながら説明
するが、先のプロセスと共通部分については詳しい説明
は省略する。
【００１２】このプロセスでは、図２３に示されるよう
に埋込みコレクタ領域５２を形成した後、図２４に示さ
れるようにｎ型エピタキシャル層５５および素子分離領
域５６の形成を先に行い、しかる後、図２５に示される
ようにホウ素をイオン注入してｐ型のチャネル・ストッ
プ領域６７iso とｐ型の下部ゲート領域６７ＢＧを形成
し、さらにＪ−ＦＥＴ形成領域にリンをイオン注入して
ｎ+ 型のチャネル領域６７ＢＧを形成する。
に埋込みコレクタ領域５２を形成した後、図２４に示さ
れるようにｎ型エピタキシャル層５５および素子分離領
域５６の形成を先に行い、しかる後、図２５に示される
ようにホウ素をイオン注入してｐ型のチャネル・ストッ
プ領域６７iso とｐ型の下部ゲート領域６７ＢＧを形成
し、さらにＪ−ＦＥＴ形成領域にリンをイオン注入して
ｎ+ 型のチャネル領域６７ＢＧを形成する。
【００１３】この後の工程は上述のプロセスと同様であ
る。すなわち、図２６では、リンのイオン注入（コレク
タ取出し領域５８Ｃ，ソース／ドレイン領域５８ＳＤの
形成）、ＳｉＯx 膜５９のパターニング、１層目ポリシ
リコン層のパターニング（ベース取出し電極６０，ゲー
ト取出し電極６０Ｇの形成）、ＳｉＯx 層間絶縁膜６２
の形成、ホウ素のイオン注入（真性ベース領域６１Ｂの
形成）、不純物拡散アニール（グラフト・ベース領域６
３ＧＢ，上部ゲート領域６３ＴＧの形成）、サイドウォ
ール形成の各工程を終了した状態を示している。また、
図２７では、２層目ポリシリコン層のパターニング（エ
ミッタ取出し電極６４Ｅの形成）、不純物拡散アニール
（エミッタ領域６５Ｅの形成）、ＳｉＯx 層間絶縁膜６
２のパターニング、および配線膜のパターニング（ベー
ス電極６６Ｂ，エミッタ電極６６Ｅ，コレクタ電極６６
Ｃ，ソース／ドレイン電極６６ＳＤ，ゲート電極６６Ｇ
の形成）の各工程を終了した状態を示している。
る。すなわち、図２６では、リンのイオン注入（コレク
タ取出し領域５８Ｃ，ソース／ドレイン領域５８ＳＤの
形成）、ＳｉＯx 膜５９のパターニング、１層目ポリシ
リコン層のパターニング（ベース取出し電極６０，ゲー
ト取出し電極６０Ｇの形成）、ＳｉＯx 層間絶縁膜６２
の形成、ホウ素のイオン注入（真性ベース領域６１Ｂの
形成）、不純物拡散アニール（グラフト・ベース領域６
３ＧＢ，上部ゲート領域６３ＴＧの形成）、サイドウォ
ール形成の各工程を終了した状態を示している。また、
図２７では、２層目ポリシリコン層のパターニング（エ
ミッタ取出し電極６４Ｅの形成）、不純物拡散アニール
（エミッタ領域６５Ｅの形成）、ＳｉＯx 層間絶縁膜６
２のパターニング、および配線膜のパターニング（ベー
ス電極６６Ｂ，エミッタ電極６６Ｅ，コレクタ電極６６
Ｃ，ソース／ドレイン電極６６ＳＤ，ゲート電極６６Ｇ
の形成）の各工程を終了した状態を示している。
【００１４】この２番目のプロセスでは、下部ゲート領
域５４ＢＧがｎ型エピタキシャル層５５の形成よりも後
にイオン注入により形成されるため、その厚さは活性化
アニール条件により決定されることになり、厚さの制御
性が向上する。
域５４ＢＧがｎ型エピタキシャル層５５の形成よりも後
にイオン注入により形成されるため、その厚さは活性化
アニール条件により決定されることになり、厚さの制御
性が向上する。
【００１５】
【発明が解決しようとする課題】ところで、現今の半導
体産業は、高性能化およびこれを実現するための微細化
を追求するあまり、産業自体の存続が危ぶまれるほどの
大幅なコスト増に直面している。したがって、コスト削
減が極めて重要な課題であり、そのための工程数の削減
が不可欠となっている。
体産業は、高性能化およびこれを実現するための微細化
を追求するあまり、産業自体の存続が危ぶまれるほどの
大幅なコスト増に直面している。したがって、コスト削
減が極めて重要な課題であり、そのための工程数の削減
が不可欠となっている。
【００１６】上述のＩＣの製造プロセスにも、従来の一
般的なｎｐｎＴｒの製造工程をなるべく共通に用い、Ｊ
−ＦＥＴが混載されたことによる工程数の増加を最小限
に抑えようとする工夫がみられるが、それでもＪ−ＦＥ
Ｔ専用に行われている工程が幾つかある。
般的なｎｐｎＴｒの製造工程をなるべく共通に用い、Ｊ
−ＦＥＴが混載されたことによる工程数の増加を最小限
に抑えようとする工夫がみられるが、それでもＪ−ＦＥ
Ｔ専用に行われている工程が幾つかある。
【００１７】たとえば、図１８ないし図２２を参照しな
がら説明した最初のプロセスでは、図１９に示したｐ型
の下部ゲート領域５４ＢＧ、および図２０に示したｎ+
型のチャネル領域５７ＣＨをそれぞれ形成するためのイ
オン注入が２回、Ｊ−ＦＥＴ専用に行われている。ただ
し、通常のイオン注入時には、チャネリングを防止する
ためにイオン注入領域以外の領域を薄いＳｉＯx 層で被
覆しているため、実際にはＳｉＯx 層の形成およびその
パターニングにかかる工程も追加されることになる。
がら説明した最初のプロセスでは、図１９に示したｐ型
の下部ゲート領域５４ＢＧ、および図２０に示したｎ+
型のチャネル領域５７ＣＨをそれぞれ形成するためのイ
オン注入が２回、Ｊ−ＦＥＴ専用に行われている。ただ
し、通常のイオン注入時には、チャネリングを防止する
ためにイオン注入領域以外の領域を薄いＳｉＯx 層で被
覆しているため、実際にはＳｉＯx 層の形成およびその
パターニングにかかる工程も追加されることになる。
【００１８】一方、図２３ないし図２７を参照しながら
説明した２番目のプロセスでは、ｐ型の下部ゲート領域
６７ＢＧとチャネル・ストップ領域６７iso とを同時に
形成することによりさらにイオン注入を１回省略してい
るが、やはり従来のバイポーラ・プロセスよりも工程が
増加していることには変わりない。
説明した２番目のプロセスでは、ｐ型の下部ゲート領域
６７ＢＧとチャネル・ストップ領域６７iso とを同時に
形成することによりさらにイオン注入を１回省略してい
るが、やはり従来のバイポーラ・プロセスよりも工程が
増加していることには変わりない。
【００１９】そこで本発明は、従来のバイポーラ・トラ
ンジスタの製造プロセスと共通のプロセスを利用して高
耐圧Ｊ−ＦＥＴを混載することが可能な半導体装置の製
造方法を提供することを目的とする。
ンジスタの製造プロセスと共通のプロセスを利用して高
耐圧Ｊ−ＦＥＴを混載することが可能な半導体装置の製
造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、上述の目的を達するために提案されるもので
あり、基板と同じ導電型のコレクタ領域を有するバイポ
ーラ・トランジスタ（Ｓ−ＢｉｐＴｒ）と、該コレクタ
領域と同じ導電型の下部ゲートを有するＪ−ＦＥＴとを
同一基板上に形成する際に、次のａ）〜ｃ）に挙げる部
分を共通の不純物導入工程により同時に形成するもので
ある。
造方法は、上述の目的を達するために提案されるもので
あり、基板と同じ導電型のコレクタ領域を有するバイポ
ーラ・トランジスタ（Ｓ−ＢｉｐＴｒ）と、該コレクタ
領域と同じ導電型の下部ゲートを有するＪ−ＦＥＴとを
同一基板上に形成する際に、次のａ）〜ｃ）に挙げる部
分を共通の不純物導入工程により同時に形成するもので
ある。
【００２１】ａ）Ｓ−ＢｉｐＴｒのコレクタ領域と、Ｊ
−ＦＥＴの下部ゲート領域 ｂ）Ｓ−ＢｉｐＴｒのベース領域と、Ｊ−ＦＥＴのチャ
ネル領域 ｃ）Ｓ−ＢｉｐＴｒのエミッタ領域と、Ｊ−ＦＥＴの上
部ゲート領域 本発明の半導体装置の製造方法においては、上記のａ）
〜ｃ）の部分に対する不純物導入を個別に採用しても良
いが、全てを採用した場合に従来のＳ−ＢｉｐＴｒの製
造プロセスと全く工程数の等しいプロセスを実現するこ
とができる。
−ＦＥＴの下部ゲート領域 ｂ）Ｓ−ＢｉｐＴｒのベース領域と、Ｊ−ＦＥＴのチャ
ネル領域 ｃ）Ｓ−ＢｉｐＴｒのエミッタ領域と、Ｊ−ＦＥＴの上
部ゲート領域 本発明の半導体装置の製造方法においては、上記のａ）
〜ｃ）の部分に対する不純物導入を個別に採用しても良
いが、全てを採用した場合に従来のＳ−ＢｉｐＴｒの製
造プロセスと全く工程数の等しいプロセスを実現するこ
とができる。
【００２２】なお、Ｓ−ＢｉｐＴｒとは、基板と同じ導
電型で不純物濃度の高いコレクタ領域を有するバイポー
ラ・トランジスタであり、コレクタ領域の電位は基板電
位と等しい。また、基板と逆の導電型の埋込み層を形成
する必要がないことから、製造が比較的容易である。
電型で不純物濃度の高いコレクタ領域を有するバイポー
ラ・トランジスタであり、コレクタ領域の電位は基板電
位と等しい。また、基板と逆の導電型の埋込み層を形成
する必要がないことから、製造が比較的容易である。
【００２３】あるいは本発明では、上述の半導体装置に
さらに基板と逆の導電型のコレクタ領域を有するバイポ
ーラ・トランジスタを付加してバイポーラ部の構成を相
補型とした上で、Ｊ−ＦＥＴを混載することもできる。
すなわち、基板と逆の導電型の第１のコレクタ領域を有
する第１のバイポーラ・トランジスタ（Ｖ−ＢｉｐＴ
ｒ）と、基板と同じ導電型の第２のコレクタ領域を有す
る第２のバイポーラ・トランジスタ（Ｓ−ＢｉｐＴｒ）
と、該第２のコレクタ領域と同じ導電型の下部ゲートを
有するＪ−ＦＥＴとを同一基板上に形成する半導体装置
を製造する際に、次のｄ）〜ｇ）に挙げる部分を共通の
不純物導入工程により同時に形成するものである。
さらに基板と逆の導電型のコレクタ領域を有するバイポ
ーラ・トランジスタを付加してバイポーラ部の構成を相
補型とした上で、Ｊ−ＦＥＴを混載することもできる。
すなわち、基板と逆の導電型の第１のコレクタ領域を有
する第１のバイポーラ・トランジスタ（Ｖ−ＢｉｐＴ
ｒ）と、基板と同じ導電型の第２のコレクタ領域を有す
る第２のバイポーラ・トランジスタ（Ｓ−ＢｉｐＴｒ）
と、該第２のコレクタ領域と同じ導電型の下部ゲートを
有するＪ−ＦＥＴとを同一基板上に形成する半導体装置
を製造する際に、次のｄ）〜ｇ）に挙げる部分を共通の
不純物導入工程により同時に形成するものである。
【００２４】ｄ）Ｖ−ＢｉｐＴｒのコレクタ取出し領域
と、Ｓ−ＢｉｐＴｒグラフト・ベース領域と、Ｊ−ＦＥ
Ｔのソース／ドレイン領域 ｅ）Ｖ−ＢｉｐＴｒのチャネル・ストップ領域と、Ｓ−
ＢｉｐＴｒの第２のコレクタ領域と、Ｊ−ＦＥＴの下部
ゲート領域 ｆ）Ｓ−ＢｉｐＴｒのベース領域と、Ｊ−ＦＥＴのチャ
ネル領域 ｇ）Ｖ−ＢｉｐＴｒのグラフト・ベース領域と、Ｓ−Ｂ
ｉｐＴｒのエミッタ領域と、Ｊ−ＦＥＴの上部ゲート領
域 本発明の半導体装置の製造方法においては、上記のｄ）
〜ｇ）の部分に対する不純物導入を個別に採用しても良
いが、全てを採用した場合に従来のＶ−ＢｉｐＴｒ＋Ｓ
−ＢｉｐＴｒの製造プロセスと全く工程数の等しいプロ
セスで実現することができる。
と、Ｓ−ＢｉｐＴｒグラフト・ベース領域と、Ｊ−ＦＥ
Ｔのソース／ドレイン領域 ｅ）Ｖ−ＢｉｐＴｒのチャネル・ストップ領域と、Ｓ−
ＢｉｐＴｒの第２のコレクタ領域と、Ｊ−ＦＥＴの下部
ゲート領域 ｆ）Ｓ−ＢｉｐＴｒのベース領域と、Ｊ−ＦＥＴのチャ
ネル領域 ｇ）Ｖ−ＢｉｐＴｒのグラフト・ベース領域と、Ｓ−Ｂ
ｉｐＴｒのエミッタ領域と、Ｊ−ＦＥＴの上部ゲート領
域 本発明の半導体装置の製造方法においては、上記のｄ）
〜ｇ）の部分に対する不純物導入を個別に採用しても良
いが、全てを採用した場合に従来のＶ−ＢｉｐＴｒ＋Ｓ
−ＢｉｐＴｒの製造プロセスと全く工程数の等しいプロ
セスで実現することができる。
【００２５】なお、上記ｇ）の部分に対する不純物導入
を行う際には、Ｓ−ＢｉｐＴｒのコレクタ取出し領域も
同時に形成することができる。
を行う際には、Ｓ−ＢｉｐＴｒのコレクタ取出し領域も
同時に形成することができる。
【００２６】
【作用】本発明によれば、Ｊ−ＦＥＴの基板内の構成要
素、すわち不純物拡散領域である下部ゲート領域、チャ
ネル領域、上部ゲート領域、およびソース／ドレイン領
域が、いずれもＳ−ＢｉｐＴｒの製造プロセスに含まれ
る不純物導入工程で同時に形成できる。上記Ｓ−Ｂｉｐ
Ｔｒに加えてＶ−ＢｉｐＴｒを混載する場合も、同様で
ある。したがって、Ｓ−ＢｉｐＴｒとＪ−ＦＥＴとを混
載した高性能ＩＣ、あるいはＶ−ＢｉｐＴｒとＳ−Ｂｉ
ｐＴｒからなる相補型バイポーラ・トランジスタ回路に
Ｊ−ＦＥＴを付加した高性能ＩＣを、低コストで製造す
ることができる。
素、すわち不純物拡散領域である下部ゲート領域、チャ
ネル領域、上部ゲート領域、およびソース／ドレイン領
域が、いずれもＳ−ＢｉｐＴｒの製造プロセスに含まれ
る不純物導入工程で同時に形成できる。上記Ｓ−Ｂｉｐ
Ｔｒに加えてＶ−ＢｉｐＴｒを混載する場合も、同様で
ある。したがって、Ｓ−ＢｉｐＴｒとＪ−ＦＥＴとを混
載した高性能ＩＣ、あるいはＶ−ＢｉｐＴｒとＳ−Ｂｉ
ｐＴｒからなる相補型バイポーラ・トランジスタ回路に
Ｊ−ＦＥＴを付加した高性能ＩＣを、低コストで製造す
ることができる。
【００２７】
【実施例】以下、本発明の具体的な実施例について説明
する。
する。
【００２８】実施例１ 本実施例では、ベース領域とエミッタ領域とを自己整合
的に形成する２層ポリシリコン型Ｖ−ＢｉｐＴｒの製造
プロセスを利用して、ｎｐｎトランジスタ（ｎｐｎＴ
ｒ），Ｓ型ＰＮＰトランジスタ（Ｓ−ＰＮＰＴｒ），お
よびｎチャネル型Ｊ−ＦＥＴを混載したＩＣを製造し
た。このプロセスを、図１ないし図９を参照しながら説
明する。
的に形成する２層ポリシリコン型Ｖ−ＢｉｐＴｒの製造
プロセスを利用して、ｎｐｎトランジスタ（ｎｐｎＴ
ｒ），Ｓ型ＰＮＰトランジスタ（Ｓ−ＰＮＰＴｒ），お
よびｎチャネル型Ｊ−ＦＥＴを混載したＩＣを製造し
た。このプロセスを、図１ないし図９を参照しながら説
明する。
【００２９】まず、ｐ型〈１１１〉Ｓｉ基板１（ｐ−Ｓ
ｕｂ）のｎｐｎＴｒ形成領域に約１２００℃でアンチモ
ン（Ｓｂ）を気相拡散させ、ｎ+ 型の埋込みコレクタ領
域２（ｎ+ −ＢＬ）を形成した。この時のシート抵抗ρ
s はたとえば２０〜４０Ω／□、接合深さｘj は１〜２
μｍとした。
ｕｂ）のｎｐｎＴｒ形成領域に約１２００℃でアンチモ
ン（Ｓｂ）を気相拡散させ、ｎ+ 型の埋込みコレクタ領
域２（ｎ+ −ＢＬ）を形成した。この時のシート抵抗ρ
s はたとえば２０〜４０Ω／□、接合深さｘj は１〜２
μｍとした。
【００３０】次に、基体の全面にｎ型エピタキシャル層
３（ｎ−Ｅｐｉ）を成長させた。このｎ型エピタキシャ
ル層３の抵抗率は１〜５Ωｃｍ、厚さは１〜２μｍとし
た。
３（ｎ−Ｅｐｉ）を成長させた。このｎ型エピタキシャ
ル層３の抵抗率は１〜５Ωｃｍ、厚さは１〜２μｍとし
た。
【００３１】次に、ＬＯＣＯＳ法により基体を酸化し、
素子分離領域４を形成した。このＬＯＣＯＳ法では、ま
ず常法にしたがって熱酸化法により基体の全面に厚さ２
０〜５０ｎｍのパッド酸化膜を形成し、さらに減圧ＣＶ
Ｄにより厚さ５０〜１００ｎｍのＳｉ3 Ｎ4 膜（図示せ
ず。）を形成した。これらの膜厚は、バーズ・ビーク
長、選択酸化に伴う応力や欠陥発生の制御性を考慮して
最適化した。次に、レジスト・マスクを用いてＳｉ3 Ｎ
4 膜，パッド酸化膜を順次エッチングし、酸化マスクを
形成した。さらに、選択酸化後の基体の表面がほぼ平坦
となるように、上記酸化マスクの開口内に表出する基板
１をさらにエッチングして凹部を形成した。この凹部の
深さは、素子分離領域４の設計膜厚の約半分とした。こ
の状態で、１０５０℃にて２〜４時間のパイロジェニッ
ク酸化を行い、厚さ０．８〜１．５μｍの素子分離領域
４を形成した。
素子分離領域４を形成した。このＬＯＣＯＳ法では、ま
ず常法にしたがって熱酸化法により基体の全面に厚さ２
０〜５０ｎｍのパッド酸化膜を形成し、さらに減圧ＣＶ
Ｄにより厚さ５０〜１００ｎｍのＳｉ3 Ｎ4 膜（図示せ
ず。）を形成した。これらの膜厚は、バーズ・ビーク
長、選択酸化に伴う応力や欠陥発生の制御性を考慮して
最適化した。次に、レジスト・マスクを用いてＳｉ3 Ｎ
4 膜，パッド酸化膜を順次エッチングし、酸化マスクを
形成した。さらに、選択酸化後の基体の表面がほぼ平坦
となるように、上記酸化マスクの開口内に表出する基板
１をさらにエッチングして凹部を形成した。この凹部の
深さは、素子分離領域４の設計膜厚の約半分とした。こ
の状態で、１０５０℃にて２〜４時間のパイロジェニッ
ク酸化を行い、厚さ０．８〜１．５μｍの素子分離領域
４を形成した。
【００３２】次に、Ｓｉ3 Ｎ4 膜を除去し、イオン注入
のためのレジスト・マスク５を形成した。
のためのレジスト・マスク５を形成した。
【００３３】続いて、このレジスト・マスク５の開口６
を通じてリン（Ｐ+ ）をイオン注入した。このときの注
入条件は、たとえばイオン加速エネルギー５０〜１００
ｋｅＶ，ドース量１×１０15-16 ／ｃｍ2 とした。これ
により、ｎｐｎＴｒのコレクタ取出し領域７Ｃ，Ｓ−Ｐ
ＮＰＴｒのグラフト・ベース領域７ＧＢ，およびＪ−Ｆ
ＥＴのソース／ドレイン領域７ＳＤ（いずれもｎ+ 型）
を同時に形成した。このイオン注入工程の共通化は、本
発明のポイントのひとつである。図１には、ここまでの
工程が示されている。
を通じてリン（Ｐ+ ）をイオン注入した。このときの注
入条件は、たとえばイオン加速エネルギー５０〜１００
ｋｅＶ，ドース量１×１０15-16 ／ｃｍ2 とした。これ
により、ｎｐｎＴｒのコレクタ取出し領域７Ｃ，Ｓ−Ｐ
ＮＰＴｒのグラフト・ベース領域７ＧＢ，およびＪ−Ｆ
ＥＴのソース／ドレイン領域７ＳＤ（いずれもｎ+ 型）
を同時に形成した。このイオン注入工程の共通化は、本
発明のポイントのひとつである。図１には、ここまでの
工程が示されている。
【００３４】次に、図２に示されるように、上記のｎ+
型の各不純物拡散領域の活性化および基体表面の平坦化
を行った。
型の各不純物拡散領域の活性化および基体表面の平坦化
を行った。
【００３５】具体的にはまず、基板の全面にＣＶＤによ
りＳｉＯ2 膜（図示せず。）を１００〜６００ｎｍの厚
さに堆積させ、９００〜１０００℃，約３０分間のアニ
ールにより上記のｎ+ 型の各不純物拡散領域を活性化し
た。さらに、レジスト膜（図示せず。）を塗布形成して
基体の表面をほぼ平坦化した後、該レジスト膜と上記Ｓ
ｉＯ2 膜との選択比を１：１とした条件でエッチバック
を行い、素子分離領域４のバーズ・ヘッドとパッド酸化
膜を除去した。
りＳｉＯ2 膜（図示せず。）を１００〜６００ｎｍの厚
さに堆積させ、９００〜１０００℃，約３０分間のアニ
ールにより上記のｎ+ 型の各不純物拡散領域を活性化し
た。さらに、レジスト膜（図示せず。）を塗布形成して
基体の表面をほぼ平坦化した後、該レジスト膜と上記Ｓ
ｉＯ2 膜との選択比を１：１とした条件でエッチバック
を行い、素子分離領域４のバーズ・ヘッドとパッド酸化
膜を除去した。
【００３６】次に、図３に示されるように、基体の全面
にチャネリング防止用の薄いＳｉＯ2 膜８を９００℃の
熱酸化により形成した後、図示されないレジスト・マス
クを用いてまずホウ素（Ｂ+ ）をイオン注入した。この
ときの注入条件は、たとえばイオン加速エネルギー２０
０〜５００ｋｅＶ，ドース量１×１０13-14 ／ｃｍ2と
した。これにより、ｎｐｎＴｒのチャネル・ストップ領
域９iso ，Ｓ−ＰＮＰＴｒのコレクタ領域９Ｃ，および
Ｊ−ＦＥＴの下部ゲート領域９ＢＧ（いずれもｐ+ 型）
を同時に形成した。
にチャネリング防止用の薄いＳｉＯ2 膜８を９００℃の
熱酸化により形成した後、図示されないレジスト・マス
クを用いてまずホウ素（Ｂ+ ）をイオン注入した。この
ときの注入条件は、たとえばイオン加速エネルギー２０
０〜５００ｋｅＶ，ドース量１×１０13-14 ／ｃｍ2と
した。これにより、ｎｐｎＴｒのチャネル・ストップ領
域９iso ，Ｓ−ＰＮＰＴｒのコレクタ領域９Ｃ，および
Ｊ−ＦＥＴの下部ゲート領域９ＢＧ（いずれもｐ+ 型）
を同時に形成した。
【００３７】さらに、別のレジスト・マスク（図示せ
ず。）を用いてリンをイオン注入した。このときの注入
条件は、たとえばイオン加速エネルギー１５０〜２００
ｋｅＶ，ドース量１×１０13／ｃｍ2 のオーダーとし
た。これにより、Ｓ−ＰＮＰＴｒのベース領域１０Ｂと
Ｊ−ＦＥＴのチャネル領域１０ＣＨとを同時に形成し
た。これらの２つのイオン注入工程の共通化も、本発明
のポイントである。
ず。）を用いてリンをイオン注入した。このときの注入
条件は、たとえばイオン加速エネルギー１５０〜２００
ｋｅＶ，ドース量１×１０13／ｃｍ2 のオーダーとし
た。これにより、Ｓ−ＰＮＰＴｒのベース領域１０Ｂと
Ｊ−ＦＥＴのチャネル領域１０ＣＨとを同時に形成し
た。これらの２つのイオン注入工程の共通化も、本発明
のポイントである。
【００３８】次に、図４に示されるように、ＳｉＯ2 層
間絶縁膜および１層目ポリシリコン層の成膜およびパタ
ーニングを行った。
間絶縁膜および１層目ポリシリコン層の成膜およびパタ
ーニングを行った。
【００３９】具体的にはまず、ＣＶＤによりＳｉＯ2 層
間絶縁膜１１を基体の全面に堆積し、図示されないレジ
スト・マスクを介してこの膜をたとえばＣＨＦ3 ／Ｏ2
混合ガスを用いてドライエッチングすることにより、コ
ンタクト・ホール１２を開口した。これらのコンタクト
・ホール１２は、ｎｐｎＴｒのベース／エミッタ形成部
位、Ｓ−ＰＮＰＴｒのコレクタ形成部位とエミッタ形成
部位、およびＪ−ＦＥＴのゲート形成部位にそれぞれ対
応して開口されている。
間絶縁膜１１を基体の全面に堆積し、図示されないレジ
スト・マスクを介してこの膜をたとえばＣＨＦ3 ／Ｏ2
混合ガスを用いてドライエッチングすることにより、コ
ンタクト・ホール１２を開口した。これらのコンタクト
・ホール１２は、ｎｐｎＴｒのベース／エミッタ形成部
位、Ｓ−ＰＮＰＴｒのコレクタ形成部位とエミッタ形成
部位、およびＪ−ＦＥＴのゲート形成部位にそれぞれ対
応して開口されている。
【００４０】次に、基体の全面にＣＶＤにより厚さ１０
０〜３００ｎｍの１層目ポリシリコン層１３を形成し
た。この１層目ポリシリコン層１３は、成膜時にホウ素
を気相中から供給することにより、１×１０19／ｃｍ3
のオーダーの不純物濃度を持たせたものであっても、あ
るいは純ポリシリコン層にイオン加速エネルギー１０〜
３０ｋｅＶ，ドース量１×１０15／ｃｍ2 のオーダーで
ホウ素（ＢＦ2 + ）をイオン注入したものであっても良
い。
０〜３００ｎｍの１層目ポリシリコン層１３を形成し
た。この１層目ポリシリコン層１３は、成膜時にホウ素
を気相中から供給することにより、１×１０19／ｃｍ3
のオーダーの不純物濃度を持たせたものであっても、あ
るいは純ポリシリコン層にイオン加速エネルギー１０〜
３０ｋｅＶ，ドース量１×１０15／ｃｍ2 のオーダーで
ホウ素（ＢＦ2 + ）をイオン注入したものであっても良
い。
【００４１】続いて、上記１層目ポリシリコン層１３の
エッチング・マスクを形成するため、上記コンタクト・
ホール１２を被覆する部位にレジスト・マスク１４を形
成した。
エッチング・マスクを形成するため、上記コンタクト・
ホール１２を被覆する部位にレジスト・マスク１４を形
成した。
【００４２】次に、図５に示されるように、上記１層目
ポリシリコン層をたとえばＣ2 Ｃｌ3 Ｆ3 ／ＳＦ6 混合
ガスを用いてエッチングした。これにより、ｎｐｎＴｒ
のベース取出し電極１３Ｂ，Ｓ−ＰＮＰＴｒのコレクタ
取出し電極１３Ｃとエミッタ取出し電極１３Ｅ、および
Ｊ−ＦＥＴのゲート取出し電極１３Ｇをそれぞれ形成し
た。その後、ＣＶＤにより基体の全面に厚さ３００〜５
００ｎｍのＳｉＯ2 層間絶縁膜１５を形成した。さら
に、ｎｐｎＴｒのベース／エミッタ形成部位に開口１７
を有するレジスト・マスク１６を形成した。
ポリシリコン層をたとえばＣ2 Ｃｌ3 Ｆ3 ／ＳＦ6 混合
ガスを用いてエッチングした。これにより、ｎｐｎＴｒ
のベース取出し電極１３Ｂ，Ｓ−ＰＮＰＴｒのコレクタ
取出し電極１３Ｃとエミッタ取出し電極１３Ｅ、および
Ｊ−ＦＥＴのゲート取出し電極１３Ｇをそれぞれ形成し
た。その後、ＣＶＤにより基体の全面に厚さ３００〜５
００ｎｍのＳｉＯ2 層間絶縁膜１５を形成した。さら
に、ｎｐｎＴｒのベース／エミッタ形成部位に開口１７
を有するレジスト・マスク１６を形成した。
【００４３】次に、図６に示されるように、ｎｐｎＴｒ
のベース領域形成、および１層目ポリシリコン層からの
不純物拡散を行った。
のベース領域形成、および１層目ポリシリコン層からの
不純物拡散を行った。
【００４４】具体的にはまず、上記レジスト・マスク１
６を介してＳｉＯ2 層間絶縁膜１５およびベース取出し
電極１３Ｂを順次ドライエッチングし、開口を形成し
た。次に、この開口を介してホウ素をイオン注入し、自
己整合的にｐ型の真性ベース領域１８Ｂを形成した。こ
のときの注入条件は、たとえばイオン加速エネルギー３
０〜１００ｋｅＶ，ドース量１×１０13-14 ／ｃｍ2 と
した。
６を介してＳｉＯ2 層間絶縁膜１５およびベース取出し
電極１３Ｂを順次ドライエッチングし、開口を形成し
た。次に、この開口を介してホウ素をイオン注入し、自
己整合的にｐ型の真性ベース領域１８Ｂを形成した。こ
のときの注入条件は、たとえばイオン加速エネルギー３
０〜１００ｋｅＶ，ドース量１×１０13-14 ／ｃｍ2 と
した。
【００４５】次に、ＣＶＤを行って基体の全面にＳｉＯ
2 膜１９を３００〜６００ｎｍの厚さに堆積させ、８５
０〜９５０℃，１０〜６０分の不純物活性化アニールを
行った。このアニールにより、真性ベース領域１８Ｂが
活性化されると共に、１層目ポリシリコン層１３に由来
する各取出し電極１３Ｂ，１３Ｃ，１３Ｅ，１３Ｇから
高濃度のホウ素が拡散し、ｎｐｎＴｒのグラフト・ベー
ス領域２０Ｂ、Ｓ−ＰＮＰＴｒのコレクタ取出し領域２
０Ｃとエミッタ領域２０Ｅ、Ｊ−ＦＥＴの上部ゲート領
域２０ＴＧをそれぞれ形成した。このイオン注入および
拡散工程の共通化も、本発明のポイントのひとつであ
る。
2 膜１９を３００〜６００ｎｍの厚さに堆積させ、８５
０〜９５０℃，１０〜６０分の不純物活性化アニールを
行った。このアニールにより、真性ベース領域１８Ｂが
活性化されると共に、１層目ポリシリコン層１３に由来
する各取出し電極１３Ｂ，１３Ｃ，１３Ｅ，１３Ｇから
高濃度のホウ素が拡散し、ｎｐｎＴｒのグラフト・ベー
ス領域２０Ｂ、Ｓ−ＰＮＰＴｒのコレクタ取出し領域２
０Ｃとエミッタ領域２０Ｅ、Ｊ−ＦＥＴの上部ゲート領
域２０ＴＧをそれぞれ形成した。このイオン注入および
拡散工程の共通化も、本発明のポイントのひとつであ
る。
【００４６】次に、図７に示されるように、ｎｐｎＴｒ
のエミッタ形成部位を規定するためのサイドウォール形
成、および自己整合的なエミッタ形成を行った。
のエミッタ形成部位を規定するためのサイドウォール形
成、および自己整合的なエミッタ形成を行った。
【００４７】具体的にはまず、上記ＳｉＯ2 膜１９をエ
ッチバックして上記開口の側壁面にサイドウォール１９
ＳＷを形成した。
ッチバックして上記開口の側壁面にサイドウォール１９
ＳＷを形成した。
【００４８】続いて、ＣＶＤにより基体の全面に２層目
ポリシリコン層２１を５０〜２００ｎｍの厚さに堆積さ
せ、この層にヒ素（Ａｓ+ ）をイオン注入した。このと
きの注入条件は、たとえばイオン加速エネルギー３０〜
１００ｋｅＶ，ドース量１×１０15-16 ／ｃｍ2 とし
た。なお、基体上の図示されない他所においてこの２層
目ポリシリコン層２１で負荷抵抗素子を形成する場合に
は、レジスト・マスクを用いてイオンを打ち分け、所望
の抵抗値に応じたドース量の制御を行う。
ポリシリコン層２１を５０〜２００ｎｍの厚さに堆積さ
せ、この層にヒ素（Ａｓ+ ）をイオン注入した。このと
きの注入条件は、たとえばイオン加速エネルギー３０〜
１００ｋｅＶ，ドース量１×１０15-16 ／ｃｍ2 とし
た。なお、基体上の図示されない他所においてこの２層
目ポリシリコン層２１で負荷抵抗素子を形成する場合に
は、レジスト・マスクを用いてイオンを打ち分け、所望
の抵抗値に応じたドース量の制御を行う。
【００４９】次に、基体の全面に図示しないＳｉＯ2 膜
を約３００ｎｍの厚さにＣＶＤ成膜し、９００〜１１０
０℃，５秒〜３０分のアニールを行った。このアニール
により、２層目ポリシリコン層２１から真性ベース領域
１８Ｂに向けて高濃度のヒ素が拡散し、ｎ+ 型のエミッ
タ領域２２Ｅが形成された。
を約３００ｎｍの厚さにＣＶＤ成膜し、９００〜１１０
０℃，５秒〜３０分のアニールを行った。このアニール
により、２層目ポリシリコン層２１から真性ベース領域
１８Ｂに向けて高濃度のヒ素が拡散し、ｎ+ 型のエミッ
タ領域２２Ｅが形成された。
【００５０】さらに、上記ＳｉＯ2 膜をウェット・エッ
チングにより除去した後、２層目ポリシリコン層２１上
にエミッタ取出し電極をパターニングするためのレジス
ト・マスク２３を形成した。
チングにより除去した後、２層目ポリシリコン層２１上
にエミッタ取出し電極をパターニングするためのレジス
ト・マスク２３を形成した。
【００５１】次に、図８に示されるように、上記２層目
ポリシリコン層２１をドライエッチングしてエミッタ取
出し電極２１Ｅを形成した。
ポリシリコン層２１をドライエッチングしてエミッタ取
出し電極２１Ｅを形成した。
【００５２】さらに、上記エミッタ取出し電極２１Ｅ以
外の各取出し電極１３Ｂ，１３Ｃ，１３Ｅ，１３Ｇ、ｎ
ｐｎＴｒのコレクタ取出し領域７Ｃ、Ｓ−ＰＮＰＴｒの
グラフト・ベース領域７ＧＢ、およびＪ−ＦＥＴのソー
ス／ドレイン領域７ＳＤに上層配線をコンタクトさせる
ため、ＳｉＯ2 層間絶縁膜１５，１１のエッチング・マ
スクとして開口２５を有するレジスト・マスク２４を形
成した。
外の各取出し電極１３Ｂ，１３Ｃ，１３Ｅ，１３Ｇ、ｎ
ｐｎＴｒのコレクタ取出し領域７Ｃ、Ｓ−ＰＮＰＴｒの
グラフト・ベース領域７ＧＢ、およびＪ−ＦＥＴのソー
ス／ドレイン領域７ＳＤに上層配線をコンタクトさせる
ため、ＳｉＯ2 層間絶縁膜１５，１１のエッチング・マ
スクとして開口２５を有するレジスト・マスク２４を形
成した。
【００５３】このレジスト・マスク２４を介してＳｉＯ
2 層間絶縁膜１５，１１をドライエッチングすることに
より、図９に示されるようにコンタクト・ホール２６を
開口した。さらに、レジスト・マスク２４を除去し、基
体の全面にたとえばバリヤメタルとＡｌ−１％Ｓｉ膜か
らなる積層配線膜をスパッタリングにより被着させ、こ
れをパターニングしてｎｐｎＴｒのベース電極２７Ｂ，
エミッタ電極２７Ｅおよびコレクタ電極２７Ｃ、Ｓ−Ｐ
ＮＰＴｒのコレクタ電極２７Ｃｓ，エミッタ電極２７Ｅ
ｓおよびベース電極２７Ｂｓ、Ｊ−ＦＥＴのソース／ド
レイン電極２７ＳＤおよびゲート電極２７Ｇをそれぞれ
形成した。
2 層間絶縁膜１５，１１をドライエッチングすることに
より、図９に示されるようにコンタクト・ホール２６を
開口した。さらに、レジスト・マスク２４を除去し、基
体の全面にたとえばバリヤメタルとＡｌ−１％Ｓｉ膜か
らなる積層配線膜をスパッタリングにより被着させ、こ
れをパターニングしてｎｐｎＴｒのベース電極２７Ｂ，
エミッタ電極２７Ｅおよびコレクタ電極２７Ｃ、Ｓ−Ｐ
ＮＰＴｒのコレクタ電極２７Ｃｓ，エミッタ電極２７Ｅ
ｓおよびベース電極２７Ｂｓ、Ｊ−ＦＥＴのソース／ド
レイン電極２７ＳＤおよびゲート電極２７Ｇをそれぞれ
形成した。
【００５４】この後は、通常の多層配線やパッシベーシ
ョン等の工程を経てＩＣを完成させた。
ョン等の工程を経てＩＣを完成させた。
【００５５】上述の製造プロセスによれば、Ｊ−ＦＥＴ
のソース／ドレイン領域７ＳＤ，下部ゲート領域９Ｂ
Ｇ，チャネル領域１０ＣＨ，上部ゲート領域２０ＴＧ
は、すべてｎｐｎＴｒおよび／またはＳ−ＰＮＰＴｒ用
の工程と共通の工程により形成される。したがって、従
来のバイポーラ・トランジスタの製造工程数を何ら増大
させることなく、高耐圧で高相互コンダクタンスを有す
るＪ−ＦＥＴを該バイポーラ・トランジスタと同一基板
上に混載したＩＣを製造することができた。
のソース／ドレイン領域７ＳＤ，下部ゲート領域９Ｂ
Ｇ，チャネル領域１０ＣＨ，上部ゲート領域２０ＴＧ
は、すべてｎｐｎＴｒおよび／またはＳ−ＰＮＰＴｒ用
の工程と共通の工程により形成される。したがって、従
来のバイポーラ・トランジスタの製造工程数を何ら増大
させることなく、高耐圧で高相互コンダクタンスを有す
るＪ−ＦＥＴを該バイポーラ・トランジスタと同一基板
上に混載したＩＣを製造することができた。
【００５６】実施例２ 本実施例では、実施例１において上層配線が基板に直接
コンタクトされていた領域、すなわちｎｐｎＴｒのコレ
クタ取出し領域、Ｓ−ＰＮＰＴｒのベース取出し領域、
Ｊ−ＦＥＴのソース／ドレイン領域にも１層目ポリシリ
コン層を残して取出し電極を形成したＩＣの製造プロセ
スについて、図１０ないし図１７を参照しながら説明す
る。ただし、先の製造プロセスと共通する部分について
は、詳しい説明を省略する。
コンタクトされていた領域、すなわちｎｐｎＴｒのコレ
クタ取出し領域、Ｓ−ＰＮＰＴｒのベース取出し領域、
Ｊ−ＦＥＴのソース／ドレイン領域にも１層目ポリシリ
コン層を残して取出し電極を形成したＩＣの製造プロセ
スについて、図１０ないし図１７を参照しながら説明す
る。ただし、先の製造プロセスと共通する部分について
は、詳しい説明を省略する。
【００５７】本プロセスではまず、図１０に示されるよ
うに、ｎ+ 型の埋込みコレクタ領域２（ｎ+ −ＢＬ）の
形成、ｎ型エピタキシャル層３（ｎ−Ｅｐｉ）の形成、
素子分離、平坦化を実施例１と同様に行った。
うに、ｎ+ 型の埋込みコレクタ領域２（ｎ+ −ＢＬ）の
形成、ｎ型エピタキシャル層３（ｎ−Ｅｐｉ）の形成、
素子分離、平坦化を実施例１と同様に行った。
【００５８】次に、図１１に示されるように、基体の全
面に熱酸化によりＳｉＯ2 膜８を形成し、レジスト・マ
スク３１の開口３２を通じてリン（Ｐ+ ）をイオン注入
した。このときの注入条件は、たとえばイオン加速エネ
ルギー１５０〜２００ｋｅＶ，ドース量１×１０13／ｃ
ｍ2 とした。これにより、ｎｐｎＴｒのコレクタ取出し
領域３３Ｃ，Ｓ−ＰＮＰＴｒのベース領域３３Ｂおよび
Ｊ−ＦＥＴのチャネル領域３３ＣＨを形成した。このイ
オン注入工程の共通化は、本発明のポイントのひとつで
ある。
面に熱酸化によりＳｉＯ2 膜８を形成し、レジスト・マ
スク３１の開口３２を通じてリン（Ｐ+ ）をイオン注入
した。このときの注入条件は、たとえばイオン加速エネ
ルギー１５０〜２００ｋｅＶ，ドース量１×１０13／ｃ
ｍ2 とした。これにより、ｎｐｎＴｒのコレクタ取出し
領域３３Ｃ，Ｓ−ＰＮＰＴｒのベース領域３３Ｂおよび
Ｊ−ＦＥＴのチャネル領域３３ＣＨを形成した。このイ
オン注入工程の共通化は、本発明のポイントのひとつで
ある。
【００５９】次に、図１２に示されるように、レジスト
・マスク３４の開口３５を通じてホウ素（ＢＦ2 + ）を
イオン注入した。このときの注入条件は、たとえばイオ
ン加速エネルギー２００〜５００ｋｅＶ，ドース量１×
１０13-14 ／ｃｍ2 とした。この結果、デバイス周囲に
ｐ+ 型のチャネル・ストップ層９iso を形成すると共
に、Ｓ−ＰＮＰＴｒのコレクタ領域９ＣとＪ−ＦＥＴの
下部ゲート領域９ＢＧを同時に形成した。このイオン注
入工程の共通化も、本発明のポイントのひとつである。
・マスク３４の開口３５を通じてホウ素（ＢＦ2 + ）を
イオン注入した。このときの注入条件は、たとえばイオ
ン加速エネルギー２００〜５００ｋｅＶ，ドース量１×
１０13-14 ／ｃｍ2 とした。この結果、デバイス周囲に
ｐ+ 型のチャネル・ストップ層９iso を形成すると共
に、Ｓ−ＰＮＰＴｒのコレクタ領域９ＣとＪ−ＦＥＴの
下部ゲート領域９ＢＧを同時に形成した。このイオン注
入工程の共通化も、本発明のポイントのひとつである。
【００６０】次に、図１３に示されるように、基体の全
面にＳｉＯ2 層間絶縁膜３６を堆積し、これをＳｉＯ2
膜８と共にパターニングしてコンタクト形成用の窓開け
を行い、さらにその全面に１層目ポリシリコン層３７を
被着させた。さらに、この１層目ポリシリコン層３７の
うち、後にｎｐｎＴｒのベース取出し電極３７Ｂ，Ｓ−
ＰＮＰＴｒのコレクタ取出し電極３７Ｃおよびエミッタ
取出し電極３７Ｅ、およびＪ−ＦＥＴのゲート取出し電
極３７Ｇ（各取出し電極については、図１５を参照。）
となる領域にｐ型不純物を導入するため、レジスト・マ
スク３８の開口３９を通じてホウ素（ＢＦ2 + ）をイオ
ン注入した。このときの注入条件は、たとえばイオン加
速エネルギー１０〜３０ｋｅＶ，ドース量１×１０15／
ｃｍ2 のオーダーとした。
面にＳｉＯ2 層間絶縁膜３６を堆積し、これをＳｉＯ2
膜８と共にパターニングしてコンタクト形成用の窓開け
を行い、さらにその全面に１層目ポリシリコン層３７を
被着させた。さらに、この１層目ポリシリコン層３７の
うち、後にｎｐｎＴｒのベース取出し電極３７Ｂ，Ｓ−
ＰＮＰＴｒのコレクタ取出し電極３７Ｃおよびエミッタ
取出し電極３７Ｅ、およびＪ−ＦＥＴのゲート取出し電
極３７Ｇ（各取出し電極については、図１５を参照。）
となる領域にｐ型不純物を導入するため、レジスト・マ
スク３８の開口３９を通じてホウ素（ＢＦ2 + ）をイオ
ン注入した。このときの注入条件は、たとえばイオン加
速エネルギー１０〜３０ｋｅＶ，ドース量１×１０15／
ｃｍ2 のオーダーとした。
【００６１】次に、上記１層目ポリシリコン層３７のう
ち、後にｎｐｎＴｒのコレクタ取出し電極３７Ｃ、Ｓ−
ＰＮＰＴｒのベース取出し電極３７Ｂ、およびＪ−ＦＥ
Ｔのソース／ドレイン取出し電極３７ＳＤ（各取出し電
極については、図１５を参照。）となる領域にｎ型不純
物を導入するため、図１４に示されるように、レジスト
・マスク４０の開口４１を通じてリン（Ｐ+ ）をイオン
注入した。このときの注入条件は、たとえばイオン加速
エネルギー４０〜７０ｋｅＶ，ドース量１×１０15／ｃ
ｍ2 のオーダーとした。
ち、後にｎｐｎＴｒのコレクタ取出し電極３７Ｃ、Ｓ−
ＰＮＰＴｒのベース取出し電極３７Ｂ、およびＪ−ＦＥ
Ｔのソース／ドレイン取出し電極３７ＳＤ（各取出し電
極については、図１５を参照。）となる領域にｎ型不純
物を導入するため、図１４に示されるように、レジスト
・マスク４０の開口４１を通じてリン（Ｐ+ ）をイオン
注入した。このときの注入条件は、たとえばイオン加速
エネルギー４０〜７０ｋｅＶ，ドース量１×１０15／ｃ
ｍ2 のオーダーとした。
【００６２】次に、図１５に示されるように、１層目ポ
リシリコン層３７をパターニングし、ｎｐｎＴｒのベー
ス取出し電極３７Ｂおよびコレクタ取出し電極３７Ｃ、
Ｓ−ＰＮＰＴｒのコレクタ取出し電極３７Ｃ，エミッタ
取出し電極３７Ｅおよびベース取出し電極３７Ｂ、およ
びＪ−ＦＥＴのソース／ドレイン取出し電極３７ＳＤお
よびゲート取出し電極３７Ｇをそれぞれ形成した。
リシリコン層３７をパターニングし、ｎｐｎＴｒのベー
ス取出し電極３７Ｂおよびコレクタ取出し電極３７Ｃ、
Ｓ−ＰＮＰＴｒのコレクタ取出し電極３７Ｃ，エミッタ
取出し電極３７Ｅおよびベース取出し電極３７Ｂ、およ
びＪ−ＦＥＴのソース／ドレイン取出し電極３７ＳＤお
よびゲート取出し電極３７Ｇをそれぞれ形成した。
【００６３】その後、ＳｉＯ2 層間絶縁膜４２の全面被
着、ｎｐｎＴｒのエミッタ窓開け、ホウ素のイオン注入
による真性ベース領域４３Ｂの形成、サイドウォール形
成用のＳｉＯ2 膜４４の全面被着を実施例１と同様に行
った。
着、ｎｐｎＴｒのエミッタ窓開け、ホウ素のイオン注入
による真性ベース領域４３Ｂの形成、サイドウォール形
成用のＳｉＯ2 膜４４の全面被着を実施例１と同様に行
った。
【００６４】続いて、８５０〜９５０℃，１０〜６０分
の条件でアニールを行い、先に形成された真性ベース領
域４３Ｂを活性化させると共に、各取出し電極３７Ｂ，
３７Ｃ，３７Ｅからｎ型エピタキシャル層３内へ不純物
を拡散させ、ｎｐｎＴｒのｐ+ 型のグラフト・ベース領
域４５ＧＢおよびｎ+ 型のコレクタ取出し領域４５Ｃ、
Ｓ−ＰＮＰＴｒのｐ+ 型のコレクタ取出し領域４５Ｃ，
ｐ+ 型のエミッタ領域４５Ｅおよびｎ+ 型のグラフト・
ベース領域４５ＧＢ、Ｊ−ＦＥＴのｎ+ 型のソース／ド
レイン領域４５ＳＤおよびｐ+ 型の上部ゲート領域４５
ＴＧをそれぞれ形成した。以上の１層目ポリシリコン層
へのイオン注入から不純物拡散アニールに至る一連の工
程の共通化も、本発明のポイントのひとつである。
の条件でアニールを行い、先に形成された真性ベース領
域４３Ｂを活性化させると共に、各取出し電極３７Ｂ，
３７Ｃ，３７Ｅからｎ型エピタキシャル層３内へ不純物
を拡散させ、ｎｐｎＴｒのｐ+ 型のグラフト・ベース領
域４５ＧＢおよびｎ+ 型のコレクタ取出し領域４５Ｃ、
Ｓ−ＰＮＰＴｒのｐ+ 型のコレクタ取出し領域４５Ｃ，
ｐ+ 型のエミッタ領域４５Ｅおよびｎ+ 型のグラフト・
ベース領域４５ＧＢ、Ｊ−ＦＥＴのｎ+ 型のソース／ド
レイン領域４５ＳＤおよびｐ+ 型の上部ゲート領域４５
ＴＧをそれぞれ形成した。以上の１層目ポリシリコン層
へのイオン注入から不純物拡散アニールに至る一連の工
程の共通化も、本発明のポイントのひとつである。
【００６５】次に、図１６に示されるように、ＳｉＯ2
膜４４のエッチバックによるサイドウォール４４ＳＷの
形成、ｎ型不純物を含有する２層目ポリシリコン層の全
面被着、該２層目ポリシリコン層からの不純物拡散によ
るｎｐｎＴｒのエミッタ領域４７Ｅの形成、２層目ポリ
シリコン層のパターニングによるｎｐｎＴｒのエミッタ
取出し電極４６Ｅの形成を、実施例１と同様に行った。
膜４４のエッチバックによるサイドウォール４４ＳＷの
形成、ｎ型不純物を含有する２層目ポリシリコン層の全
面被着、該２層目ポリシリコン層からの不純物拡散によ
るｎｐｎＴｒのエミッタ領域４７Ｅの形成、２層目ポリ
シリコン層のパターニングによるｎｐｎＴｒのエミッタ
取出し電極４６Ｅの形成を、実施例１と同様に行った。
【００６６】さらに、図１７に示されるように、ＳｉＯ
2 層間絶縁膜４２のパターニングによるコンタクト・ホ
ール４８の開口、積層配線膜の全面被着を行った後、こ
れをパターニングしてｎｐｎＴｒのベース電極４９Ｂ，
エミッタ電極４９Ｅおよびコレクタ電極４９Ｃ、Ｓ−Ｐ
ＮＰＴｒのコレクタ電極４９Ｃｓ，エミッタ電極４９Ｅ
ｓおよびベース電極４９Ｂｓ、Ｊ−ＦＥＴのソース／ド
レイン電極４９ＳＤおよびゲート電極４９Ｇをそれぞれ
形成した。
2 層間絶縁膜４２のパターニングによるコンタクト・ホ
ール４８の開口、積層配線膜の全面被着を行った後、こ
れをパターニングしてｎｐｎＴｒのベース電極４９Ｂ，
エミッタ電極４９Ｅおよびコレクタ電極４９Ｃ、Ｓ−Ｐ
ＮＰＴｒのコレクタ電極４９Ｃｓ，エミッタ電極４９Ｅ
ｓおよびベース電極４９Ｂｓ、Ｊ−ＦＥＴのソース／ド
レイン電極４９ＳＤおよびゲート電極４９Ｇをそれぞれ
形成した。
【００６７】この後は、通常の多層配線やパッシベーシ
ョン等の工程を経てＩＣを完成させた。
ョン等の工程を経てＩＣを完成させた。
【００６８】上述の製造プロセスによっても、Ｊ−ＦＥ
Ｔのソース／ドレイン領域４５ＳＤ，下部ゲート領域９
ＢＧ，チャネル領域３３ＣＨ，上部ゲート領域４５Ｔ
Ｇ，ソース／ドレイン取出し電極３７ＳＤは、すべてｎ
ｐｎＴｒおよび／またはＳ−ＰＮＰＴｒ用の工程と共通
の工程により形成することができた。
Ｔのソース／ドレイン領域４５ＳＤ，下部ゲート領域９
ＢＧ，チャネル領域３３ＣＨ，上部ゲート領域４５Ｔ
Ｇ，ソース／ドレイン取出し電極３７ＳＤは、すべてｎ
ｐｎＴｒおよび／またはＳ−ＰＮＰＴｒ用の工程と共通
の工程により形成することができた。
【００６９】以上、本発明を２例の実施例にもとづいて
説明したが、本発明はこれらの実施例に何ら限定される
ものではない。
説明したが、本発明はこれらの実施例に何ら限定される
ものではない。
【００７０】たとえば、上述の実施例ではｎｐｎＴｒと
Ｓ−ＰＮＰＴｒとＪ−ＦＥＴとを混載したＩＣの製造プ
ロセスについて説明したが、本発明はＳ−ＰＮＰＴｒと
Ｊ−ＦＥＴのみを混載したＩＣの製造にももちろん適用
できる。
Ｓ−ＰＮＰＴｒとＪ−ＦＥＴとを混載したＩＣの製造プ
ロセスについて説明したが、本発明はＳ−ＰＮＰＴｒと
Ｊ−ＦＥＴのみを混載したＩＣの製造にももちろん適用
できる。
【００７１】この他、デザイン・ルール、各プロセス条
件、ＩＣの構成の細部についても、変更は適宜可能であ
る。
件、ＩＣの構成の細部についても、変更は適宜可能であ
る。
【００７２】
【発明の効果】以上の説明からも明らかなように、本発
明によれば、従来のバイポーラ・トランジスタの製造プ
ロセスと共通のプロセスを利用して、同一基板上に高耐
圧Ｊ−ＦＥＴを混載することができる。したがって、た
とえばＵＦＨ帯のような高周波帯域で高速動作が要求さ
れるテレビジョン・チューナ用ＩＣ等の高性能ＩＣを、
現今のコストをほぼ維持したまま製造することが可能と
なる。
明によれば、従来のバイポーラ・トランジスタの製造プ
ロセスと共通のプロセスを利用して、同一基板上に高耐
圧Ｊ−ＦＥＴを混載することができる。したがって、た
とえばＵＦＨ帯のような高周波帯域で高速動作が要求さ
れるテレビジョン・チューナ用ＩＣ等の高性能ＩＣを、
現今のコストをほぼ維持したまま製造することが可能と
なる。
【図１】本発明を適用したｎｐｎＴｒ／Ｓ−ＰＮＰＴｒ
／Ｊ−ＦＥＴ混載ＩＣの製造プロセスにおいて、ｎ型エ
ピタキシャル層にｎ型不純物のイオン注入を行ってｎｐ
ｎＴｒのコレクタ取出し領域、Ｓ−ＰＮＰＴｒのグラフ
ト・ベース領域、Ｊ−ＦＥＴのソース／ドレイン領域を
形成した状態を示す模式的断面図である。
／Ｊ−ＦＥＴ混載ＩＣの製造プロセスにおいて、ｎ型エ
ピタキシャル層にｎ型不純物のイオン注入を行ってｎｐ
ｎＴｒのコレクタ取出し領域、Ｓ−ＰＮＰＴｒのグラフ
ト・ベース領域、Ｊ−ＦＥＴのソース／ドレイン領域を
形成した状態を示す模式的断面図である。
【図２】図１の基体の表面を平坦化した状態を示す模式
的断面図てある。
的断面図てある。
【図３】図２の基体にｐ型不純物のイオン注入を行って
素子分離領域、Ｓ−ＰＮＰＴｒのコレクタ領域およびＪ
−ＦＥＴの下部ゲート領域を形成し、またｎ型不純物の
イオン注入を行ってＳ−ＢｉｐＴｒのベース領域および
Ｊ−ＦＥＴのチャネル領域を形成した状態を示す模式的
断面図である。
素子分離領域、Ｓ−ＰＮＰＴｒのコレクタ領域およびＪ
−ＦＥＴの下部ゲート領域を形成し、またｎ型不純物の
イオン注入を行ってＳ−ＢｉｐＴｒのベース領域および
Ｊ−ＦＥＴのチャネル領域を形成した状態を示す模式的
断面図である。
【図４】図３の基体表面にＳｉＯ2 層間絶縁膜を選択的
に形成して開口し、１層目ポリシリコン層とこれをパタ
ーニングするためのレジスト・マスクを形成した状態を
示す模式的断面図である。
に形成して開口し、１層目ポリシリコン層とこれをパタ
ーニングするためのレジスト・マスクを形成した状態を
示す模式的断面図である。
【図５】図４の１層目ポリシリコン層をパターニングし
て各取出し電極を形成し、これをＳｉＯ2 層間絶縁膜で
被覆し、エミッタ窓開け用のレジスト・マスクを形成し
た状態を示す模式的断面図である。
て各取出し電極を形成し、これをＳｉＯ2 層間絶縁膜で
被覆し、エミッタ窓開け用のレジスト・マスクを形成し
た状態を示す模式的断面図である。
【図６】図５の基体上でエミッタ窓開け、ｎｐｎＴｒの
ベース領域形成用イオン注入、サイドウォール形成用の
ＳｉＯ2 膜の全面被着を行った後、各取出し電極からｐ
型不純物を拡散させてｎｐｎＴｒのグラフト・ベース領
域、Ｓ−ＰＮＰＴｒのコレクタ取出し領域とエミッタ領
域、Ｊ−ＦＥＴの上部ゲート領域を形成した状態を示す
模式的断面図である。
ベース領域形成用イオン注入、サイドウォール形成用の
ＳｉＯ2 膜の全面被着を行った後、各取出し電極からｐ
型不純物を拡散させてｎｐｎＴｒのグラフト・ベース領
域、Ｓ−ＰＮＰＴｒのコレクタ取出し領域とエミッタ領
域、Ｊ−ＦＥＴの上部ゲート領域を形成した状態を示す
模式的断面図である。
【図７】図６の基体のアニールによる各取出し電極から
のｐ型不純物拡散、ＳｉＯ2 膜のエッチバックによるサ
イドウォール形成、２層目ポリシリコン層の全面被着、
ｎｐｎＴｒのエミッタ拡散、エミッタ取出し電極のパタ
ーニング用のレジスト・マスクを形成した状態を示す模
式的断面図である。
のｐ型不純物拡散、ＳｉＯ2 膜のエッチバックによるサ
イドウォール形成、２層目ポリシリコン層の全面被着、
ｎｐｎＴｒのエミッタ拡散、エミッタ取出し電極のパタ
ーニング用のレジスト・マスクを形成した状態を示す模
式的断面図である。
【図８】図７の２層目ポリシリコン層をパターニング
し、さらにコンタクト・ホール・エッチング用のレジス
ト・マスクを形成した状態を示す模式的断面図である。
し、さらにコンタクト・ホール・エッチング用のレジス
ト・マスクを形成した状態を示す模式的断面図である。
【図９】図８のＳｉＯ2 層間絶縁膜にコンタクト・ホー
ルを開口し、上層配線を形成した状態を示す模式的断面
図である。
ルを開口し、上層配線を形成した状態を示す模式的断面
図である。
【図１０】本発明を適用したｎｐｎＴｒ／Ｓ−ＰＮＰＴ
ｒ／Ｊ−ＦＥＴ混載ＩＣの他の製造プロセスにおいて、
ｎ型エピタキシャル層と素子分離領域の形成までが終了
した状態を示す模式的断面図である。
ｒ／Ｊ−ＦＥＴ混載ＩＣの他の製造プロセスにおいて、
ｎ型エピタキシャル層と素子分離領域の形成までが終了
した状態を示す模式的断面図である。
【図１１】図１０のｎ型エピタキシャル層にｎ型不純物
のイオン注入を行い、ｎｐｎＴｒのコレクタ取出し領
域、Ｓ−ＰＮＰＴｒのベース領域、およびＪ−ＦＥＴの
チャネル領域を形成した状態を示す模式的断面図であ
る。
のイオン注入を行い、ｎｐｎＴｒのコレクタ取出し領
域、Ｓ−ＰＮＰＴｒのベース領域、およびＪ−ＦＥＴの
チャネル領域を形成した状態を示す模式的断面図であ
る。
【図１２】図１１の基体にｐ型不純物のイオン注入を行
って素子分離領域、Ｓ−ＰＮＰＴｒのコレクタ領域、お
よびＪ−ＦＥＴの下部ゲート領域を形成した状態を示す
模式的断面図である。
って素子分離領域、Ｓ−ＰＮＰＴｒのコレクタ領域、お
よびＪ−ＦＥＴの下部ゲート領域を形成した状態を示す
模式的断面図である。
【図１３】図１２の基体表面にＳｉＯ2 層間絶縁膜を選
択的に形成して開口し、１層目ポリシリコン層を全面被
着させた後、選択的にｐ型不純物をイオン注入している
状態を示す模式的断面図である。
択的に形成して開口し、１層目ポリシリコン層を全面被
着させた後、選択的にｐ型不純物をイオン注入している
状態を示す模式的断面図である。
【図１４】図１３の１層目ポリシリコン層に選択的にｎ
型不純物をイオン注入している状態を示す模式的断面図
である。
型不純物をイオン注入している状態を示す模式的断面図
である。
【図１５】図１４の１層目ポリシリコン層をパターニン
グし、ＳｉＯ2 層間絶縁膜の全面被着、エミッタ窓開
け、ｎｐｎＴｒのベース領域形成用イオン注入、サイド
ウォール形成用のＳｉＯ2 膜の全面被着を行った後、各
取出し電極からｐ型不純物あるいはｎ型不純物を拡散さ
せてｎｐｎＴｒのグラフト・ベース領域とコレクタ取出
し領域、Ｓ−ＰＮＰＴｒのコレクタ取出し領域とエミッ
タ領域とグラフト・ベース領域、およびＪ−ＦＥＴのソ
ース／ドレイン取出し領域と上部ゲート領域とをそれぞ
れ形成した状態を示す模式的断面図である。
グし、ＳｉＯ2 層間絶縁膜の全面被着、エミッタ窓開
け、ｎｐｎＴｒのベース領域形成用イオン注入、サイド
ウォール形成用のＳｉＯ2 膜の全面被着を行った後、各
取出し電極からｐ型不純物あるいはｎ型不純物を拡散さ
せてｎｐｎＴｒのグラフト・ベース領域とコレクタ取出
し領域、Ｓ−ＰＮＰＴｒのコレクタ取出し領域とエミッ
タ領域とグラフト・ベース領域、およびＪ−ＦＥＴのソ
ース／ドレイン取出し領域と上部ゲート領域とをそれぞ
れ形成した状態を示す模式的断面図である。
【図１６】図１５のＳｉＯ2 膜のエッチバックによるサ
イドウォール形成、２層目ポリシリコン層の全面被着、
ｎｐｎＴｒのエミッタ拡散、２層目ポリシリコン層のパ
ターニングによるエミッタ取出し電極の形成が終了した
状態を示す模式的断面図である。
イドウォール形成、２層目ポリシリコン層の全面被着、
ｎｐｎＴｒのエミッタ拡散、２層目ポリシリコン層のパ
ターニングによるエミッタ取出し電極の形成が終了した
状態を示す模式的断面図である。
【図１７】図１６のＳｉＯ2 層間絶縁膜にコンタクト・
ホールを開口し、上層配線を形成した状態を示す模式的
断面図である。
ホールを開口し、上層配線を形成した状態を示す模式的
断面図である。
【図１８】従来のｎｐｎＴｒ／Ｊ−ＦＥＴ混載ＩＣの製
造プロセスにおいて、ｐ型Ｓｉ基板にｎｐｎＴｒのｎ型
の埋込みコレクタ領域とｐ+ 型の素子分離領域を形成し
た状態を示す模式的断面図である。
造プロセスにおいて、ｐ型Ｓｉ基板にｎｐｎＴｒのｎ型
の埋込みコレクタ領域とｐ+ 型の素子分離領域を形成し
た状態を示す模式的断面図である。
【図１９】図１８の基体にｐ型不純物をイオン注入して
Ｊ−ＦＥＴの下部ゲート領域を形成した状態を示す模式
的断面図である。
Ｊ−ＦＥＴの下部ゲート領域を形成した状態を示す模式
的断面図である。
【図２０】図１９の基体上でｎ型エピタキシャル層と素
子分離領域を形成し、さらにｎ型不純物をイオン注入し
てＪ−ＦＥＴのチャネル領域を形成した状態を示す模式
的断面図である。
子分離領域を形成し、さらにｎ型不純物をイオン注入し
てＪ−ＦＥＴのチャネル領域を形成した状態を示す模式
的断面図である。
【図２１】図２０の基体上でＳｉＯ2 膜の形成、１層目
ポリシリコン層のパターニングによる各取出し電極の形
成、ＳｉＯ2 層間絶縁膜の被着、ｎｐｎＴｒのエミッタ
窓開け、ｐ型不純物のイオン注入によるｎｐｎＴｒのベ
ース領域形成を行った後、各取出し電極から不純物拡散
を拡散させてｎｐｎＴｒのグラフト・ベース領域とＪ−
ＦＥＴの上部ゲート領域を形成した状態を示す模式的断
面図である。
ポリシリコン層のパターニングによる各取出し電極の形
成、ＳｉＯ2 層間絶縁膜の被着、ｎｐｎＴｒのエミッタ
窓開け、ｐ型不純物のイオン注入によるｎｐｎＴｒのベ
ース領域形成を行った後、各取出し電極から不純物拡散
を拡散させてｎｐｎＴｒのグラフト・ベース領域とＪ−
ＦＥＴの上部ゲート領域を形成した状態を示す模式的断
面図である。
【図２２】図２１の基体上で２層目ポリシリコン層の全
面被着、エミッタ拡散、２層目ポリシリコン層のパター
ニングを行った後、ＳｉＯ2 層間絶縁膜にコンタクト・
ホールを開口し、上層配線を形成した状態を示す模式的
断面図である。
面被着、エミッタ拡散、２層目ポリシリコン層のパター
ニングを行った後、ＳｉＯ2 層間絶縁膜にコンタクト・
ホールを開口し、上層配線を形成した状態を示す模式的
断面図である。
【図２３】従来のｎｐｎＴｒ／Ｊ−ＦＥＴ混載ＩＣの他
の製造プロセスにおいて、ｐ型Ｓｉ基板にｎｐｎＴｒの
ｎ型の埋込みコレクタ領域を形成した状態を示す模式的
断面図である。
の製造プロセスにおいて、ｐ型Ｓｉ基板にｎｐｎＴｒの
ｎ型の埋込みコレクタ領域を形成した状態を示す模式的
断面図である。
【図２４】図２３の基体上にｎ型エピタキシャル層と素
子分離領域を形成した状態を示す模式的断面図である。
子分離領域を形成した状態を示す模式的断面図である。
【図２５】図２４の基体にｐ型不純物をイオン注入して
素子分離領域とＪ−ＦＥＴの下部ゲート領域を形成し、
さらにｎ型不純物をイオン注入してチャネル領域を形成
した状態を示す模式的断面図である。
素子分離領域とＪ−ＦＥＴの下部ゲート領域を形成し、
さらにｎ型不純物をイオン注入してチャネル領域を形成
した状態を示す模式的断面図である。
【図２６】図２５の基体上でＳｉＯ2 膜の形成、１層目
ポリシリコン層のパターニングによる各取出し電極の形
成、ＳｉＯ2 層間絶縁膜の被着、ｎｐｎＴｒのエミッタ
窓開け、ｐ型不純物のイオン注入によるｎｐｎＴｒのベ
ース領域形成用の形成を行った後、各取出し電極から不
純物拡散を拡散させてｎｐｎＴｒのグラフト・ベース領
域とＪ−ＦＥＴの上部ゲート領域を形成した状態を示す
模式的断面図である。
ポリシリコン層のパターニングによる各取出し電極の形
成、ＳｉＯ2 層間絶縁膜の被着、ｎｐｎＴｒのエミッタ
窓開け、ｐ型不純物のイオン注入によるｎｐｎＴｒのベ
ース領域形成用の形成を行った後、各取出し電極から不
純物拡散を拡散させてｎｐｎＴｒのグラフト・ベース領
域とＪ−ＦＥＴの上部ゲート領域を形成した状態を示す
模式的断面図である。
【図２７】図２６の基体上で２層目ポリシリコン層の全
面被着、エミッタ拡散、２層目ポリシリコン層のパター
ニングを行った後、ＳｉＯ2 層間絶縁膜にコンタクト・
ホールを開口し、上層配線を形成した状態を示す模式的
断面図である。
面被着、エミッタ拡散、２層目ポリシリコン層のパター
ニングを行った後、ＳｉＯ2 層間絶縁膜にコンタクト・
ホールを開口し、上層配線を形成した状態を示す模式的
断面図である。
１ ｐ型〈１１１〉Ｓｉ基板（ｐ−Ｓｕｂ） ２ （ｎｐｎＴｒの）埋込みコレクタ領域 ３ ｎ型エピタキシャル層（ｎ−Ｅｐｉ） ４ 素子分離領域 ７Ｃ，３３Ｃ （ｎｐｎＴｒの）コレクタ取出し領域 ７ＧＢ （Ｓ−ＰＮＰＴｒの）グラフト・ベース領域 ７ＳＤ （Ｊ−ＦＥＴの）ソース／ドレイン領域 ９ＢＧ （Ｊ−ＦＥＴの）下部ゲート領域 ９Ｃ （Ｓ−ＢｉｐＴｒの）コレクタ領域 ９iso チャネル・ストップ領域 １０Ｂ，３３Ｂ （Ｓ−ＰＮＰＴｒの）ベース領域 １０ＣＨ，３３ＣＨ （Ｊ−ＦＥＴの）チャネル領域 １３Ｂ，３７Ｂ （ｎｐｎＴｒの）ベース取出し電極 １３Ｃ （Ｓ−ＰＮＰＴｒの）コレクタ取出し電極 １３Ｅ （Ｓ−ＰＮＰＴｒの）エミッタ取出し電極 １３Ｇ，３７Ｇ （Ｊ−ＦＥＴの）ゲート取出し電極 １８Ｂ，４３Ｂ （ｎｐｎＴｒの）真性ベース領域 ２０ＧＢ （ｎｐｎＴｒの）グラフト・ベース領域 ２０Ｃ，４５Ｃ （Ｓ−ＰＮＰＴｒの）コレクタ取出し
領域 ２０Ｅ （Ｓ−ＰＮＰＴｒの）エミッタ取出し領域 ２０ＴＧ，４５ＴＧ （Ｊ−ＦＥＴの）上部ゲート領域 ２１Ｅ，４６Ｅ （ｎｐｎＴｒの）エミッタ取出し電極 ２２Ｅ，４７Ｅ （ｎｐｎＴｒの）エミッタ領域 ２７Ｂ，４９Ｂ （ｎｐｎＴｒの）ベース電極 ２７Ｅ，４９Ｅ （ｎｐｎＴｒの）エミッタ電極 ２７Ｃ，４９Ｃ （ｎｐｎＴｒの）コレクタ電極 ２７Ｃｓ，４９Ｃｓ （Ｓ−ＰＮＰＴｒの）コレクタ電
極 ２７Ｅｓ，４９Ｅｓ （Ｓ−ＰＮＰＴｒの）エミッタ電
極 ２７Ｂｓ，４９Ｂｓ （Ｓ−ＰＮＰＴｒの）ベース電極 ２７ＳＤ，４９ＳＤ （Ｊ−ＦＥＴの）ソース／ドレイ
ン電極 ２７Ｇ，４９Ｇ （Ｊ−ＦＥＴの）ゲート電極 ３７Ｂ （ｎｐｎＴｒとＳ−ＰＮＰＴｒの）エミッタ取
出し電極 ３７Ｃ （ｎｐｎＴｒとＳ−ＰＮＰＴｒの）コレクタ取
出し電極 ３７Ｅ （Ｓ−ＰＮＰＴｒの）エミッタ取出し電極 ３７ＳＤ （Ｊ−ＦＥＴの）ソース／ドレイン取出し電
極 ４５ＧＢ （ｎｐｎＴｒとＳ−ＰＮＰＴｒの）グラフト
・ベース領域 ４５Ｅ （Ｓ−ＰＮＰＴｒの）エミッタ領域 ４５Ｃ （ｎｐｎＴｒとＳ−ＰＮＰＴｒの）コレクタ取
出し領域
領域 ２０Ｅ （Ｓ−ＰＮＰＴｒの）エミッタ取出し領域 ２０ＴＧ，４５ＴＧ （Ｊ−ＦＥＴの）上部ゲート領域 ２１Ｅ，４６Ｅ （ｎｐｎＴｒの）エミッタ取出し電極 ２２Ｅ，４７Ｅ （ｎｐｎＴｒの）エミッタ領域 ２７Ｂ，４９Ｂ （ｎｐｎＴｒの）ベース電極 ２７Ｅ，４９Ｅ （ｎｐｎＴｒの）エミッタ電極 ２７Ｃ，４９Ｃ （ｎｐｎＴｒの）コレクタ電極 ２７Ｃｓ，４９Ｃｓ （Ｓ−ＰＮＰＴｒの）コレクタ電
極 ２７Ｅｓ，４９Ｅｓ （Ｓ−ＰＮＰＴｒの）エミッタ電
極 ２７Ｂｓ，４９Ｂｓ （Ｓ−ＰＮＰＴｒの）ベース電極 ２７ＳＤ，４９ＳＤ （Ｊ−ＦＥＴの）ソース／ドレイ
ン電極 ２７Ｇ，４９Ｇ （Ｊ−ＦＥＴの）ゲート電極 ３７Ｂ （ｎｐｎＴｒとＳ−ＰＮＰＴｒの）エミッタ取
出し電極 ３７Ｃ （ｎｐｎＴｒとＳ−ＰＮＰＴｒの）コレクタ取
出し電極 ３７Ｅ （Ｓ−ＰＮＰＴｒの）エミッタ取出し電極 ３７ＳＤ （Ｊ−ＦＥＴの）ソース／ドレイン取出し電
極 ４５ＧＢ （ｎｐｎＴｒとＳ−ＰＮＰＴｒの）グラフト
・ベース領域 ４５Ｅ （Ｓ−ＰＮＰＴｒの）エミッタ領域 ４５Ｃ （ｎｐｎＴｒとＳ−ＰＮＰＴｒの）コレクタ取
出し領域
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/06 Ｈ０１Ｌ 29/80 Ｃ 27/095 29/732 29/808 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 21/265 H01L 21/337 H01L 21/76 H01L 21/8222 H01L 27/06 H01L 27/095 H01L 29/732 H01L 29/808
Claims (3)
- 【請求項１】 基板と逆の導電型の第１のコレクタ領域
を有する第１のバイポーラ・トランジスタと、基板と同
じ導電型の第２のコレクタ領域を有する第２のバイポー
ラ・トランジスタと、該第２のコレクタ領域と同じ導電
型の下部ゲート領域を有する接合型電界効果トランジス
タとを同一基板上に形成する半導体装置の製造方法にお
いて、 前記第１のバイポーラ・トランジスタのグラフト・ベー
ス領域と、前記第２のバイポーラ・トランジスタのエミ
ッタ領域と、前記接合型電界効果トランジスタの上部ゲ
ート領域とを共通の不純物導入工程により同時に形成す
る半導体装置の製造方法。 - 【請求項２】 基板と逆の導電型の第１のコレクタ領域
を有する第１のバイポーラ・トランジスタと、基板と同
じ導電型の第２のコレクタ領域を有する第２のバイポー
ラ・トランジスタと、該第２のコレクタ領域と同じ導電
型の下部ゲート領域を有する接合型電界効果トランジス
タとを同一基板上に形成する半導体装置の製造方法にお
いて、 前記第１のバイポーラ・トランジスタのコレクタ取出し
領域と、前記第２のバイポーラ・トランジスタのグラフ
ト・ベース領域と、前記接合型電界効果トランジスタの
ソース／ドレイン領域、 前記第１のバイポーラ・トランジスタのチャネル・スト
ップ領域と、前記第２のバイポーラ・トランジスタの第
２のコレクタ領域と、前記接合型電界効果トランジスタ
の下部ゲート領域、 前記第２のバイポーラ・トランジスタのベース領域と、
前記接合型電界効果トランジスタのチャネル領域、およ
び前記第１のバイポーラ・トランジスタのグラフト・ベ
ース領域と、前記第２のバイポーラ・トランジスタのエ
ミッタ領域と、前記接合型電界効果トランジスタの上部
ゲート領域、とを各々共通の不純物導入工程により同時
に形成する半導体装置の製造方法。 - 【請求項３】 前記第１のバイポーラ・トランジスタの
グラフト・ベース領域と、前記第２のバイポーラ・トラ
ンジスタのエミッタ領域と、前記接合型電界効果トラン
ジスタの上部ゲート領域とを形成する共通の不純物導入
工程により、前記第２のバイポーラ・トランジスタのコ
レクタ取出し領域も同時に形成する請求項１または請求
項２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21495894A JP3303550B2 (ja) | 1994-09-08 | 1994-09-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21495894A JP3303550B2 (ja) | 1994-09-08 | 1994-09-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0878435A JPH0878435A (ja) | 1996-03-22 |
| JP3303550B2 true JP3303550B2 (ja) | 2002-07-22 |
Family
ID=16664387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21495894A Expired - Fee Related JP3303550B2 (ja) | 1994-09-08 | 1994-09-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3303550B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100258436B1 (ko) * | 1996-10-11 | 2000-06-01 | 김덕중 | 상보형 쌍극성 트랜지스터 및 그 제조 방법 |
| US20080237657A1 (en) * | 2007-03-26 | 2008-10-02 | Dsm Solution, Inc. | Signaling circuit and method for integrated circuit devices and systems |
| US8035139B2 (en) | 2007-09-02 | 2011-10-11 | Suvolta, Inc. | Dynamic random access memory having junction field effect transistor cell access device |
-
1994
- 1994-09-08 JP JP21495894A patent/JP3303550B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0878435A (ja) | 1996-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5065208A (en) | Integrated bipolar and CMOS transistor with titanium nitride interconnections | |
| JP2000315736A (ja) | 半導体装置およびその製造方法 | |
| JPH0521726A (ja) | ＢｉＣＭＯＳ装置及びその製造方法 | |
| EP0278619B1 (en) | Integrated bipolar and CMOS transistor fabrication process | |
| JPH0557741B2 (ja) | ||
| JP3303550B2 (ja) | 半導体装置の製造方法 | |
| JPH07120705B2 (ja) | 素子間分離領域を有する半導体装置の製造方法 | |
| JP2982759B2 (ja) | 半導体装置の製造方法 | |
| JPS6197967A (ja) | 半導体装置およびその製造方法 | |
| JPH0345548B2 (ja) | ||
| JPH06177376A (ja) | Ｍｏｓ電界効果半導体装置の製造方法 | |
| JP3190370B2 (ja) | 密接して離隔したコンタクトを有するＢｉＣＭＯＳ装置及びその製造方法 | |
| JP2575876B2 (ja) | 半導体装置 | |
| JP3521921B2 (ja) | 半導体装置の製造方法 | |
| JPH0618200B2 (ja) | ラテラルトランジスタ半導体装置の製造方法 | |
| JPH056961A (ja) | 半導体装置の製造方法 | |
| JP3363675B2 (ja) | 半導体装置の製造方法 | |
| JPH02241057A (ja) | 半導体集積回路の製造方法 | |
| JPH06232394A (ja) | 半導体装置の製造方法 | |
| JPH04368171A (ja) | Ｂｉ−ＣＭＯＳ集積回路の製造方法 | |
| JP3022629B2 (ja) | 半導体装置およびその製造方法 | |
| JP3260009B2 (ja) | 半導体装置及びその製造方法 | |
| JP2770576B2 (ja) | 半導体装置の製造方法 | |
| JP3279827B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH09293798A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020402 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080510 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090510 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100510 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100510 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110510 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120510 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |