KR100258436B1 - 상보형 쌍극성 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

수직형 npn 트랜지스터, 수직형 및 수평형 pnp 트랜지스터, 집적 주입 논리, 확산 축전기 및 다결정 규소 축전기, 그리고 다결정 규소 저항을 포함하는 상보형 쌍극성 트랜지스터 및 그 제조 방법에 관한 것이다. 수평형 pnp 트랜지스터는 고농도 영역과 저농도 영역을 포함하는 이미터 영역 및 컬렉터 영역을 가지고 있으며 이미터 영역은 n형 터브층 안에 형성되어 있다. 집적 주입 논리는 컬렉터 영역 주위를 고농도의 p형 영역이 둘러싸고 있으며 컬렉터 영역의 하부에는 저농도의 p형 영역이 형성되어 있는 구조이다. 확산 축전기와 다결정 규소 축전기가 동시에 형성되며, 다결정 규소 저항은 각 소자의 다결정 규소 전극과 함께 형성되며, 도핑된 다결정 규소 전극 내의 불순물이 에피층으로 확산되어 만들어지는 확산 영역을 제외한 나머지 확산 영역들은 다결정 규소 전극 및 다결정 규소 저항이 도핑되기 전에 만들어진다.

Description

상보형 쌍극성 트랜지스터 및 그 제조 방법
본 발명은 상보형 쌍극성 트랜지스터 및 그 제조 방법에 관한 것으로서, 특히, 쌍극성(bipolar) 트랜지스터, 집적 주입 논리(I2L : Integrated injection Logic), 축전기(capacitor), 다결정 규소 저항 및 이들의 격리 영역을 포함하는 상보형 쌍극성 트랜지스터 및 그 제조 방법에 관한 것이다.
다양한 기술 분야에서 쌍극성 트랜지스터나 집적 주입 논리 등 필요한 반도체 소자들을 하나의 칩에 집적할 필요가 있으며, 이를 위하여 다양한 기술들이 개발되고 있다. 그러나 이들 소자를 하나의 칩에 형성하기 위해서는 복잡한 여러 단계의 공정을 거쳐야 하며, 특히 다결정 규소 저항의 산포가 크고 집적 주입 논리가 취약하다. 다결정 규소 저항의 저항 산포가 큰 이유는, 종래의 방법에서 부분 산화막을 형성함으로써 활성 영역을 정의한 후 곧바로 다결정 규소 저항을 형성하기 때문인데, 이는 활성 영역에 형성되는 기타의 확산층을 형성하기 위한 이후의 여려공정에서의 이온 주입 및 확산 과정에서 다결정 규소 저항의 불순물의 산포가 불균일하게 이루어지기 때문이다. 또한, 다결정 규소 저항을 형성한 후에 다시 다결정규소 전극을 형성하기 위하여 새로이 다결정 규소층을 적층하여야 하기 때문에 공정이 복잡해진다.
그러면 이들 소자들 중에서 종래의 집적 주입 논리에 대하여 제1a도를 참고로 하여 상세히 설명한다.
p형 기판(1) 위에 고농도의 n형 매몰층(2)이 형성되어 있고 그 위에는 저농도의 n형 에피택셜층 또는 에피층(3)이 형성되어 있으며, 에피층(3)의 내에는 표면에 접하여 있는 다수의 영역들이 형성되어 있다. 예를 들면, 에피층(3)의 가장자리에는 고농도의 n형 싱크(sink) 영역(4)이 형성되어 있다. 또, 싱크 영역(4) 사이의 에피층(3) 중앙의 부분 산화막(13)을 중심으로 한쪽에는 두 개의 저농도 p형 영역(36, 37)과 그 사이의 고농도 p형 영역(35)으로 이루어진 p형 영역(34)이 형성되어 있고, 다른 한 쪽에는 부분 산화막(13)에 인접한 하나의 저농도 p형 영역(33)과 그 옆의 고농도 p형 영역(32)으로 이루어진 p형 영역(31)이 형성되어 있고, 이 p형 영역(31)과 격리된 또 하나의 p형 영역(5)이 형성되어 있다. 또한 저농도 p형 영역(33, 36, 37)의 상부에는 각각 에피층(3)의 표면에 접하는 고농도의 n형 영역(8, 9, 10)이 형성되어 있다. 한편, 싱크 영역(4)의 한쪽에는 고농도의 n형 영역(24)이 형성되어 있으며 이 n형 영역(24) 둘레의 에피층(3)의 표면에는 부분 산화막(11, 12)이 형성되어 있고, 싱크 영역(4)의 다른 쪽 위에도 부분 산화막(14)이 형성되어 있다. 또한 에피층(3) 및 부분 산화막(11, 12, 13, 14) 전면에는 n형 영역(8, 9, 10, 24) 및 고농도 p형 영역(5, 32, 35)의 상부에 접촉 구멍을 가지는 산화막(15)이 형성되어 있다. 이들 접촉 구멍중에서 n형 영역(8, 9, 10, 24)상부의 접촉 구멍에는 다결정 규소 전극(17, 18, 19, 16)이 형성되어 있고, 이 위에는 실리사이드막(30)이 형성되어 있다. 이러한 구조의 전면에는 고농도 p형 영역(5, 32, 35)의 상부의 접촉 구멍과 일치하는 접촉 구멍과 다결정 규소 전극(17, 18, 19, 16)을 드러내는 접촉 구멍을 가지는 층간 절연막(23)이 형성되어 있다. 마지막으로 층간 절연막(23)의 각 접촉 구멍을 통하여 각 고농도 p형 영역(5, 32, 35)과 접촉하는 금속 전극(21, 22)과 각 다결정 규소 전극(16, 17, 18, 19)과 접속하는 금속 전극(20, C1, C2, C3)이 형성되어 있다.
이러한 종래의 집적 주입 논리에서는 제2도의 A로 나타낸 부분에서 고농도 n형 영역(10), 저농도 p형 영역 및 에피층(3)의 사이에서 펀치 스루(punch through) 현상에 의한 누설 전류가 발생한다는 문제점이 있다.
다음, 종래의 수평형 pnp 쌍극성 트랜지스터에 대하여 제1b도를 참고로 하여 상세히 설명한다.
p형 기판(1) 위에 고농도의 n형 매몰층(40)이 형성되어 있고 그 위에는 저농도의 n형 에피택셜층 또는 에피층(3)이 형성되어 있다. 매몰층(40)의 바깥에는 에피층(3)의 윗면으로부터 아래를 향하는 고농도의 p형 격리 영역(44) 및 격리 영역(44)과 연결되어 있으며 기판(1)까지 연장되어 있는 고농도의 p형 바닥층(42)이 형성되어 있으며, 격리 영역(44) 위에는 부분 산화막(61, 63)이 형성되어 있다. 또한, 에피층(3)의 내에는 표면에 접하여 있는 다수의 영역들이 형성되어 있는데, 고농도의 n형 싱크 영역(46)은 에피층(3)의 한 쪽 가장자리와 연결되어 있으며, 고농도의 p형 이미터 영역(52)과 이와 격리되어 이를 둘러싸는 고농도의 p형 컬렉터 영역(51)이 형성되어 있다. 싱크 영역(46) 내에는 표면에 접하는 고농도의 n형 영역(48)이 형성되어 있으며, 이는 베이스로서의 역할을 하는 에피층(3)에 매몰층(40) 및 싱크 영역(46)을 통하여 전류를 흘려주는 역할을 한다. 한편, 싱크 영역(46) 및 이와 인접한 컬렉터 영역(51) 사이 에피층(3)의 표면에는 부분 산화막(62)이 형성되어 있다. 또한 에피층(3) 및 부분 산화막(61, 62, 63) 전면에는 n형 영역(48) 및 컬렉터 및 이미터 영역(51, 52)의 상부에 집촉 구멍을 가지는 산화막(15)이 형성되어 있다. 이들 접촉 구멍 중에서 n형 영역(48) 상부의 접촉 구멍에는 베이스 다결정 규소 전극(70)이 형성되어 있다. 이러한 구조의 전면에는 p형 영역(51, 52)의 상부의 접촉 구멍과 일치하는 접촉 구멍과 다결정 규소 전극(70)을 드러내는 접촉 구멍을 가지는 층간 절연막(23)이 형성되어 있다. 마지막으로 층간 절연막(23)의 각 접촉 구멍을 통하여 이미터 및 컬렉터 영역(52, 51)과 접촉하는 금속성의 이미터 및 컬렉터 선극(81, 82)과 베이스 다결정 규소 전극(48)과 접속하는 베이스 금속 전극(83)이 형성되어 있다.
이러한 종래의 수평형 pnp 쌍극성 트랜지스터에서는 베이스의 역할을 하는 에피층(3)의 농도가 낮기 때문에 이미터 영역(52)과 컬렉터 영역(51)의 내압을 충분히 주기 위해서는 둘 사이의 간격이 충분해야 한다. 그러나, 둘 사이의 간격이 커짐에 따라 전류 증폭도가 낮아진다는 문제점이 있다.
본 발명의 첫째 목적은 집적 주입 논리에서 누설 전류의 발생을 방지하고 소자의 크기를 감소하기 위한 것이다.
본 발명의 둘째 목적은 전류 증폭률이 높으면서도 적정한 이미티-컬렉터 내압을 유지하는 수평형 pnp 트랜지스터를 제공하는 것이다.
본 발명의 셋째 목적은 다결정 규소 저항의 저항 산포를 줄이는 것이다.
본 발명의 넷째 목적은 전체 공정을 단순화하는 것이다.
제1a도는 종래 기술에 따른 집적 주입 논리의 단면도이고,
제1b도는 종래 기술에 따른 수평형 pnp 쌍극성 트랜지스터의 단면도이고,
제2도는 본 발명의 실시예에 따른 수직형 npn 쌍극성 트랜지스터(NPN)를 제조하는 데 필요한 마스크의 배치도이고,
제3도는 본 발명의 실시예에 따른 수직형 npn 쌍극성 트랜지스터의 단면도이고,
제4도 본 발명의 실시예에 따른 수직형 pnp 쌍극성 트랜지스터(VPNP)를 제조하는 데 필요한 마스크의 배치도이고,
제5도는 본 발명의 실시예에 따른 수식형 pnp 쌍극성 트랜지스터의 단면도이고,
제6도는 본 발명의 실시예에 따른 수평형 pnp 쌍극성 트랜지스터(LPNP)를 제조하는 데 필요한 마스크의 배치도이고,
제7a도는 본 발명의 실시예에 따른 수평형 pnp 쌍극성 트랜지스터의 단면도이고,
제7b도는 제7a도에서 B-B'선을 따라 불순물의 농도 분포를 도시한 그래프이고,
제7c도는 본 발명의 실시예에 따른 수평형 pnp 트랜지스터의 전류 이득을 나타낸 그래프이고,
제8a도 및 제8b도는 본 발명의 실시예에 따른 집적 주입 논리(I2L)를 제조하는 데 필요한 마스크의 배치도로서 각각 서로 다른 실시예를 나타낸 것이고,
제9a도는 본 발명의 제8a도의 실시예에 따른 집적 주입 논리의 단면도이고,
제9b도는 본 발명의 제8b도의 실시예에 따른 집적 주입 논리의 단면도이고,
제9c도는 제9a도 및 제9b도에서 C-C'선을 따라 불순물의 농도 분포를 도시한 그래프이고,
제1O도는 본 발명의 실시예에 따른 확산 축전기(SINK CAP)를 제조하는 데 필요한 마스크의 배치도이고,
제11도는 본 발명의 실시예에 따른 확산 축전기의 단면도이고,
제12도는 본 발명의 실시예에 따른 다결정 규소 축전기(EPOLY CAP)를 제조하는 데 필요한 마스크의 배치도이고,
제13도는 본 발명의 실시예에 따른 다결정 규소 축전기의 단면도이며,
제14a도 내지 제33b도는 본 발명의 실시예에 따른 상보형 쌍극성 트랜지스터의 단면도로서 그 제조 순서에 따라 도시한 도면이다.
본 발명의 수평형 트랜지스터의 한 특징에 따르면, 이미터 영역을 터브층이 둘러싸고 있다.
본 발명의 수평형 트랜지스터의 다른 특징에 따르면, 수평형 트랜지스터에서 이미터 영역 및/또는 컬렉터 영역이 각각 고농도 영역과 저농도 영역을 포함한다.
이때, 이미터 영역의 저농도 영역은 컬렉터 영역 쪽을 향하도록 바깥쪽에 위치하고, 컬렉터 영역의 저농도 영역은 이미터 쪽을 향하도록 안쪽에 위치한다.
이때, 동일한 도전형의 두 개의 영역이 서로 인접하는 경우 둘 사이에 반대 도전형의 고농도 영역을 형성함으로써, 두 영역 사이에서 발생하는 펀치 스루 현상을 방지할 수 있다.
이와 같이 수평형 트랜지스터에서 고농도 영역과 저농도 영역으로 이루어진 이미터 영역 및 컬렉터 영역을 만들 때에는 수직형 트랜지스터의 베이스 영역 중 저농도 영역과 고농도 영역을 형성할 때 불순물을 주입하여 형성하는 것이 바람직하다.
본 발명의 집적 주입 논리의 한 특징에 따르면, 컬렉터 영역의 평면 구조가 대칭이거나, 변의 길이비가 1 - 1.5인 직사각형이다.
본 발명의 집적 주입 논리의 다른 특징에 따르면, 컬렉터 영역과 반대 도전형의 고농도 영역이 컬렉터 영역을 둘러싸고 있으며, 컬렉터 영역의 하부에는 컬렉터 영역과 반대 도전형의 저농도 영역이 형성되어 있다.
본 발명의 집적 주입 논리의 다른 특징에 따르면, 컬렉터 영역이 내부에 형성되어 있는 입력 영역과 이와 격리되어 있는 주입 영역이 그와 반대 도전형의 터브층 내부에 형성되어 있다.
본 발명의 집적 주입 논리의 다른 특징에 따르면, 컬렉터 영역과 싱크 영역의 사이에 컬렉터 영역과 반대 도전형의 고농도 영역이 형성되어 있다.
본 발명의 다른 특징에 따르면, 에피층 내의 확산 영역을 포함하는 확산 축전기와 다결정 규소층으로 이루어진 다결정 규소 축전기를 동시에 가지고 있다.
본 발명에서 다결정 규소 저항을 만들 때에는 활성 영역을 정의하는 두꺼운 부분 산화막을 형성하고, 기판 내에 다수의 확산층을 형성한 다음, 이 확산층과 외부와의 전기적 연결을 위한 접촉부를 형성한 후, 기판 위에 다결정 규소층을 적층하고 패터닝하여 형성하며, 이 다결정 규소층으로 확산층에 신호를 가하는 다결정 규소 전극을 동시에 형성한다.
그러면, 본 발명의 실시예에 따른 상보형 쌍극성 트랜지스터 및 그 제조 방법에 대하여 첨부한 도면을 참고로 하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세하게 설명한다.
먼저, 본 발명의 실시예에 따른 수직형 npn 쌍극성 트랜지스터에 대하여 제1도 및 제3도를 참고로 하여 설명한다. 여기에서 제2도는 이 트랜지스터를 제조하는데 필요한 마스크의 배치를 나타낸 도면이고, 제3도는 트랜지스터의 단면도이다.
p형 기판(1OO) 위에 n형 불순물로 고농도로 도핑되어 있는 n+매몰층(11O)이 형성되어 있고 그 위에는 n형 불순물로 저농도로 도핑되어 있으며 컬렉터의 역할을 하는 에피택셜층 또는 에피층(300)이 형성되어 있으며, 에피층(300) 내에는 윗면으로부터 아래로 연장된 다수의 확산 영역들(310, 321, 331, 332, 340, 611, 612)이 형성되어 있다. 에피층(300)의 표면으로부터 n+매몰층(110)에 이르며 n형의 불순물로 고농도로 도핑되어 었는 싱크 영역(321)이 형성되어 있으며, 폭이 넓은 한쪽(332)은 싱크 영역(321)과 중첩되고 그 반대쪽(331)은 좁은 폭으로 형성되어 있으며 n형 불순물로 저농도로 도핑되어 있는 고리형 터브층(331, 332)이 표면에 접하여 형성되어 있다. 여기에서 터브층(332)과 싱크 영역(321) 중 하나는 생략되어도 무방하며, 이는 뒤에서 설명할 소자의 구조에서도 마찬가지이다.
또한 터브층(331, 332)으로 둘러싸인 가운데에는 저농도의 p형 영역(341)과 고농도의 p형 영역(342)으로 이루어진 베이스 영역(340)이 표면에 접하여 형성되어 있으며, 저농도 p형 영역(341)에는 고농도의 이미터 영역(611)이 형성되어 있다.
싱크 영역(321)에는 표면으로부터 아래로 연장되어 있는 고농도의 n형 영역(612)이 형성되어 있다.
한편, p형 불순물로 고농도로 도핑되어 있으며 소자의 격리를 위한 격리 영역(310)이 소자를 둘러싸며 표면으로부터 연장되어 형성되어 있고, 격리 영역(310)의 하부에는 기판(100)에까지 이르며 p형 불순물로 고농도로 도핑되어 있는 격리 p+층(180)이 형성되어 있다.
여기에서, 컬렉터 영역(360)의 저농도 p형 영역(341)과 격리 영역(310) 사이에 위치한 터브층(331) 부분은 격리 영역(310)과 컬렉터 영역(340) 사이에서 발생하는 펀치 스루 현상을 방지하여 내압을 증가시키는 역할을 한다. 따라서, 이러한 구조에서는 주어진 내압에 대하여 컬렉터 영역(340)과 격리 영역(310)의 거리를 좁게 가져갈 수 있으므로, 소자가 차지하는 면적이 작아져 고집적에 유리하다. 이러한 터브층은 뒤에 설명되는 각 소자에서도 마찬가지 역할을 한다. 즉, 두 p형 확산 영역의 사이에 위치한 터브층은 펀치 스루 현상을 막아주는 역할을 한다.
싱크 영역(321)과 베이스 영역(340) 상부를 제외한 모든 부분의 에피층(300) 상부에는 두꺼운 부분 산화막(231)이 형성되어 있으며, 싱크 영역(321)과 베이스 영역(340) 사이의 에피층(300) 표면에도 부분 산화막(232)이 형성되어 있다. 부분 산화막(231, 232)으로 덮이지 않은 나머지 부분은 얇은 패드 산화막(24O)으로 덮여있으며, 패드 산화막(240) 및 부분 산화막(231, 232) 위에는 저온 산화막(420) 따위의 절연막이 덮여 있으며 필요에 따라 이 저온 산화막(420)은 생략될 수도 있다. 저온 산화막(420)과 패드 산화막(240)은 이미터 영역(611) 및 고농도 n형 영역(612)을 노출시키는 접촉 구멍을 가지고 있으며, 이 접촉 구멍에는 각각 다결정 규소로 이루어진 이미터 다결정 규소 전극(511) 및 컬렉터 다결정 규소 전극(512)이 형성되어 각각 이미터 영역(611) 및 고농도 n형 영역(612)과 전기적으로 연결되어 있다. 다결정 규소 전극(511, 512) 및 저온 산화막(420) 위에는 저온 질화막(700) 따위의 절연막이 형성되어 있으며 그 위에는 다시 질화막(800) 따위의 절연막이 형성되어 있다. 여기에서 질화막(800)은 생략될 수도 있다. 질화막(800)과 저온 산화막(700)은 다결정 규소 전극(511, 512)을 노출시키는 접촉 구멍을 가지고 있으며 이 접촉 구멍에는 이미터 금속 전극(911) 및 컬렉터 금속 전극(913)이 형성되어 각각 이미터 다결정 규소 전극(511) 및 컬렉터 다결정 규소 전극(512)과 전기적으로 연결되어 있다. 한편, 질화막(800, 420), 저온 산화막(700) 및 패드 신화막(240)은 고농도 p형 영역(342)을 드러내는 접촉 구멍을 가지고 있으며 이 접촉 구멍에는 베이스 금속 전극(912)이 형성되어 베이스 영역(340)의 고농도 p형 영역(342)과 전기적으로 연결되어 있다.
다음, 본 발명의 실시예에 따른 수직형 pnp 쌍극성 트랜지스터에 대하여 제4도 및 제5도를 참고로 하여 설명한다. 여기에서 제4도는 이 트랜지스터를 제조하는 데 필요한 마스크의 배치를 나타낸 도면이고, 제5도는 트랜지스터의 단면도이다.
p형 기판(100) 위에 n형 불순물로 저농도로 도핑되어 있는 n-매몰층(121)이 형성되어 있으며, n-매몰층(121) 안에는 n-매몰층(121)의 가장자리를 따라 고농도로 도핑되어 있는 n+매몰층(120)과 n-매몰층(121)의 중앙에 위치하며 p형 불순물로 고농도로 도핑되어 있는 바닥층(170)이 형성되어 있다. n-매몰층(121) 및 바닥층(170) 위에는 n형 불순물로 저농도로 도핑되어 있는 에피택셜층 또는 에피층(300)이 형성되어 있으며, 에피층(300) 내에는 표면에 접히고 있는 다수의 확산 영역들(310, 311, 322, 333, 334, 350, 621, 622)이 형성되어 있다. 먼저, 에피층(300)의 표면으로부터 n+매몰층(120)에 이르며 n형의 불순물로 고농도로 도핑되어 있는 싱크 영역(322)이 n+매몰층(120) 위에 형싱되어 있으며, 싱크 영역(322)과 양쪽에서 중첩되고 n형 불순물로 저농도로 도핑되어 있는 터브층(333)이 표면에 접하여 형성되어 있다. 또한 에피층(300)의 표면으로부터 바닥층(170)에 이르고 바닥층의 가장자리를 따라 형성되어 있으며 p형의 불순물로 고농도로 도핑되어 있는 고리형 p+영역(311)이 형성되어 있으며, p+영역(321)이 둘러싸고 있는 부분 중앙에는 표면으로부터 바닥층(170)에까지 이르며 n형의 불순물로 저농도로 도핑되어 있는 터브층(334)이 형성되어 있다.
또한 터브층(334) 내에는 p형 불순물로 고농도로 도핑되어 있는 이미터 영역(350)과 n형 불순물로 고농도로 도핑되어 있는 베이스 영역(622)이 형성되어 있다. 싱크 영역(321) 한쪽에는 표면으로부터 아래로 연장되어 있는 고농도의 n형 영역(612)이 형성되어 있다.
한편, p형 불순물로 고농도로 도핑되어 있으며 소자의 격리를 위한 격리 영역(310)이 소자를 둘러싸며 표면으로부터 연장되어 형성되어 있고, 격리 영역(310)의 하부에는 기판(100)에까지 이르며 p형 불순물로 고농도로 도핑되어 있는 격리 p+층(180)이 형성되어 있다.
터브층(334)과 p+영역(311)의 한쪽 및 그 반대 쪽 싱크 영역(322) 상부를 제외한 모든 부분의 에피층(300) 상부에는 두꺼운 부분 산화막(231, 233, 234)이 형성되어 있으며, 특히 고농도의 n형 영역(612)과 이미터 영역(340) 사이 및 베이스 영역(622)과 p+영역(311) 사이의 에피층(300) 표면에도 부분 산화막(233, 234)이 형성되어 있다. 부분 산화막(231, 233, 234)으로 덮이지 않은 나머지 부분은 얇은 패드 산화막(240)으로 덮여 있으며, 패드 산화막(240) 및 부분 산화막(231, 233, 234) 위에는 저온 산화막(420) 따위의 절연막이 덮여 있으며 필요에 따라 이 저온 산화막(420)은 생략될 수도 있다. 저온 산화막(420)과 패드 산화막(240)은 베이스 영역(622) 및 고농도 n형 영역(621)을 노출시키는 접촉 구멍을 가지고 있으며, 이 접촉 구멍에는 각각 다결정 규소로 이루어진 베이스 다결정 규소 전극(522) 및 바이어스 다결정 규소 전극(521)이 형성되어 각각 이미터 영역(622) 및 고농도 n형 영역(621)과 전기적으로 연결되어 있다. 다결정 규소 전극(522, 521) 및 저온 산화막(420) 위에는 저온 산화막(700) 따위의 절연막이 형성되어 있으며 그 위에는 다시 질화막(800) 따위의 절연막이 형성되어 있다. 여기에서 질화막(800)은 생략 될 수도 있다. 질화막(800)과 저온 산화막(700)은 다결정 규소 전극(522, 521)을 노출시키는 접촉 구멍을 가지고 있으며 이 접촉 구멍에는 베이스 금속 전극(923) 및 바이어스 금속 전극(921)이 형성되어 각각 베이스 다결정 규소 전극(522) 및 바이어스 다결정 규소 전극(521)과 전기적으로 연결되어 있다. 한편, 질화막(800, 420), 저온 산화막(700) 및 패드 신화막(240)은 이미터 영역(350) 및 고농도 p형영역(311)을 드러내는 접촉 구멍을 가지고 있으며 이 접촉 구멍에는 이미터 금속전극(922) 및 컬렉터 금속 전극(924)이 각각 형성되어 이미터 영역(350) 및 고농도 p형 영역(311)과 전기적으로 연결되어 있다.
다음, 본 발명의 실시예에 따른 수평형 pnp 쌍극성 트랜지스터에 대하여 제6도 및 제7a도 내지 제7c도를 참고로하여 설명한다. 여기에서 제6도는 이 트랜지스터를 제조하는 데 필요한 마스크의 배치를 나타낸 도면이고, 제7a도는 트랜지스터의 단면도이다.
p형 기판(100) 위에 n형 불순물로 고농도로 도핑되어 있는 n+매몰층(130)이 형성되어 있고, 그 위에는 n형 불순물로 저농도로 도핑되어 있는 에피택셜층 또는 에피층(300)이 형성되어 있으며, 에피층(300) 내에는 표면에 접하고 있는 다수의 확산 영역들이 형성되어 있다. 먼저, 에피층(300)의 표면으로부터 n+매몰층(130)에 이르며 n형의 불순물로 고농도로 도핑되어 있는 싱크 영역(323)이 n+매몰층(130) 위에 형성되어 있다. 또한, 폭이 넓은 한쪽(337)은 싱크 영역(323)과 중첩되고 그 반대쪽(335)은 좁은 폭으로 형성되어 있으며 n형 불순물로 저농도로 도핑되어 있는 고리형 터브층(335, 337)이 표면에 접하여 형성되어 있으며, 터브층(335, 337)으로 둘러싸인 에피층(300)의 가운데에는 또하나의 터브층(336)이 형성되어 있다. 여기에서 터브층(335, 336, 337)의 농도는 에피층(300)보다 높으며, 터브층(336)과 에피층(300)은 베이스의 역할을 한다.
또한 터브층(336) 내에는 p형 불순물로 고농도로 도핑되어 있는 고농도 p형 영역(372)과 이를 둘러싸고 있으며 p형 불순물로 저농도로 도핑되어 있는 저농도 p형 영역(371)으로 이루어진 이미터 영역이 형성되어 있고, 터브층(336)의 바깥에서 터브층(336)을 둘러싸고 있으며, p형 불순물로 저농도로 도핑되어 있는 안쪽의 저농도 p형 영역(361)과 p형 불순물로 고농도로 도핑되어 있는 고농도 p형 영역(362)으로 이루어진 컬렉터 영역(360)이 형성되어 있다.
싱크 영역(323)에는 에피층(300)의 표면으로부터 아래로 연장되어 있는 고농도의 n형 영역(630)이 형성되어 있다.
한편, p형 불순물로 고농도로 도핑되어 있으며 소자의 격리를 위한 격리 영역(310)이 소자를 둘러싸며 표면으로부터 연장되어 형성되어 있고, 격리 영역(310)의 하부에는 기판(100)에까지 이르며 p형 불순물로 고농도로 도핑되어 있는 격리 p+층(180)이 형성되어 있다.
터브층(334)과 이미터 영역(371, 372) 및 컬렉터 영역(360), 그리고 고농도 n형 영역(630)의 상부를 제외한 모든 부분의 에피층(300) 상부에는 두꺼운 부분 산화막(231, 235)이 형성되어 있으며, 특히 컬렉터 영역(360)과 싱크 영역(323) 사이의 에피층(300) 표면에도 부분 산화막(235)이 형성되어 있다. 부분 산화막(231, 235)으로 덮이지 않은 나머지 부분은 얇은 패드 산화막(240)으로 덮여 있으며, 패드 산화막(240) 및 부분 산화막(231, 235) 위에는 저온 산화막(420) 따위의 절연막이 덮여 있으며 필요에 따라 이 저온 산화막(420)은 생략될 수도 있다. 저온 산화막(420)과 패드 산화막(240)은 고농도 n형 영역(630)을 노출시키는 접촉 구멍을 가지고 있으며, 이 접촉 구멍에는 다결정 규소로 이루어진 베이스 다결정 규소 전극(530)이 형성되어 고농도 n형 영역(630)과 전기적으로 연결되어 있다. 다결정 규소 전극(530) 및 저온 산화막(420) 위에는 저온 산화막(700) 따위의 절연막이 형성되어 있으며 그 위에는 다시 질화막(800) 따위의 절연막이 형성되어 있다. 여기에서 질화막(800)은 생략될 수도 있다. 질화막(800)과 저온 산화막(700)은 다결정 규소 전극(530)을 노출시키는 접촉 구멍을 가지고 있으며 이 접촉 구멍에는 베이스 금속 전극(933)이 형성되어 베이스 다결정 규소 전극(530)과 전기적으로 연결되어 있다. 한편, 질화막(800, 420), 저온산화막(700) 및 패드 산화막(240)은 이미터 영역 및 컬렉터 영역 중 고농도 p형 영역(372, 362)을 드러내는 접촉 구멍을 가지고 있으며 이 접촉 구멍에는 이미터 금속 전극(932) 및 컬렉터 금속 전극(931)이 각각 형성되어 이미터 영역 및 컬렉터 영역(360)과 전기적으로 연결되이 있다.
그러면, 이와 같은 구조에서 불순물의 농도 분포 및 전류 이득에 대하여 제7b도 및 제7c도를 참고로 하여 설명한다. 제7b도는 제7a도에서 B-B'선을 따라 불순물의 농도 분포를 도시한 것으로서, 저농도 컬렉터 영역(361)과 터브층(336)이 없는 경우의 불순물 농도 분포는 실선으로, 저농도 컬렉터 영역(361)과 터브층(336)이 있는 경우의 불순물 농도 분포는 점선으로 나타나 있다.
또한 제7c도에는 저농도 컬렉터 영역(361)과 터브층(336)이 없는 경우(선 1), 터브층(336)만 있는 경우(선 2) 및 둘 다 있는 경우(선 3)의 전류 이득을 나타낸 것으로서, 가로축은 컬렉터 전류를 나타내고, 세로축은 전류 이득(β)을 나타낸다.
제7b도에서 알 수 있는 바와 같이, 이미터 영역(371, 372)을 터브층(336)으로 둘러쌈으로써, 베이스의 역할을 하는 에피층(300)의 일부가 그보다 농도가 높은 터브층(336)으로 바뀌는 것이 되므로 결과적으로는 베이스의 농도가 높아지는 결과가 된다. 또한, 저농도 p형 영역(361, 371)이 추가됨으로써 베이스의 폭이 좁아지는 결과가 된다.
제7c도에서 볼 때, 터브층(336)만 있는 경우에는 베이스 농도가 높아지기 때문에 전류 이득이 다소 떨어지나 선형에 가까운 분포가 나타나고 최대 컬렉터 전류가 증가한다. 또한 이미터 영역(371, 372)과 컬렉터 영역(360) 사이에 농도가 높은 터브층(326)이 끼어 있는 구조가 되므로 터브층(326)이 없는 것보다 베이스-컬렉터간 내압이 커지므로 종래의 구조에 비하여 이미터-컬렉터 사이의 거리를 작게 하더라도 적절한 수준의 내압을 확보할 수 있다.
또한, 이미터 영역(371, 372)과 컬렉터 영역(360)에 각각 낮은 농도의 저농도 이미터 영역(371) 및 저농도 컬렉터 영역(361)을 두어 베이스-컬렉터간 내압이 커진다. 따라서, 동일한 수준의 내압을 가지면서도 종래보다 둘 사이의 거리를 가깝게 가져갈 수 있으며, 즉, 베이스 폭을 줄일 수 있으며, 이에 따라 제7c도에서 알 수 있는 것처럼 터브층(336)만을 사용하는 경우보다 전류 이득이 증가한다. 또한 확산의 성질상 고농도 영역(372, 362)과 저농도 영역(371, 362)이 만나는 지점의 접합이 오목한 모양이 되어 접합 면적이 커진다. 따라서, 이미터 영역과 컬렉터 영역이 대향하는 면적이 커지고 이에 따라 최대 컬렉터 전류 또한 증가한다.
다음, 본 발명의 실시예에 따른 집적 주입 논리에 대하여 제8도 및 제9a도 내지 제9c도를 참고로 하여 설명한다. 여기에서 제8도는 이 소자를 제조하는 데 필요한 마스크의 배치를 나타낸 도면이고, 제9a도 및 제9b도는 각각 소자의 단면도이다.
p형 기판(100) 위에 n형 불순물로 고농도로 도핑되어 있는 n+매몰층(140)이 형성되어 있고, 그 위에는 n형 불순물로 저농도로 도핑되어 있는 에피택셜층 또는 에피층(300)이 형성되어 있으며, 에피층(300) 내에는 표면에 접하고 있는 다수의 확산 영역들이 형성되어 있다. 먼저, 에피층(300)의 표면으로부터 n+매몰층(140)에 이르며 n형의 불순물로 고농도로 도핑되어 있는 싱크 영역(324)이 n+매몰층(140) 위에 n+매몰층(140)의 가장자리를 따라 형성되어 있다.
또한, 제9a도의 구조에서는, 싱크 영역(324)으로 둘러싸인 에피층(300)의 한쪽에 n형의 불순물로 저농도로 도핑되어 있는 터브층(337)이 형성되어 있으며, 터브층(337) 내에는 p형 불순물로 고농도로 도핑되어 있는 수입 영역(380)이 형성되어 있다. 터브층(337)의 옆에는 서로 격리되어 있으며 p형 불순물로 저농도로 도핑되어 있는 세 개의 저농도 p형 영역(391, 392, 393)과 이를 둘러싸고 있으며 p형 불순물로 고농도로 도핑되어 있는 고농도 p형 영역(394, 395, 396)으로 이루이진 입력 영역이 형성되어 있다. 여기에서 고농도 p형 영역(394, 395, 396)의 농도는 주입 영역(380)의 농도와 동일하다. 저농도 p형 영역(391, 392, 393) 안에는 각각 표면에 접하며 고농도의 n형 불순물로 도핑되어 있는 컬렉터 영역(642, 643, 644)이 형성되어 있다.
제9b도의 구조는 앞에서 설명한 제9a도의 구조와는 조금 다르다. 즉, 제9a도에서는 주입 영역(380)만이 터브층(337) 내에 형성되어 있으나, 제9a도의 구조에서는 터브층(337) 내에 주입 영역(380) 뿐 아니라 입력 영역 및 그 안의 컬렉터 영역까지도 형성되어 있다.
제9a도와 제9b도에서 저농도 p형 영역(391, 392, 393)의 농도는 서로 다르다. 즉 제9a도의 구조에서는 저농도 p형 영역(391, 392, 393)이 쌍극성 트랜지스터를 형성할 때의 통상의 저농도 p형 영역, 예를 들면, 앞에서 설명한 수식형 npn 트랜지스터에서의 베이스 영역 중 저농도 p형 영역의 농도나 수평형 pnp 트랜지스터에서 저농도 이미터 영역 및 저농도 컬렉터 영역의 농도보다는 낮은 농도이다. 그러나, 제9b도의 구조에서는 통상의 저농도 p형 영역과 동일한 농도로 한다. 이를 제9c도를 참고하여 상세히 설명한다.
제9c도는 제9b도 및 제9c도에서 C-Cr선을 따라 불순물의 농도 분포를 도시한 그래프로서, 저농도 p형 영역(391, 392, 393)이 중간 정도의 농도일 경우(INT1), 제9a도에서와 같이 아주 낮은 농도일 경우(INT2), 그리고 중간 정도의 농도이면서 이를 터브층(337)이 감싸고 있는 제9b도의 경우(INT1+TUB) 각각에 대하여 나타내었다. 이 농도 분포에서 알 수 있는 바와 같이, 낮은 농도의 경우(INT2)에는 매몰층(140)으로부터의 전류가 쉽게 컬렉터 영역(642, 643, 644)으로 전달되기 때문에 효율적인 소자 동작이 이루어지며, 중간 농도를 사용하면서 이를 터브층(337)이 감싸고 있는 경우에는 저농도 p형 영역(391, 392, 393)의 폭이 좁아지면서(농도도 INT1의 경우보다는 약간 감소한다) 매몰층(140)에서 저농도 p형 영역(391, 392, 393)에 이르는 농도 경사가 완만해지기 때문에 역시 효율적인 소자 동작이 이루어진다.
여기에서 컬렉터 영역(642, 643, 644)의 모양은 직사각형으로 하는 것이 일반적인데 제8도에서와 같이 가로로 나란히 배열되어 있는 경우 가로변의 길이에 대한 세로변의 길이의 비가 1 내지 15인 것이 바람직하다. 또한, 직사각형이 아닌 경우에는 대칭인 구조를 가지는 것이 바람직하다. 이는 제조 과정에서 오정렬이 생기는 경우에 대비한 것으로서, 상하나 좌우 어느 한쪽으로 오정렬이 발생하여 컬렉터 영역(642, 643)이 손실되는 경우 손실되는 부분을 최소화하기 위한 것이다.
한편, 본 실시예에서는 세 개의 컬렉터 영역, 이에 따라 세 개의 저농도 영역만을 형성한 것으로 설명하였으나 그 수는 어떠하든 관계없다.
또한, 이와 같이 가장자리의 고농도 n형 영역(642, 644)과 에피층(300)의 사이에 고농도의 p형 영역(397) 및/또는 터브층(337)이 끼여들어 있는 경우 싱크 영역(324) 또는 에피층(300)과 고농도 n형 영역(642, 644) 사이에서 발생하는 누설 전류가 줄어들고 핀치 저항이 감소한다. 따라서, 고농도 n형 영역(644)과 싱크 영역(324) 사이의 거리를 가깝게 할 수 있어 소자의 크기를 감소시킬 수 있다.
한편, 저농도 p형 영역(391, 392, 393)의 농도는 컬렉터 영역(642, 643, 644) 하부에 위치하는 저농도 p형 영역(391, 392, 393)의 저항은 수만 kΩ에 달하기 때문에, 저농도 p형 영역(391, 392, 393)을 통하여 신호를 전달하는 것은 거의 불가능하다. 따라서, 본 실시예에서 처럼, 저항이 50-60 Ω에 불과한 고농도의 p형 영역(394, 395, 396, 397)이 컬렉터 영역(642, 643, 644, 645)을 둘러싸는 구조로 만들면, 입력 영역(394)으로부터의 신호는 컬렉터 영역(642, 643, 644, 645) 주위의 고농도 p형 영역(394, 395, 396)을 통하여 각 컬렉터 영역(642, 643, 644)으로 들어가게 되므로, 신호의 간섭이나 손실이 줄어든다. 그러므로 종래의 구조에 비하여 컬렉터 영역의 수를 늘일 수 있으며, 예를 들어 6개까지도 가능하다.
또한 싱크 영역(324) 한쪽에는 에피층(300)의 표면에 접하며 n형 불순물로 고농도로 도핑되어 있는 고농도 n형 영역(641)이 형성되어 있다.
한편, p형 불순물로 고농도로 도핑되어 었으며 소지의 격리를 위한 격리 영역(310)이 소자를 둘러싸며 표면으로부터 연장되어 형성되어 있고, 격리 영역(310)의 하부에는 기판(100)에까지 이르며 p형 불순물로 고농도로 도핑되어 있는 격리 p+층(180)이 형성되어 있다.
싱크 영역(324) 및 고농도 n형 영역(641), 터브층(337)과 주입 영역(380), 입력 영역과 컬렉터 영역(642, 643, 644), 그리고 터브층(337)과 입력 영역 사이의 에피층(300) 상부를 제외한 모든 부분의 에피층(300) 상부에는 두꺼운 부분 산화막(231, 235)이 형성되어 있으며, 특히 터브층(337)과 싱크 영역(324) 사이의 에피층(300) 표면에도 부분 산화막(237)이 형성되어 있다. 부분 산화막(231, 237)으로 덮이지 않은 나머지 부분은 얇은 패드 산화막(240)으로 덮여 있으며, 패드 산화막(240) 및 부분 산화막(231, 237) 위에는 저온 산화막(420) 따위의 절연막이 덮여있으며 필요에 따라 이 저온 산화막(420)은 생략될 수도 있다. 저온 산화막(420)과 패드 산화막(240)은 컬렉터 영역(642, 643, 644) 및 고농도 n형 영역(641)을 노출시키는 접촉 구멍을 가지고 있으며, 이 접촉 구멍에는 다결정 규소로 이루어진 컬렉터 다결정 규소 전극(542, 543, 544) 및 접지 다결정 규소 전극(541)이 형성되어 각각 컬렉터 영역(642, 643, 644) 및 고농도 n형 영역(630)과 전기적으로 연결되어 있다. 다결정 규소 전극(541, 542, 543, 544) 및 저온 산화막(420) 위에는 저온 산화막(700) 따위의 절연막이 형성되어 있으며 그 위에는 다시 질화막(800) 따위의 절연막이 형성되어 있다. 여기에서 질화막(800)은 생략될 수도 있다. 질화막(800)과 저온 산화막(700)은 다결정 규소 전극(541, 542, 543, 544)을 노출시키는 접촉 구멍을 가지고 있으며, 이 접촉 구멍에는 각각 접지 금속 전극(941) 및 컬렉터 금속 전극(944, 945, 946)이 형성되어 베이스 다결정 규소 전극(541) 및 컬렉터 다결정 규소 전극(542, 543, 544)과 각각 전기적으로 연결되어 있다. 한편, 질화막(800, 420), 저온 산화막(700) 및 패드 산화막(240)은 주입 영역(380) 및 입력 영역 중 고농도 p형 영역(394)을 드러내는 접촉 구멍을 가지고 있으며 이 접촉 구멍에는 주입 금속 전극(932) 및 입력 금속 전극(943)이 각각 형성되어 주입 영역(380) 및 입력 영역과 전기적으로 연결되어 있다.
다음, 본 발명의 실시예에 따른 확산 축전기에 대하여 제10도 및 제11도를 참고로 하여 설명한다. 여기에서 제10도는 이 소자를 제조하는 데 필요한 마스크의 배치를 나타낸 도면이고, 제11도는 소자의 단면도이다.
p형 기판(100) 위에 n형 불순물로 고농도로 도핑되어 있는 n+매몰층(150)이 형성되어 있고, 그 위에는 n형 불순물로 저농도로 도핑되어 있는 에피택셜층 또는 에피층(300)이 형성되어 있으며, 에피층(300) 내에는 에피층(300)의 표면으로부터 n+매몰층(150)에 이르며 n형의 불순물로 고농도로 도핑되어 있는 싱크 영역(325)이 형성되어 있다. 또한 싱크영역(325)의 한쪽에는 n형 불순물로 고농도로 도핑되어 있는 고농도 n형 영역(650)이 형성되어 있다.
한편, p형 불순물로 고농도로 도핑되어 있으며 소자의 격리를 위한 격리 영역(310)이 소자를 둘러싸며 표면으로부터 연장되어 형성되어 있고, 격리 영역(310)의 하부에는 기판(100)에까지 이르며 p형 불순물로 고농도로 도핑되어 있는 격리 p+층(180)이 형성되어 있다.
싱크 영역(324)을 제외한 나머지 모든 부분의 에피층(300) 상부에는 두꺼운 부분 산화막(231)이 형성되어 있으며, 싱크 영역(324)의 일부 즉, 고농도 n형 영역(650)과 나머지 부분 사이의 경계의 에피층(300) 표면에도 부분 산화막(236)이 형성되어 있다. 부분 산화막(231, 236)으로 덮이지 않은 나머지 부분은 얇은 패드 산화막(240)으로 덮여 있으며, 패드 산화막(240) 및 부분 산화막(231, 236) 위에는 저온 산화막(420) 따위의 절연막이 덮여 있으며 필요에 따라 이 저온 산화막(420)은 생략될 수도 있다. 저온 산화막(420)과 패드 산화막(240)은 고농도 n형 영역(650)을 노출시키는 접촉 구멍을 가지고 있으며, 이 접촉 구멍에는 다결정 규소로 이루어진 다결정 규소 전극(560)이 형성되어 고농도 n형 영역(650)과 전기적으로 연결되어 있다. 다결정 규소 전극(541, 542, 543, 544) 및 저온 산화막(420) 위에는 저온 산화막(700) 따위의 절연막이 형성되어 있다. 저온 산화막(700), 저온 산화막(420) 및 패드 산화막(240)은 고농도 n형 영역(650)의 반대쪽의 싱크 영역(325) 표면을 노출시키는 개구부를 가지고 있으며, 이 개구부 및 저온 산화막(700) 위에는 다시 질화막(800) 따위의 절연막이 형성되어 있다. 질화막(800)과 저온 산화막(700)은 다결정 규소 전극(560)을 노출시키는 접촉 구멍을 가지고 있으며 이 접촉 구멍에는 제1 금속 전극(952)이 형성되어 다결정 규소 전극(560)과 전기적으로 연결되어 있다. 또한, 개구부 위의 질화막(800) 위에는 제2 금속 전극(951)이 형성되어 있다.
마지막으로, 본 발명의 실시예에 따른 다결정 규소 축전기에 대하여 제12도 및 제13도를 참고로 하여 설명한다. 여기에서 제12도는 이 소자를 제조하는 데 필요한 마스크의 배치를 나타낸 도면이고, 제13도는 소자의 단면도이다.
p형 기판(100) 위에 n형 불순물로 고농도로 도핑되어 있는 n+ 매몰층(150)이 형성되어 있고, 그 위에는 n형 불순물로 저농도로 도핑되어 있는 에피택셜층 또는 에피층(300)이 형성되어 있다.
p형 불순물로 고농도로 도핑되어 있으며 소자의 격리를 위한 격리 영역(310)이 소자를 둘러싸며 표면으로부터 연장되어 형성되어 있고, 격리 영역(310)의 하부에는 기판(100)에까지 이르며 p형 불순물로 고농도로 도핑되어 있는 격리 p+층(180)이 형성되어 있다.
에피층(300) 상부에는 두꺼운 부분 산화막(231)이 형성되어 있으며, 그 위에는 저온 산화막(420) 따위의 절연막이 덮여 있으며 필요에 따라 이 저온 산화막(420)은 생략될 수도 있다. 저온 산화막(420) 위에는 다결정 규소로 이루어진 다결정 규소층(570)이 형성되어 있다. 다결정 규소층(570) 및 저온 산화막(420) 위에는 다결정 규소층(570)을 노출시키는 개구부를 가지는 저온 산화막(700) 따위의 절연막이 형성되어 있으며, 이 개구부 및 저온 산화막(700) 위에는 다시 질화막(800) 따위의 절연막이 형성되어 있다. 질화막(800)과 저온 산화막(700)은 다결정 규소층(570)을 노출시키는 접촉 구멍을 가지고 있으며 이 접촉 구멍에는 제1 금속전극(956)이 형성되어 다결정 규소층(570)과 전기적으로 연결되어 있다. 또한, 개구부 위의 질화막(800) 위에는 제2 금속 전극(961)이 형성되어 있다.
앞에서 설명한 다수의 소자들은 하나의 웨이퍼 위에 만들어질 수 있는데 위에 언급한 소자들 외에도 다결정 규소저항도 함께 만들 수 있다. 이러한 다수의 소자를 하나의 기판 위에 제조하는 방법에 대하여 설명한다.
그러면, 제14a도 내지 제33d도를 참고로 하여 본 발명의 실시예에 따른 상보형 쌍극성 트랜지스터의 제조 방법에 대하여 상세히 설명한다. 또한 이러한 제조 방법에 사용되는 각 마스크의 배치는 제2, 4, 6, 8, 10, 12도에 도시되어 있고, 이 도면들에서 동일한 도면 부호는 동일한 마스크를 나타낸다.
먼저, 기판(100)은 p형 불순물로 도핑되어 있는 단결정 규소 기판을 사용하며, 평면적으로 위치한 몇 개의 영역, 즉 npn 트랜지스터 영역(NPN), 수직형 pnp 트랜지스터 영역(VPNP), 수평형 pnp 트랜지스터 영역(LPNP), 집적 주입 논리 영역(I2L), 확산 축전기 영역(SINK CAP) 및 다결정 규소 축전기 영역(EPOLY CAP)으로 이루어져 있는 것으로 생각할 수 있다.
[1. 초기 산화]
기판(100)의 윗면에 열산화를 통하여 두께 7,000 Å 내지 8,000 Å 정도의 초기 산화막(200)을 형성하고 마스크(NPBL)를 이용하여 패터닝한다(제14a, 14b, 14c, 14d도). 초기 산화막(200)은 각 영역의 경계 및 수직형 pnp 트랜지스터 영역(VPNP)의 중앙에 형성되어 뒤에 형성될 n+매몰층을 정의한다. 또한 이 초기 산화막(200)은 식각되어 후에 형성되는 층들의 정렬키(aligning key)로서의 역할을 한다.
[2. n+매몰층 이온 주입]
초기 산화막(20O)을 마스크로 하여 비소(As) 이은을 약 1015atoms/cm2의 면농도, 70 내지 100 keV의 에너지로 기판(100)에 주입한다.
[3. n-매몰층 사진 및 이온 주입]
수직형 pnp 트랜지스터 영역(VPNP)의 중앙을 드러내는 감광막 패턴(PR)을 마스크(NMBL)를 이용하여 형성하고 이를 마스크로 하여 드러난 초기 산화막(200)을 식각한 다음, 인(P) 이온을 1×1O14내지 3×1O14atoms/cm2의 면농도, 7O 내지 1OOkeV의 에너지로 기판(100)에 주입한다(제15a, 15b, 15c, 15d도).
[4. n+매몰층 및 n-매몰층 확산]
남아 있는 감광막 패턴(PR)을 제거하고 드라이브-인(drive in)하여 n+매몰층(110, 120, 130, 140, 150, 160) 및 n-매몰층(121)을 형성한다(제16a, 16b, 16c,16d도). 이때, 수직형 pnp 트랜지스터 영역(VPNP)을 제외한 나머지 영역에는 n+매몰층만이 형성되나, 수직형 pnp 트랜지스터 영역(VPNP)에는 n-매몰층(121)이 전체적으로 형성되고 가장자리 둘레에 n+매몰층(120)이 형성된다. 또한 n-매몰층(121)의 접합 깊이가 n+매몰층(120)의 접합 깊이보다 깊은데, 이는 인 이온의 확산속도가 비소 이온의 확산 속도보다 빠르기 때문이다.
[5. 초기 산화막 제거 및 1차 버퍼 산화]
초기 산화막(200) 및 열처리 과정에서 생긴 산화막을 제거하고 다시 500 내지 800 Å 정도의 1자 버퍼 산화막(210)을 열산화로 형성한다.
[6. p+바닥층 사진,이온 주입 및 확산]
각 영역 사이의 경계 및 수직형 pnp 트랜지스터 영역(VPNP)의 중앙부를 드러내는 감광막 패턴(PR)을 마스크(PBTM)를 이용하여 형성하고, 이를 주입 마스크로 하여 붕소(B) 이온을 4×1014내지 7×1014atoms/cm2의 면농도, 40 내지 80 keV의 에너지로 기판(100)에 주입한다(제17a, 17b, 17c, 17d도).
이어 남아 있는 감광막 패턴(PR)을 제거하고 드라이브-인하여 각 영역의 경계에 격리 p+층(180)을 형성하고 이와 동시에 수직형 npn 트랜지스터 영역(VPNP)의 p+바닥층(170)을 형성한다.
[7. 1차 버퍼 산화막 제거]
남아 있는 1차 버퍼 산화막(210)을 제거한다.
[8. 에피 성장]
기판(100) 위에 5.5 내지 6.5 μm의 두께로 1.2 내지 1.6 Ωcm의 비저항을 가지는 저농도의 n-에피택셜층(또는 에피층)(300)을 성장시킨다. 이때, 기판(100)에 형성되어 있는 매몰층(110, 120, 121, 130, 140, 150, 160), 격리 p+층(180) 및 바닥층(170)이 이 에피층(300)을 따라 성장하는데, 상대적으로 농도가 높은 p형 불순물로 이루어진 p+층(180) 및 바닥층(170)이 가장 높이 성장하고, 확산 속도는 빠르나 상대적으로 농도가 낮은 n-매몰층(121)이 그 다음, 확산 속도가 작은 불순물이 도핑되어 있는 n+매몰층(110, 120, 130, 140, 150, 160)이 가장 낮은 높이로 성장한다.
[9. 2차 버퍼 산화]
에피층(300) 위에 두께 500 내지 800 Å의 2차 버퍼 산화막(230)을 열산화로 형성한다(제18a, 18b, 18c, 18d도).
[1O. p+ 격리 영역 사진 및 이온 주입]
버퍼 산화막(230) 위에 각 영역 사이의 경계 및 바닥층(170)의 가장자리의 버퍼 산화막(230)을 드러내는 감광막 패턴(PR)을 마스크(PISO)를 이용하여 형성하고 이를 주입 마스크로 삼아 붕소 이온을 1O15atoms/cm2정도의 면농도, 40 내지 80 keV의 에너지로 에피층(300)에 주입한 다음(제19a, 19b, 19c, 19d도), 감광막 패턴(PR)을 제거한다.
[11. n+싱크 영역 사진 및 이온 주입]
버퍼 산화막(230) 위에 n+매몰층(110, 130)의 한 쪽 가장자리(NPN, LPNP), 매몰층(140)의 가장자리 전부(I2L) 또는 n+매몰층(120, 150)의 전체(VPNP, SINK CAP) 상부의 버퍼 산화막(230)을 드리내는 감광막 패턴(PR)을 마스크(NSIN)를 이용하여 형성하고, 이를 주입 마스크로 삼아 인 이온을 1O15atoms/cm2정도의 면농도, 80 내지 100 keV의 에너지로 에피층(300)에 주입한 다음(제20a, 20b, 20c, 20d도), 감광막 패턴(PR)을 제거한다.
[12. n-터브층 사진 및 이온수입]
버퍼 산화막(230) 위에 마스크(NTUB)를 이용하여 다시 감광막 패턴(PR)을 형성한다. 이때 감광막 패턴(PR)은 npn 트랜지스터 영역(NPN)에서는 앞 단계에서의 이온 주입 위치 및 n+매몰층(11O)의 다른 쪽 가장자리 상부, 수직형 pnp 트랜지스터 영역(VPNP)에서는 앞 단계에서의 이온 주입 위치 및 바닥층(170) 중앙 상부, 수평형 pnp 트랜지스터 영역(LPNP)에서는 앞 단계에서의 이온 주입 위치, n+매몰층(130)의 다른 쪽 끝 상부 및 중앙 일부 영역 상부, 집적 주입 논리 영역(I2L)에서는 n+매몰층(140) 일부의 상부의 버퍼 산화막(230)을 드러낸다. 감광막 패턴(PR)을 주입 마스크로 삼아 인 이온을 1O13atoms/cm2정도의 면농도, 8O 내지 1OO keV의 에너지로 에피층(300)에 주입한 다음(제21a, 21b, 21c, 21d도), 감광막 패턴(PR)을 제거한다.
[13. 질화막 증착]
버퍼 산화막(230) 위에 두께 1,000 Å 정도의 질화막(400)을 CVD(chemical vapor deposition) 방법으로 증착한다.
[14. p+격리 영역, n+싱크 영역, n-터브층 확산]
1,000 내지 1,300 ℃의 온도에서 250 내지 300분 정도의 열을 가하여 위의 단계에서 주입된 이온들을 드라이브-인하여 에피층(300) 내에 에피층(3)의 표면과 접하는 여러 영역들을 형성한다. 즉, 각 소자 영역의 경계에는 p+격리 영역(310)을, 수직형 pnp 트랜지스터 영역(VPNP)에서는 바닥층(170)의 가장자리 상부에 위치하는 p+영역(311)을 형성한다. 또한, npn 트랜지스터 영역(NPN) 및 수평형 pnp 트랜지스터 영역(NPN)의 n+매몰층(110, 130)의 한 쪽 가장자리 위에는 이와 연결되는 n+싱크 영역(321, 323)을 수직형 pnp 트랜지스터 영역(VPNP) 및 확산 축전기(SINK CAP)의 n+매몰층(120, 150)의 전체 위에는 이와 연결되는 n+싱크 영역(322, 325)을, 집적 주입 논리 영역(I2L)의 가장자리 전제 위에는 이와 연결되는 n+싱크영역(324)을 각각 형성한다. 마지막으로, npn 트랜지스터 영역(npn)에는 격리 영역(310) 한 쪽과 인접하며 싱크 영역(321)의 반대쪽에 위치하는 폭이 좁은 n- 터브층(331)을, 수직형 pnp 트랜지스터 영역(LPNP)의 바닥층(170) 위에는 이와 접하는 n-터브층(334)을, 수평형 pnp 트랜지스터 영역(LPNP)에는 중앙에 위치하는 폭이 넓은 n- 터브층(336)과 격리 영역(310) 한 쪽과 인접하며 싱크 영역(323)의 반대쪽에 위치하는 폭이 좁은 n- 터브층(335)을, 집적 주입 논리 영역(I2L)의 싱크 영역(324) 한 쪽 옆에는 n-터브층(337)을 각각 형성하고, 각 트랜지스터 영역(NPN, VPNP, LPNP)에는 또한 싱크 영역(321, 322, 323)과 중첩되는 n-터브층(332, 333, 337)을 형성한다(제22a, 22b, 22c, 22d도). 이 중에서 싱크 영역(321, 322, 323)과 n-터브층(332, 333, 337)은 선택적으로 하나만 형성할 수도 있다.
[15. 활성 영역 정의 및 선택 산화]
마스크(ACT)를 이용하여 질화막(400)을 패터닝하여 활성 영역을 정의한다.
이때, 남는 부분은 다음과 같다. npn 트랜지스터 영역(NPN)에서는 티브층(331, 332)으로 둘러싸인 부분과 싱크 영역(321) 상부, 수직형 pnp 트랜지스터 영역(VPNP)에서는 중앙의 터브층(334) 상부와 p+영역(311) 한쪽 및 그 반대쪽의 싱크 영역(322) 상부, 수평형 pnp 트랜지스터 영역(LPNP)에서는 양쪽의 터브층(335, 337)으로 둘리싸인 부분과 싱크 영역(321) 상부, 집적 주입 논리 영역(I2L)에서는 싱크 영역(324)으로 둘러싸인 부분 및 싱크 영역(324)의 한 쪽 부분 상부, 확산 축전기 영역(SINK CAP)에서는 싱크 영역(325)의 일부를 제외한 나머지 부분이 된다.
그리고 다결정 규소 축전기 영역(EPOLY CAP)에서는 모든 부분이 제거된다(제24a, 24b, 24c, 24d도).
이어, 약 900 - 1,000℃의 온도에서 160 분 가량 열처리를 하여 질화막(410)이 제거된 부분에 7,000 - 8,000 Å 정도 두께의 부분 산화막(231, 232, 233, 234, 235, 236)을 형성한다.
[16. 질화막 및 2차 버퍼 산화막 제거]
남아 있는 질화막(410) 및 2차 비퍼 산화막(230)을 제거한다.
[17. 패드 산화]
열을 가하여 부분 산화막 사이에 드러난 에피층(3)을 산화하여 약 500-800 Å의 패드 산화막(240)을 형성한다.
[19. 1차 진성 영역 사진 및 이온 주입]
npn 트랜지스터 영역(NPN)에서 부분 산화막(231, 232) 사이의 에피층(3) 상부의 패드 산화막(240), 수평형 pnp 트랜지스터 영역(LPNP)에서 부분 산화막(231, 235) 사이의 에피층(3) 상부의 패드 산화막(240)과 터브층(336) 중앙 상부의 패드 산화막(240)을 노출시키는 감광막 패턴(PR)을 마스크(INT1)를 이용하여 패드 산화막(240) 및 부분 산화막 위에 형성하고, 이를 주입 마스크로 삼아 붕소 이온을 1013atoms/cm2정도의 면농도, 30 내지 50 keV의 에너지로 에피층(300)에 주입한 다음(제25a, 25b, 25c, 25d도, 편의상 다음 단계와 동시에 도시함), 감광막 패턴(PR)을 제거한다.
[20. 2차 진성 영역 사진 및 이온 주입]
집적 주입 논리 영역(I2L)에서 터브층(337)과 부분 산화막(231) 사이의 에피층(3) 상부의 패드 산화막(240)을 노출시키는 감광막 패턴(PR)을 마스크(INT2)를 이용하여 패드 산화막(240) 및 부분 산화막 위에 형성하고, 이를 주입 마스크로 삼아 붕소 이온을 1O12atoms/cm2정도의 면농도, 14O 내지 18O keV의 에너지로 에피층(300)에 주입한 다음(제25a, 25b, 25c, 25d도, 편의상 전 단계와 동시에 도시함), 감광막 패턴(PR)을 제거한다.
[21. 외부 영역 사진 및 이온 주입]
npn 트랜지스터 영역(NPN)에서 부분 산화막(231, 232) 사이의 에피층(3) 중 싱크 영역(321) 쪽에 인접한 부분 상부, 수직형 pnp 트랜지스터 영역(VPNP)에서 p영역(311) 위의 부분 산화막(233) 쪽에 인접한 터브층(334) 부분, 수평형 pnp 트랜지스터 영역(LPNP)에서 중앙의 터브층(336) 중앙 상부 및 터브층(336) 둘레의 에피층(3)의 바깥 부분 상부, 집적 주입 논리 영역(I2L)에서 터브층(337) 중앙 및 터브층(337)으로부터 싱크 영역(324)에 이르는 에피층(3) 중에서 서로 격리되어 있는 세 부분을 제외한 나머지 부분 상부의 패드 산화막(240)을 노출시키는 감광막 패턴(PR)을 마스크(EXT)를 이용하여 패드 산화막(240) 및 부분 산화막 위에 형성하고, 이를 주입 마스크로 삼아 붕소 이온을 1O15atoms/cm2정도의 면농도, 3O 내지 5O keV의 에너지로 주입한 다음(제26a, 26b, 26c, 26d도), 감광막 패턴(PR)을 제거한다.
[22. 저온 산화막 증착]
패드 산화막(240) 및 부분 산화막 위에 질화막 또는 저온 산화막(420)을 증착한다.
[23. 1차 및 2차 진성 영역 및 외성 영역 확산]
1,000 내지 1,300 ℃의 온도에서 30 내지 50분 정도의 열을 가하여 위의 단계에서 주입된 이온들을 드라이브-인하여 활성 영역, 즉 부분 산화막으로 덮이지 않은 부분에 에피층(3)의 표면과 접하는 여러 영역들을 형성한다. 즉 npn 트랜지스터 영역(NPN)에는 저농도의 p형 영역(341)과 고농도의 p형 영역(342)으로 이루어지는 베이스 영역(340), 수식형 pnp 트랜지스터 영역(VPNP)에는 고농도의 이미터영역(350)을 형성한다. 또한 수평형 pnp 트랜지스터 영역(LPNP)의 터브층(336) 안에는 중앙의 고농도 p형 영역(372)과 그 둘레의 저농도 p형 영역(371)으로 이루어지는 이미터 영역과 터브층(336)의 바깔에 형성되어 있으며 안쪽의 저농도 p형 영역(361)과 바깔쪽의 고농도 p형 영역(362)으로 이루어시는 컬렉터 영역(360)을 형성한다. 마지막으로 집적 주입 논리 영역(I2L)의 터브층(337)의 내에는 고농도의 p형 주입 영역(380)이 형성되고, 터브층(337) 바깔의 에피층(3)에는 저농도의 p형 영역(391, 392,393)이 각각 고립되어 있고 고농도의 p형 영역(394, 395, 396)이 d가 주위틀 둘러싸는 구조가 형성된다(제27a, 27b, 27c, 27d도).
[24. 이미터 영역 사진]
저온 산화막(420) 및 그 하부의 패드 신화막(240)을 마스크(EMIT)를 이용하여 식각하여, npn 트랜지스터 영역(NPN)의 저농도 p형 영역(341) 및 싱크 영역(321), 수직형 pnp 트랜지스터 영역(VPNP)의 싱크 영역(322) 및 터브층(334) 일부, 수평형 pnp 트랜지스터 영역(LPNP)의 싱크 영역(323), 집적 주입 논리 영역(I2L)의 고립된 저농도 p형 영역(391, 392, 393), 그리고 확산 축전기 영역(SINK CAP)에서 부분 산화막(236, 231) 사이의 에피층(3)을 드러내는 접촉 구멍을 형성한다.
[25. 다결정 규소 증착 및 사진]
다결정 규소막을 2,500-3,000 Å의 두께로 증착하고 마스크(EPOL)를 이용하여 패터닝하여 각 접촉 구멍을 통하여 하부의 에피층(3) 및 각 영역과 연결되는 다결정 규소 전극(511, 512, 521, 522, 530, 541, 542, 543, 544, 560)과 집적 주입논리 영역(I2L) 및 확산 축전기 영역(SINK CAP)의 경계에 형성되어 있는 부분 산화막(231) 위에 두 개의 다결정 규소 저항(551, 552)과 다결정 규소 축전기 영역(EPOLY CAP) 위의 부분 산화막(231) 위에 하나의 다결정 규소층(570)을 포함하는 다결정 규소 패턴을 형성한다.
[27. 저농도 다결정 규소 저항 사진 및 이온 주입]
두 개의 다결정 규소 저항 중 하나(552)를 드러내는 감광막 패턴(PR)을 마스크를 이용하여 형성하고, 이를 주입 미스크로 삼아 붕소 이온을 1O14atoms/cm2정도의 면농도, 30 내지 50 keV의 에너지로 다결정 규소층(552)에 주입한 다음(제28a, 28b, 28c, 28d도), 감광막 패턴(PR)을 제거한다.
[28. 고농도 다결정 규소 저항 사진 및 이온 주입]
두 개의 다결정 규소 저항 중 나머지 하나(551)를 드러내는 감광막 패턴(PR)을 마스크를 이용하여 형성하고, 이를 주입 마스크로 삼아 붕소 이온을 1O15atoms/cm2정도의 면농도, 30 내지 50 keV의 에너지로 다결정 규소층(551)에 주입한 다음(제29a, 29b, 29c, 29d도), 감광막 패턴(PR)을 제거한다. 때에 따라서는 이 단계는 생략할 수 있다.
[26. 이미터 영역 사진 및 이온 주입]
두 개의 다결정 규소 저항(551, 552)을 가리는 감광막 패턴(PR)을 마스크(ENT)를 이용하여 형성하고, 이를 주입 마스크로 삼아 비소 이온을 1O15atoms/cm2정도의 면농도, 100 내지 140 keV의 에너지로 나머지 다결정 규소 패턴에 주입한 다음(제26a, 26b, 26c, 26d도), 감광막패턴(PR)을 제거한다. 단, 앞 단계를 생략하는 경우에는 다결정 규소 저항(551)에도 이온을 주입하여야 한다.
[29. 저온 산화막 증착]
전면에 약 2,500 Å 정도의 두께를 가지는 저온 산화막(700)을 증착한다.
[30. 이미터 영역, 저농도 및 고농도 다결정 규소 저항 확산]
열을 가하여 위의 단계에서 주입된 이온들을 드라이브-인하여 주입된 이온들이 다결정 규소- 패턴으로부터 아래의 에피층(3) 및 그 안에 형성되어 있는 여러 영역들로 확산되도록 한다. 그러면, npn 트랜지스터 영역(NPN)의 저농도 p형 영역(341)에는 고농도의 이미터 영역(611)과 싱크 영역(321)에는 고농도의 n형 영역(612)이, 수직형 pnp 트랜지스터 영역(VPNP)의 터브층(334) 내에는 고농도의 n형 베이스 영역(622)과 싱크 영역(322)에는 고농도의 n형 영역(621)이 형성된다. 또한 수평형 pnp 트랜지스터 영역(LPNP)의 싱크 영역(323) 안에는 고농도의 n형 영역(630)이 형성되며, 집적 주입 논리 영역(I2L)의 저농도 p형 영역(391, 392, 393) 내에는 고농도의 n형 영역(642, 643) 644)과 싱크 영역(324)에는 고농도의 n형 영역(641)이 형성된다. 마지막으로, 확산 축전기 영역(SINK CAP)의 다결정 규소 전극(560) 아래에도 고농도의 n형 영역(650)이 형성된다(제31a, 31b, 31c, 31d도).
[31. 축전기 사진]
마스크(CAP)를 이용하여 저온 산화막(700)을 식각하여 확산 축전기 영역(SINK CAP)의 싱크 영역 및 다결정 규소 축전기 영역(EPOLY CAP)의 다결정 규소층(570)을 노출시킨다.
[32. 축전기용 질화막 증착]
질화막(800)을 400-600 Å의 두께로 증착한다.
[33. 접촉 구멍 사진]
질화막(800) 및 저온 산화막(700)을 마스크(CNT)를 이용하여 패터닝하여 각 다결정 규소 전극(511, 512, 521, 522, 530, 541, 542, 543, 544, 560) 및 다결정 규소층(570)을 드러내는 접촉 구멍과 p형의 불순물로 고농도로 도핑되어 있는 영역들(342, 350, 311, 360, 372, 380, 394)을 드러내는 접촉 구멍을 형성한다. 이때, 도시하지는 않았지만, 다결정 규소 저항(551, 552)에도 각각 두 개 이상의 접촉 구멍이 형성될 수 있다.
[34. 금속막 증착 및 사진]
마지막으로, 두께 약 8,500 Å의 금속막을 스퍼터링 방법으로 증착하고, 마스크(MET)를 이용하여 패터닝하여 각 접촉 구멍을 통하여 다결정 규소 패턴 또는 p형 불순물로 고농도로 도핑된 영역들과 전기적으로 연결되는 금속 전극(911, 912, 913, 921, 922, 923, 924, 931, 932, 933, 941, 942, 943, 944, 945, 946, 952, 962)을 형성하고 이와 더불어 확산 축전기 영역(SINK CAP)에서 싱크 영역(325) 바로 위에 형성되어 있는 질화막(800) 위와 다결정 규소 축전기 영역(EPOLY CAP)에서 다결정 규소층(570) 바로 위에 형성되어 있는 질화막(800) 위에 금속 전극(951, 961)을 형성한다.
이와 같이 본 발명에 따른 상보형 트랜지스터 및 그 제조 방법에서는 각 소자의 특성을 향상시키며, 제소 공정을 단순화한다.

Claims (10)

  1. 제1 도전형의 반도체층, 상기 반도체층 내에 형성되어 있는 제2 도전형의 주입 영역, 상기 반도체층 내에 형성되어 있으며 상기 주입 영역과 격리되어 있는 제2 도전형의 입력 영역, 상기 입력 영역 내에 형성되어 있으며 서로 격리되어 있는 제1 도전형의 다수의 컬렉터 영역을 포함하며 상기 컬렉터 영역의 평면 구조는 상하좌우로 대칭인 집적 주입 논리.
  2. 제1항에서, 상기 다수의 컬렉터 영역은 한 방향으로 배열되어 있고 상기 각 컬렉터 영역상기 방향을 따라 배열된 두 변을 가지는 직사각형꼴이며 상기 두 변과 상기 두 변에 수직인 두 변의 길이의 비는 1 - 1.5 인 집적 주입 논리.
  3. 제1 도전형의 반도체층, 상기 반도체층 내에 형성되어 있으며 상기 반도체층의 표면으로부터 아래로 연상되어 있는 제2 도전형의 주입 영역, 상기 반도체층 내에 형성되어 상기 반도제층의 표면으로부티 아래로 연장되어 있고 상기 주입 영역과 격리되어 있으며 서로 격리되어 있는 제1 도전형의 다수의 컬렉터 영역, 상기 반도체층 내에 형성되어 있으며 상기 반도체층의 표면으로부터 아래로 연상되어 있고 상기 주입 영역과 격리되어 있으며 상기 컬렉터 영역을 평면적으로 둘러싸고 있는 제2 도전형의 제1 영역, 상기 반도제층 내에 상기 컬렉터 영역의 하부에 형성되어 있으며 상기 제1 영역보다 작은 농도의 제2 도전형의 제2 영역을 포함하는 집적 주입 논리.
  4. 제3항에서, 상기 반도제층 내에 형성되어 있으며 상기 반도체층보다 고농도인 제1 도전형의 ㅌ브층을 더 포함하며, 상기 입력 영역은 상기 터브층 내에 형성되어 있는 집적 주입 논리.
  5. 제4항에서, 상기 제1 영역 및 상기 제2 영역은 상기 터브층 내에 형성되어 있는 집적 주입논리.
  6. 제1 도전형의 반도체 기판, 상기 반도체 기판 위에 형성되어 있는 제2 도전형의 매몰층, 상기 매몰층 위에 형성되어 있는 제2 도전형의 에피층, 상기 에피층 내에 상기 에피층의 윗면으로부터 아래로 연장되어 형성되어 있으며 상기 에피층보다 고농도인 제2 도전형의 터브층, 상기 터브층 내에 형성되어 었으며 상기 터브층의 윗면으로부터 아래로 연장되어 있는 제1 도전형의 주입 영역, 상기 터브층 내에 형성되어 상기 에피층의 윗면으로부터 아래로 연장되어 있고 상기 주입 영역과 격리되어 있는 제1 도전형의 입력 영역, 상기 입력 영역 내에 형성되어 상기 에피층의 표면으로부터 아래로 연장되어 있는 제2 도전형의 컬렉터 영역을 포함하는 집적 주입 논리.
  7. 제1 도전형의 반도체 기판, 상기 반도체 기판 위에 형성되어 있는 제2 도전형의 매몰층, 상기 매몰층 위에 형성되어 있으며 상기 매몰층보다 낮은 농도를 가지는 제2 도전형의 에피층, 상기 에피층 내에 형성되이 있으며 상기 에피층의 윗면으로부터 아래로 연장되어 형성되어 있으며 상기 에피층보다 높은 농도를 가지는 제2 도전형의 싱크 영역, 상기 에피층 내에 상기 에피층의 윗면으로부터 아래로 연장되어 형성되어 있으며 상기 싱크 영역과 격리되어 있는 제1 도전형의 주입 영역, 상기 에피층 내에 형성되어 상기 에피층의 윗면으로부터 아래로 연장되어 있고 상기 주입 영역 및 상기 싱크 영역과 격리되어 있는 제2 도전형의 컬렉터 영역, 상기 에피층 내에 상기 에피층의 윗면으로부터 아래로 연장되어 형성되어 있고 상기 주입 영역 및 상기 싱크 영역과 격리되어 있으며 상기 컬렉터 영역과 접하고 있는 제1 도전형의 제1 영역, 상기 에피층 내에 상기 컬렉터 영역과 접하도록 상기 컬렉터 영역의 하부에 형성되어 있으며 상기 제1 영역보다 작은 농도의 제1 도전형의 제2 영역, 상기 에피층 내에 상기 에피층의 윗면으로부터 아래로 연장되어 형성되어 있고 상기 컬렉터 영역과 접하고 상기 컬렉터 영역과 상기 싱크 영역의 사이에 형성되어 있으며 상기 제2 영역보다 높은 농도를 가지는 제1 도전형의 제3 영역을 포함하는 집적 주입 논리.
  8. 제7항에서, 상기 에피층 내에 형성되어 있으며 상기 에피층보다 고농도인 제2 도전형의 터브층을 더 포함하며 상기 입력 영역은 상기 터브층 내에 형성되어 있는 집적 주입논리.
  9. 제8항에서, 상기 제1, 제2 및 제3 영역은 상기 터브층 내에 형성되어 있는 집적 주입 논리.
  10. 제1 도전형의 반도체 기판 위에 제2 도전형의 매몰층을 형성하는 단계, 상기 기판 위에 제2 도전형의 제2 도전형의 에피층을 성장시키는 단계, 상기 에피층 내에 제2 도전형의 싱크 영역 및 터브층을 형성하는 단계, 상기 터브층 내에 제1 도전형의 불순물을 제1 면농도로 주입하는 제1 불순물 주입 단계, 상기 제1 이온 주입 단계에서 불순물을 주입한 위치와 떨어져 있는 상기 터브층 내의 한 위치와 상기 제1 이온 주입 단계에서 불순물을 주입한 위치의 일부에 상기 제1 면농도보다 고농도로 제1 도전형의 불순물을 주입하는 제2 불순물 주입단계, 상기 제1 및 제2 이온 주입 단계에서 주입된 불순물을 확산하여 농도가 낮으며 서로 분리되어 있는 제1 영역과 상기 제2 영역을 둘러싸고 있는 고농도의 제2 영역 및 상기 제1 및 제2 영역과 분리되어 있는 고농도의 제3 영역을 형성하는 단계를 포함하는 집적 주입 논리의 제조 방법.
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