JP3528356B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は同一基板上に縦型Ｎ
ＰＮトランジスタと縦型ＰＮＰトランジスタとを形成し
た相補型（コンプリメンタリ）バイポーラ・トランジス
タを含む半導体装置とその製造方法に関し、特にｎ型エ
ピタキシャル層の厚さを抑えて高速動作性を改善した相
補型バイポーラ・トランジスタと、これを従来プロセス
に比べて最低限の工程追加により製造する方法に関す
る。

【０００２】

【従来の技術】ＮＰＮトランジスタとＰＮＰトランジス
タとを組み合わせた相補型バイポーラ・トランジスタ
は、従来からたとえばプッシュプル回路の構成素子とし
てオーディオ機器の高出力増幅段に用いられてきた。近
年、ＵＨＦテレビジョン・チューナの映像中間周波用増
幅／検波回路、あるいは高速通信や光通信用の信号処理
回路に代表される高周波用ＬＳＩにおいては、システム
・オン・チップ化が進められており、相補型バイポーラ
・トランジスタ回路についてもより高速で集積度の高い
ものをより少ない工程で製造する方法が求められてい
る。

【０００３】図３８に、従来の代表的な相補型バイポー
ラ・トランジスタの構成例を示す。このバイポーラ・ト
ランジスタは、エミッタ／ベース／コレクタ間の接合が
基板の深さ方向、すなわち縦方向（Ｖｅｒｔｉｃａｌ）
に形成された縦型ＮＰＮトランジスタ（Ｖ−ＮＰＮＴ
ｒ）と縦型ＰＮＰトランジスタ（Ｖ−ＰＮＰＴｒ）とが
同一基板上に形成されたものである。

【０００４】図中左側のＶ−ＮＰＮＴｒの部分では、ｐ
型基板（ｐ−Ｓｕｂ）１０１とその上のｎ型エピタキシ
ャル層１０５（ｎ−Ｅｐｉ）との境界領域にｎ⁺ 型の埋
込みコレクタ領域１０３（ｎ⁺ −ＢＬ）が形成されてい
る。上記ｎ型エピタキシャル層１０５は、上層部がＬＯ
ＣＯＳ（選択酸化分離）法で形成された素子分離領域１
０７により幾つかの島状の素子形成領域に分離されてお
り、この素子形成領域の表層部にｐ型のベース領域１１
０、および上記埋込みコレクタ領域１０３に接続するｎ
⁺ 型のコレクタ取出し領域１０９が形成されている。

【０００５】素子形成領域の上面には、ＳｉＯ₂ 層間絶
縁膜１１３を介してポリシリコン層からなる３種類の取
出し電極がコンタクトされている。すなわち、上記ベー
ス領域１１０に臨む部分には、エミッタ取出し電極１１
４Ｅｎ（添字ｎは、ＮＰＮトランジスタの構成要素であ
ることを表す。以下同様。）とベース取出し電極１１４
Ｂｎがコンタクトされ、これらの電極からの不純物拡散
によりそれぞれｎ⁺ 型のエミッタ領域１１５Ｅｎとｐ⁺
型のベース取出し領域１１５Ｂｎとが該ベース領域１１
０内に形成されている。また、上記コレクタ取出し領域
１０９に臨む部分にはコレクタ取出し電極１１４Ｃｎが
コンタクトされ、この電極からの不純物拡散によりｎ⁺
型のコレクタ取出し領域１１５Ｃｎが形成されている。

【０００６】これら各取出し電極１１４Ｅｎ，１１４Ｂ
ｎ，１１４Ｃｎには、それぞれＡｌ系多層膜からなるエ
ミッタ電極１１７Ｅｎ，ベース電極１１７Ｂｎ，コレク
タ電極１１７Ｃｎが、ＳｉＯ₂ 層間絶縁膜１１６に設け
られた開口を通じて接続されている。

【０００７】一方、図中右側のＶ−ＰＮＰＴｒの部分で
は、ｐ型基板（ｐ−Ｓｕｂ）１０１とその上のｎ型エピ
タキシャル層１０５（ｎ−Ｅｐｉ）との境界領域に、こ
のトランジスタを基板から電気的に分離するためのｎ型
の埋込み分離領域１０２（Ｎ−Ｐｏｃｋｅｔ）と、ｐ⁺
型の埋込みコレクタ領域１０４Ｃとが順次形成されてお
り、該埋込みコレクタ領域１０４Ｃの上側にはｎ型エピ
タキシャル層にイオン注入を施すことによりｐ型ウェル
１０６（ｐ−Ｗｅｌｌ）が形成されている。このｐ型ウ
ェル１０６は、上層部がＬＯＣＯＳ（選択酸化分離）法
で形成された素子分離領域１０７により幾つかの島状の
素子形成領域に分離されており、この素子形成領域の表
層部にｎ型のベース領域１１１、および上記ｐ+ 型の埋
込みコレクタ領域１０４Ｃに接続するｐ⁺ 型のコレクタ
取出し領域１０８Ｃが形成されている。

【０００８】素子形成領域の上面には、ＳｉＯ₂ 層間絶
縁膜１１３を介してポリシリコン層からなる３種類の取
出し電極がコンタクトされている。すなわち、上記ベー
ス領域１１１に臨む領域には、エミッタ取出し電極１１
４Ｅｐ（添字ｐは、ＰＮＰトランジスタの構成要素であ
ることを表す。以下同様。）とベース取出し電極１１４
Ｂｐがコンタクトされ、これらの電極からの不純物拡散
あるいはイオン注入によりそれぞれｐ⁺ 型のエミッタ領
域１１５Ｅｐとｎ⁺ 型のベース取出し領域１１５Ｂｐ，
１１２とが該ベース領域１１１内に形成されている。ま
た、上記コレクタ取出し領域１０８Ｃに臨む領域にはコ
レクタ取出し電極１１４Ｃｐがコンタクトされ、この電
極からの不純物拡散によりｐ⁺ 型のコレクタ取出し領域
１１５Ｃｐが形成されている。

【０００９】これら各取出し電極１１４Ｅｐ，１１４Ｂ
ｐ，１１４Ｃｐには、それぞれＡｌ系多層膜からなるエ
ミッタ電極１１７Ｅｐ，ベース電極１１７Ｂｐ，コレク
タ電極１１７Ｃｐが、ＳｉＯ2 層間絶縁膜１１６に設け
られた開口を通じて接続されている。

【００１０】上記Ｖ−ＮＰＮＴｒとＶ−ＰＮＰＴｒとの
間、および図示されない他の素子間は、素子分離領域１
０７の下側に形成されたｐ⁺ 型のチャネル・ストップ層
により分離されている。このチャネル・ストップ層は、
下層側のチャネル・ストップ層１０４iso と上層側のチ
ャネル・ストップ層１０８iso を上下２段に積み重ね
た、いわゆる向合わせ分離と呼ばれる構成にしたがって
いる。

【００１１】

【発明が解決しようとする課題】ところで、相補型バイ
ポーラ・トランジスタにおいては、Ｖ−ＰＮＰＴｒに対
する要求性能を満足させる都合上、ｎ型エピタキシャル
層１０５にある程度の厚さを確保することが必要であ
る。これには、以下に述べる様なプロセス上の事情が関
係している。

【００１２】相補型バイポーラ・トランジスタの製造プ
ロセスは、Ｖ−ＰＮＰＴｒのｐ⁺ の埋込みコレクタ領域
１０４Ｃとｐ型基板１０１とを電気的に分離するための
ｎ型の埋込み分離領域１０２を形成する必要から、通常
のバイポーラ・トランジスタの製造プロセスに比べて工
程が長く複雑である。この埋込み分離領域１０２は、で
きるだけ厚く、かつ基板中の深い部位に形成されること
が必要であり、一般にはｎ型不純物を気相拡散させるこ
とによりｐ型基板１０１中に最初に形成される。しか
し、この後に、相補型バイポーラ・トランジスタの製造
プロセス中で最も厳しい高温長時間の熱処理条件を要す
るｎ⁺ 型の埋込みコレクタ領域１０３のドライブインが
行われると、上記埋込み分離領域１０２はｎ型エピタキ
シャル層１０５の内部へ向かって上方拡散を起こす。こ
のため、該ｎ型エピタキシャル層１０５の厚さを最初か
らある程度の大きさに確保しておかねばならない。

【００１３】また、Ｖ−ＰＮＰＴｒのｐ⁺ 型の埋込みコ
レクタ領域１０４Ｃの形成も、ｎ型エピタキシャル層１
０５にある程度の厚さを要求する原因となっている。こ
の埋込みコレクタ領域１０４Ｃは、一般にｎ型エピタキ
シャル層１０５よりも先に形成され、このｎ型エピタキ
シャル層１０５が形成された後に、素子分離領域１０７
を形成するためのＬＯＣＯＳ工程が置かれる。ところ
が、このＬＯＣＯＳ工程は、相補型バイポーラ・トラン
ジスタの製造プロセス中で２番目に厳しい高温長時間条
件を要する熱処理工程を含むため、この工程を経るうち
に、上記埋込みコレクタ領域１０４がｎ型エピタキシャ
ル層１０５の内部へ向かって上方拡散を起こす。この上
方拡散に備えて、ｎ型エピタキシャル層１０５を厚くし
ておく必要がある。

【００１４】しかしながら、上述のようにｎ型エピタキ
シャル層１０５を厚く形成するとことは、Ｖ−ＮＰＮＴ
ｒにとってはコレクタ層の拡大につながり、結果的にベ
ース・ワイドニング効果（あるいはカーク効果）が生
じ、カットオフ周波数が低下し、動作速度が低下する。
つまり、Ｖ−ＰＮＰＴｒの性能を確保しようとすると、
Ｖ−ＮＰＮＴｒの性能が低下するのである。

【００１５】さらに、ｎ型エピタキシャル層１０５の厚
さの増大は、別の構造上の複雑化を招く原因にもなって
いる。前述した向かい合わせ分離は、その一例である。
これは、ｎ型エピタキシャル層１０５を厚くせざるを得
ないために、素子分離領域１０７と１層分のチャネル・
ストップ層だけでは両バイポーラ・トランジスタ間の電
気的分離が不可能となっているからである。ここで、下
層側のチャネル・ストップ層１０４iso はＶ−ＰＮＰＴ
ｒの埋込みコレクタ領域１０４Ｃと共通のイオン注入工
程により、また上層側のチャネル・ストップ層１０８is
o はＶ−ＰＮＰＴｒのコレクタ取出し領域１０８Ｃと共
通のイオン注入工程によりそれぞれ形成されている。つ
まり、向かい合わせ分離には２回のイオン注入工程が費
やされている。

【００１６】しかも、上層側のチャネル・ストップ層１
０８iso と同時に形成されるＶ−ＰＮＰＴｒのコレクタ
取出し領域１０８Ｃは、ｎ型エピタキシャル層１０５が
薄くて済む、相補型でない通常のバイポーラ・トランジ
スタでは、不要な構造である。なぜなら、通常のバイポ
ーラ・トランジスタではｎ型エピタキシャル層は薄いた
め、埋込みコレクタ領域１０４Ｃとコレクタ取出し電極
１１４Ｃｐとの間の接続は、該コレクタ取出し電極１１
４Ｃｐからの不純物拡散により形成されるコレクタ取出
し領域１１５Ｃｐのみで十分だからである。

【００１７】つまり、従来の相補型バイポーラ・トラン
ジスタの製造プロセスでは、ｎ型エピタキシャル層１０
５が厚いために、向かい合わせ分離や余分なコレクタ取
出し領域を要し、このためにイオン注入工程が２回必要
とされている。半導体産業では、コスト・ダウンが産業
自身の存続を決するほどの重要課題となっているため、
かかる工程数の増加はできる限り抑えなければならな
い。

【００１８】そこで本発明は、これらの課題を解決し、
ｎ型エピタキシャル層１０５の厚膜化が防止された高性
能の相補型バイポーラ・トランジスタを有する半導体装
置、およびこれを従来のバイポーラ・トランジスタの製
造プロセスに比べて最小限の工程数増により形成するこ
とが可能な製造方法を提供することを目的とする。

【００１９】

【課題を解決するための手段】本発明では、ｎ型エピタ
キシャル層の薄層化を妨げる要因となっているＶ−ＰＮ
ＰＴｒの埋込み分離領域および埋込みコレクタ領域の上
方拡散をできるだけ抑制するために、これら問題の領域
の形成工程を、バイポーラ・トランジスタの製造プロセ
スにおいて一般に熱処理条件が最も厳しいとされる工程
よりも後段に置く。

【００２０】本発明は、第１導電型式の縦型バイポーラ
・トランジスタと第２導電型式の縦型バイポーラ・トラ
ンジスタとが形成された相補型バイポーラトランジスタ
を含み、所定の導電型を有する半導体基板上に、該半導
体基板と逆の導電型のエピタキシャル層が形成され、前
記半導体基板と前記エピタキシャル層の境界領域に、前
記第１導電型式の縦型バイポーラ・トランジスタの該半
導体基板と逆の導電型の埋込みコレクタ領域と前記第２
導電型式の縦型バイポーラ・トランジスタの該半導体基
板と逆の導電型の埋込み分離領域とが前記エピタキシャ
ル層の素子分離領域を介して形成され、前記第２導電型
式の縦型バイポーラ・トランジスタの埋込み分離領域上
に、前記第２導電型式の縦型バイポーラ・トランジスタ
の該半導体基板と同じ導電型の埋込みコレクタ領域が形
成された半導体装置の製造方法である。具体的に、この
半導体装置の製造方法は、第１の対策として、前記第１
導電型式の縦型バイポーラ・トランジスタの埋込みコレ
クタ領域を形成した後、前記第２導電型式の縦型バイポ
ーラ・トランジスタの埋込み分離領域を形成し、この
後、エピタキシャル層を形成し、第２の対策として、前
記エピタキシャル層に、前記素子分離領域を形成した
後、前記第２導電型式の縦型バイポーラ・トランジスタ
の埋込みコレクタ領域を形成する。

【００２１】上記第１の対策では、特に深さと厚みを要
する第２導電型式の縦型バイポーラ・トランジスタの埋
込み分離領域の形成に際し、半導体基板の奥深くに投影
飛程を設定できる高エネルギー・イオン注入を行うと好
適である。ここでは、イオン種にもよるが、おおよそ３
００ｋｅＶ以上のイオン加速エネルギーで行われ、０．
４μｍ以上の投影飛程を達成できるイオン注入を高エネ
ルギー・イオン注入と定義する。

【００２２】また、第２の対策では、第２導電型式の縦
型バイポーラ・トランジスタの埋込みコレクタ領域を、
第１導電型式の縦型バイポーラ・トランジスタのチャネ
ル・ストップ領域を形成するための不純物導入工程で同
時に形成しても良い。この不純物導入工程では、イオン
加速エネルギーの異なる条件下で複数回のイオン注入を
行って、不純物プロファイルを制御しても良い。

【００２３】本発明ではさらに、上述した様な基板深層
部の構造に加え、基板表層部の構造の形成順序を工夫す
ることで、工程数の増加を最小限に抑えることができ
る。すなわち、上記の第１導電型式の縦型バイポーラ・
トランジスタのグラフト・ベース領域を、上記の第２導
電型式の縦型バイポーラ・トランジスタのコレクタ取出
し領域、あるいはコレクタ取出し領域とエミッタ領域の
双方と共通の不純物導入工程により同時に形成すること
ができる。

【００２４】本発明により形成される半導体装置は、相
補型バイポーラ・トランジスタのエピタキシャル層の厚
さが必要最小限に最適化されたものとなり、これにより
第１導電型式の縦型バイポーラ・トランジスタのコレク
タ層の拡大が抑えられる。したがって、カーク効果が抑
制され、動作の高速化が図られる。また、エピタキシャ
ル層の厚さの縮小により向かい合わせ分離やコレクタ取
出し領域の形成が不要となるため、製造工程において素
子分離のためのイオン注入工程を１回削減することがで
きる。

【００２５】

【発明の実施の形態】一般的なケースとしてｐ型半導体
基板を利用する場合を考えると、本発明における第１導
電型式の縦型バイポーラ・トランジスタはＶ−ＮＰＮＴ
ｒ、前記第２導電型式の縦型バイポーラ・トランジスタ
はＶ−ＰＮＰＴｒとなる。したがって、第１の対策では
前記Ｖ−ＮＰＮＴｒのｎ⁺ 型の埋込みコレクタ領域を形
成した後にＶ−ＰＮＰＴｒのｎ型の埋込み分離領域を形
成し、第２の対策ではＬＯＣＯＳ酸化により素子分離領
域を形成した後、Ｖ−ＰＮＰＴｒのｐ⁺ 型の埋め込みコ
レクタ領域を形成することになる。これら第１の対策と
第２の対策とを併せて実施る場合は、Ｖ−ＮＰＮＴｒの
ｎ⁺ 型埋込みコレクタ領域の形成→Ｖ−ＰＮＰＴｒのｎ
型埋込み分離領域の形成→ＬＯＣＯＳ酸化→Ｖ−ＰＮＰ
Ｔｒのｐ⁺ 型埋込みコレクタ領域の形成の工程順とな
る。

【００２６】また、工程数をなるべく少なく抑える手法
として、Ｖ−ＮＰＮＴｒのｐ⁺ 型のチャネル・ストップ
領域と前記Ｖ−ＰＮＰＴｒのｐ⁺ 型の埋込みコレクタ領
域とを共通の不純物導入工程により同時に形成すること
ができる。あるいは、基板の表層部に近い構造に関して
は、Ｖ−ＮＰＮＴｒのｐ+ 型のグラフト・ベース領域と
Ｖ−ＰＮＰＴｒのｐ⁺ 型のコレクタ取出し領域、あるい
はこれに加えてｐ⁺ 型のエミッタ領域とを共通の不純物
導入工程により同時に形成することができる。これらグ
ラフト・ベース領域、コレクタ取出し領域、エミッタ領
域は、通常は半導体基板上に接して形成された不純物含
有ポリシリコン膜からの固相拡散により形成される。こ
の不純物含有ポリシリコン膜は、パターニングを経てベ
ース取出し電極、コレクタ取出し電極、エミッタ取出し
電極となる。

【００２７】以下、本発明の具体的な実施の形態につい
て説明する。

【００２８】第１の実施の形態 ここでは、ベース領域とエミッタ領域とを自己整合的に
形成する２層ポリシリコン型縦型バイポーラ・トランジ
スタの製造プロセスを利用して、Ｖ−ＮＰＮＴｒとＶ−
ＰＮＰＴｒとが隣接形成された相補型バイポーラ・トラ
ンジスタＩＣを構成した。

【００２９】まず、この製造プロセスを、図１ないし図
１３を参照しながら説明する。

【００３０】まず、ｐ型〈１１１〉Ｓｉ基板１（ｐ−Ｓ
ｕｂ）の表面に厚さ約３００ｎｍのＳｉＯ₂ 膜（図示せ
ず。）を熱酸化により形成し、このＳｉＯ₂ 膜をＶ−Ｎ
ＰＮＴｒ形成領域において開口し、Ｓｂ₂ Ｏ₃ を用いて
約１２００℃，０．５〜１時間の条件で気相拡散を行う
ことにより上記開口を通じてアンチモン（Ｓｂ）を気相
拡散させ、ｎ⁺ 型の埋込みコレクタ領域２を形成した。
この時の埋込みコレクタ領域２のシート抵抗ρs はたと
えば２０〜５０Ω／□、接合深さｘj は１〜２μｍとし
た。

【００３１】次に、基体の全面に熱酸化により厚さ約１
０ｎｍの薄いＳｉＯ₂ 膜３をチャネリング防止用に形成
し、この上にレジスト・マスク４を形成した。このレジ
スト・マスク４には、Ｖ−ＰＮＰＴｒ形成領域において
開口５が設けられている。

【００３２】次に、上記開口５を通じて高エネルギー・
イオン注入を行うことにより、０．４μｍ以上の投影飛
程にてリン（Ｐ⁺ ）を導入し、ｎ型の埋込み分離領域６
を形成した。この時のイオン注入条件は、一例としてイ
オン加速エネルギー３００ｋｅＶ以上、ドース量１×１
０^13-15 ／ｃｍ² とした。

【００３３】なお、従来の一般的な相補型バイポーラ・
トランジスタの製造プロセスでは、このｎ型の埋込み分
離領域６はｎ⁺ 型の埋込みコレクタ領域２よりも先に形
成されるが、本発明ではこの順序が逆である。また、こ
の埋込み分離領域６の形成時の高エネルギー・イオン注
入により結晶欠陥が発生することが懸念されるが、結晶
欠陥は一般に投影飛程の近傍に集中して発生するため、
この後のエピタキシャル成長には何ら支障を及ぼさな
い。むしろ、基板表面に低エネルギー・イオン注入で形
成するよりもトータルのドース量を低減できるメリット
がある。図１には、ここまでの工程が示されている。

【００３４】次に、イオン注入による結晶欠陥を回復さ
せるため、８００℃以上の温度でアニールを行った。こ
のとき、ｎ型の埋込み分離領域６が不純物の上方拡散に
より拡大するが、もともと基板の深部に不純物が導入さ
れているために、基板表面付近の不純物濃度は低く抑え
られている。なお、このアニールは、次に述べるｎ型エ
ピタキシャル層７の成長工程の前処理としてＳｉ基板１
表面の自然酸化膜を還元するために水素アニールを行う
場合には、省略しても良い。この場合の水素アニール
は、一般に高濃度水素中、８００〜１１００℃，数十分
の条件で行われる。

【００３５】次に、ＳｉＯ₂ 膜３を除去した後、ｎ型エ
ピタキシャル層７（ｎ−Ｅｐｉ）を成長させた。このｎ
型エピタキシャル層７の抵抗率は１〜５Ωｃｍ、厚さは
０．７〜２μｍとした。従来の相補型バイポーラ・トラ
ンジスタの製造プロセスでは、このｎ型エピタキシャル
層７を成長させる時点でＶ−ＰＮＰＴｒのｐ⁺ 型埋込み
コレクタ領域（図４の符号１３Ｃ）やＶ−ＮＰＮＴｒの
チャネル・ストップ領域（図４の符号１３iso ）が形成
されているため、これらの上方拡散やホウ素のオート・
ドーピングによる影響を見込んでｎ型エピタキシャル７
を厚く形成しておく必要があった。また、このオート・
ドーピングによりｎエピタキシャル層７の濃度が設計値
通りに制御できないという問題もあった。しかし、本発
明によれば、ｎ型エピタキシャル層７の厚さは従来の約
半分となり、オート・ドーピングに伴う問題も生じなか
った。

【００３６】次に、ＬＯＣＯＳ法により基体を酸化し、
素子分離領域９を形成した。このＬＯＣＯＳ法では、ま
ず常法にしたがって熱酸化法により基体の全面に厚さ２
０〜５０ｎｍのパッド酸化膜を形成し、さらに減圧ＣＶ
Ｄにより厚さ５０〜１００ｎｍのＳｉ₃ Ｎ₄ 膜（図示せ
ず。）を形成した。これらの膜厚は、バーズ・ビーク
長、選択酸化に伴う応力や欠陥発生の制御性を考慮して
最適化した。次に、レジスト・マスクを用いてＳｉ₃ Ｎ
₄ 膜，パッド酸化膜を順次エッチングし、酸化マスクを
形成した。さらに、選択酸化後の基体の表面がほぼ平坦
となるように、上記酸化マスクの開口内に表出するｎ型
エピタキシャル層７をさらにエッチングして凹部を形成
した。この凹部の深さは、素子分離領域４の設計膜厚の
約半分とした。

【００３７】この状態で、１０００〜１０５０℃にて２
〜６時間のパイロジェニック酸化を行い、厚さ０．８〜
１．５μｍの素子分離領域９を形成した。従来の相補型
バイポーラ・トランジスタの製造プロセスでは、このＬ
ＯＣＯＳ酸化を行う時点でＶ−ＰＮＰＴｒのｐ⁺ 型の埋
込みコレクタ領域を形成するためのイオン注入が既に行
われているため、かかる厳しい熱処理条件の下で不純物
が広範囲に拡散し、結果的にｎ型エピタキシャル層７を
厚く形成しておかねばならなかった。しかし、本発明で
は、このような懸念は一切生じない。

【００３８】この後、熱リン酸溶液を用いてＳｉ₃ Ｎ₄
膜を除去した。図２には、ここまでの工程が示されてい
る。

【００３９】次に、Ｖ−ＮＰＮＴｒのｎ⁺ 型のコレクタ
取出し領域を形成するため、図示されないレジスト・マ
スクを介してリンをイオン注入した。このときのイオン
注入条件は、たとえばイオン加速エネルギー４０〜１０
０ｋｅＶ，ドース量１×１０^15-16 ／ｃｍ² とした。

【００４０】続いて、基体の全面に図示されない平坦化
用のＳｉＯ₂ 膜をＣＶＤにて約１００〜６００ｎｍの厚
さに形成し、９００〜１０００℃，約３０分間の不純物
活性化アニールを行った。このアニールにより、埋込み
コレクタ領域２に接続するｎ⁺ 型のコレクタ取出し領域
１０Ｃを形成した。

【００４１】さらに、レジスト膜（図示せず。）を塗布
形成して基体の表面をほぼ平坦化した後、該レジスト膜
と上記ＳｉＯ₂ 膜との選択比を１：１とした条件でエッ
チバックを行い、素子分離領域９のバーズ・ヘッドとパ
ッド酸化膜を除去した。図３には、ここまでの工程が示
されている。

【００４２】次に、９００℃にて熱酸化を行うことによ
り、基体の表面に図示されない厚さ１０〜３０ｎｍの薄
いＳｉＯ₂ 膜を形成し、さらに図４に示されるようなレ
ジスト・マスク１１を形成し、その開口１２を通じてホ
ウ素（ＢＦ₂ ⁺）をイオン注入した。このときのイオン注
入条件は、たとえばイオン加速エネルギー２００〜５０
０ｋｅＶ，ドース量１×１０^13-14 ／ｃｍ² とした。こ
のイオン注入により、素子分離領域９の下にＶ−ＮＰＮ
Ｔｒのｐ⁺ 型のチャネル・ストップ領域１３iso を、ま
たＶ−ＰＮＰＴｒの埋込み分離領域６の上端に重なる領
域にはｐ⁺ 型の埋込みコレクタ領域１３Ｃを同時に形成
した。

【００４３】なお、Ｖ−ＰＮＰＴｒの埋込みコレクタ領
域１３Ｃの不純物プロファイルを最適化して高速化を図
りたい場合には、上記のイオン注入の前または後にイオ
ン加速エネルギー１００ｋｅＶ程度の低エネルギー・イ
オン注入を追加し、ベース／コレクタ境界領域の不純物
濃度を補っても良い。なお、この低エネルギー・イオン
注入時の不純物は、チャネル・ストップ領域１３iso の
近傍では素子分離領域９内に取り込まれるので、分離特
性に何ら影響を及ぼすことはない。図４には、ここまで
の工程が示されている。

【００４４】次に、基体の全面にＣＶＤにより厚さ５０
〜２００ｎｍのＳｉＯ₂ 層間絶縁膜１４を堆積し、図示
されないレジスト・マスクを介してこの膜をたとえばＣ
ＨＦ₃ ／Ｏ₂ 混合ガスを用いてドライエッチングするこ
とにより、開口を形成した。この開口は、Ｖ−ＮＰＮＴ
ｒのベース／エミッタ形成部位と、Ｖ−ＰＮＰＴｒのベ
ース／エミッタ形成部位およびコレクタ形成部位にそれ
ぞれ対応して形成されている。

【００４５】続いて、基体の全面にＣＶＤにより厚さ１
００〜３００ｎｍの１層目ポリシリコン層１５を形成し
た。

【００４６】次に、この１層目ポリシリコン層１５のう
ち、後にＶ−ＮＰＮＴｒのベース取出し電極（図７の符
号１５Ｂｎ）とＶ−ＰＮＰＴｒのコレクタ取出し電極
（図７の符号１５Ｃｐ）となる部分にｐ型不純物を含有
させるため、これらの部位を含むやや広い範囲を露出さ
せる開口１７を有するレジスト・マスク１６を形成し、
ホウ素（ＢＦ₂ ⁺）をイオン注入した。このときのイオン
注入条件は、たとえばイオン加速エネルギー３０〜７０
ｋｅＶ，ドース量１×１０^14-16 ／ｃｍ² とした。図５
には、ここまでの工程が示されている。

【００４７】次に、上記１層目ポリシリコン層１５のう
ち、後にＶ−ＰＮＰＴｒのベース取出し電極（図７の符
号１５Ｂｐ）となる部分にｎ型不純物を含有させるた
め、図６に示されるように、このＶ−ＰＮＰＴｒを含む
やや広い範囲を露出させる開口１９を有するレジスト・
マスク１８を形成し、ヒ素（Ａｓ⁺ ）をイオン注入し
た。このときのイオン注入条件は、たとえばイオン加速
エネルギー３０〜７０ｋｅＶ，ドース量１×１０^14-16
／ｃｍ² とした。

【００４８】次に、図示されないレジスト・マスクを介
して上記１層目ポリシリコン層１５をたとえばＣ₂ Ｃｌ
₃ Ｆ₃ ／ＳＦ₆ 混合ガスを用いてエッチングした。これ
により、図７に示されるように、Ｖ−ＮＰＮＴｒのベー
ス取出し電極１５Ｂｎ（添字ｎはＶ−ＮＰＮＴｒの構成
要素であることを表す。以下同様。）、およびＶ−ＰＮ
ＰＴｒのベース取出し電極１５Ｂｐ（添字ｐはＶ−ＰＮ
ＰＴｒの構成要素であることを表す。以下同様。）とコ
レクタ取出し電極１５Ｃｐとを形成した。

【００４９】さらに、基体の全面にＣＶＤによりＳｉＯ
₂ 層間絶縁膜２０を３００〜５００ｎｍの厚さに堆積さ
せ、Ｖ−ＮＰＮＴｒとＶ−ＰＮＰＴｒのエミッタ窓開け
にそれぞれ対応した開口２２を有するレジスト・マスク
２１を形成した。

【００５０】次に、上記レジスト・マスク２１を介して
上記ＳｉＯ₂ 層間絶縁膜２０およびベース取出し電極１
５Ｂｎを順次エッチングし、図８に示されるようにＶ−
ＮＰＮＴｒおよびＶ−ＰＮＰＴｒのエミッタ窓を形成し
た。続いて、上記レジスト・マスク２１を除去し、熱酸
化にて厚さ５〜３０ｎｍの図示されない薄いＳｉＯ₂膜
を形成した後、Ｖ−ＰＮＰＴｒの形成領域のみを被覆す
るレジスト・マスク２３を新たに形成した。このレジス
ト・マスク２３の開口２４を通じてホウ素（ＢＦ₂ ⁺）を
イオン注入することにより、Ｖ−ＮＰＮＴｒのｐ型の真
性ベース領域２５ＩＢを形成した。このときのイオン注
入条件は、たとえばイオン加速エネルギー２０〜１００
ｋｅＶ，ドース量１×１０^13-14 ／ｃｍ² とした。

【００５１】ここで、さらにＶ−ＮＰＮＴｒの高周波特
性を改善したい場合には、続けてリンをイオン注入し、
埋込みコレクタ領域２の上端に接するｎ⁺ 型のペデスタ
ル領域２６を形成すると良い。このときのイオン注入条
件は、たとえばイオン加速エネルギー３００〜５００ｋ
ｅＶ，ドース量１０¹²／ｃｍ² のオーダー程度に設定す
ることができる。

【００５２】次に、図９に示されるように、Ｖ−ＮＰＮ
Ｔｒの形成領域を被覆するレジスト・マスク２７を形成
し、その開口２８を通じてヒ素をイオン注入することに
より、Ｖ−ＰＮＰＴｒのｎ型の真性ベース領域２９ＩＢ
を形成した。このときのイオン注入条件は、たとえばイ
オン加速エネルギー２０〜１００ｋｅＶ，ドース量１×
１０^13-14 ／ｃｍ² とした。

【００５３】ここで、さらにＶ−ＰＮＰＴｒの高周波特
性を改善したい場合、あるいは埋込み分離領域６の上方
拡散端がｐ⁺ 型の埋込みコレクタ領域１３Ｃを追い越し
て基体表面方向へ達している場合には、続けてホウ素
（Ｂ⁺ ）をイオン注入し、埋込みコレクタ領域１３Ｃの
上端に達するｐ⁺ 型のペデスタル領域３０を形成すると
良い。このときのイオン注入条件は、たとえばイオン加
速エネルギー３００〜５００ｋｅＶ，ドース量１×１０
¹²／ｃｍ² 程度に設定することができる。図９には、こ
こまでの工程が示されている。

【００５４】次に、サイドウォール形成用のＳｉＯ₂ 膜
を基体の全面にＣＶＤにて３００〜６００ｎｍの厚さに
堆積させ、８００〜９５０℃，１０〜６０分間のアニー
ルを行った。このアニールにより、Ｖ−ＮＰＮＴｒ形成
領域においては真性ベース領域２５ＩＢが活性化される
と共に、ベース取出し電極１５Ｂｎからの不純物拡散に
よりｐ⁺ 型のグラフトベースト領域３２ＧＢｎが形成さ
れた。またＶ−ＰＮＰＴｒ形成領域においては、真性ベ
ース領域２９ＩＢが活性化されると共に、ベース取出し
電極１５Ｂｐおよびコレクタ取出し電極１５Ｃｐからの
不純物拡散により、それぞれｎ⁺ 型のグラフト・ベース
領域３２ＧＢｐとｐ⁺ 型のコレクタ取出し領域３２Ｃが
同時に形成された。

【００５５】なお、このアニールにより、Ｖ−ＰＮＰＴ
ｒのｐ+ 型の埋込みコレクタ領域１３Ｃも活性化され、
拡大した。ただし、このアニール条件は先に行われたＬ
ＯＣＯＳ酸化の際のアニール条件よりも穏やかであるた
め、上記埋込みコレクタ領域１３Ｃが過度の上方拡散を
起こすことはなく、したがってｎ型エピタキシャル層７
を厚く形成する必要はなかった。これは、ＬＯＣＯＳ酸
化よりも先にｐ⁺ 型の埋込みコレクタ領域１３Ｃの形成
を行う従来の一般的な相補型バイポーラ・トランジスタ
の製造プロセスとの相違点であり、本発明のメリットで
ある。

【００５６】次に、上記サイドウォール形成用のＳｉＯ
₂ 膜をエッチバックし、Ｖ−ＮＰＮＴｒとＶ−ＰＮＰＴ
ｒのエミッタ窓開け部にサイドウォール３１を形成し
た。図１０には、ここまでの工程が示されている。

【００５７】次に、基体の全面にＣＶＤにより２層目ポ
リシリコン層３３を５０〜２００ｎｍの厚さに堆積させ
た。続いて、この２層目ポリシリコン層３３のうち、後
にＶ−ＰＮＰＴｒのエミッタ取出し電極（図１２の符号
３３Ｅｐ）となる部分を含むやや広い範囲に図示されな
いレジスト・マスクを介してホウ素（ＢＦ₂ ⁺）をイオン
注入した。このときのイオン注入条件は、たとえばイオ
ン加速エネルギー３０〜１００ｋｅＶ，ドース量１×１
０^15-16 ／ｃｍ² とした。

【００５８】次に、同じ２層目ポリシリコン層３３のう
ち、後にＶ−ＮＰＮＴｒのエミッタ取出し電極（図１２
の符号３３Ｅｎ）となる部分を含むやや広い範囲に、図
１１に示されるレジスト・マスク３４の開口３５を通じ
てヒ素をイオン注入した。このときのイオン注入条件
は、たとえばイオン加速エネルギー３０〜１００ｋｅ
Ｖ，ドース量１×１０^15-16 ／ｃｍ² とした。

【００５９】次に、図示されないＳｉＯ₂ 膜で基体の全
面を被覆し、８００〜９５０℃で数十分、あるいは９５
０〜１１００℃で数秒〜数十秒間のアニールを行った。
このアニールにより、図１２に示されるように、Ｖ−Ｎ
ＰＮＴｒ形成領域においてはエミッタ取出し電極３３Ｅ
ｎからのｎ型不純物拡散、Ｖ−ＰＮＰＴｒ形成領域にお
いてはエミッタ取出し電極３３Ｅｐからのｐ型不純物拡
散により、それぞれｎ⁺ 型のエミッタ領域３６Ｅｎとｐ
+ 型のエミッタ領域３６Ｅｐが形成された。また、この
アニールによりＶ−ＰＮＰＴｒのコレクタ取出し領域３
２Ｃが拡大し、ｐ⁺ 型の埋込みコレクタ領域１３Ｃに接
続した。

【００６０】この後、上記ＳｉＯ₂ 膜をウェット・エッ
チングにより除去し、両方のバイポーラ・トランジスタ
のエミッタ窓開け部を選択的に被覆するレジスト・マス
ク３７を形成した。さらに、このレジスト・マスク３７
を介して２層目ポリシリコン層２０をドライエッチング
し、Ｖ−ＮＰＮＴｒのエミッタ取出し電極３３ＥｎとＶ
−ＰＮＰＴｒのエミッタ取出し電極３３Ｅｐとを形成し
た。

【００６１】次に、上記エミッタ取出し電極３３Ｅｎ，
３３Ｅｐ以外の各取出し電極１５Ｂｎ，１５Ｂｐ，１５
Ｃｐ、およびＶ−ＮＰＮＴｒのコレクタ取出し領域１０
Ｃに上層配線をコンタクトさせるため、まず図示されな
いレジスト・マスクを用いてドライエッチングを行うこ
とにより、ＳｉＯ₂ 層間絶縁膜２０、あるいはこれに加
えてＳｉＯ₂ 層間絶縁膜１４にコンタクト・ホールを開
口した。続いてこのレジスト・マスクを除去し、基体の
全面にたとえばバリヤメタルとＡｌ−１％Ｓｉ膜からな
る積層配線膜をスパッタリングにより被着させ、これを
パターニングした。このようにして、図１３に示される
ように、Ｖ−ＮＰＮＴｒのベース電極３８Ｂｎ，エミッ
タ電極３８Ｅｎ，コレクタ電極３８Ｃｎ、およびＶ−Ｐ
ＮＰＴｒのベース電極３８Ｂｐ，エミッタ電極３８Ｅ
ｐ，コレクタ電極３８Ｃｐを形成した。

【００６２】この後は、通常の多層配線やパッシベーシ
ョン等の工程を経て相補型バイポーラ・トランジスタＩ
Ｃを完成させた。

【００６３】ここで、上述のようにして形成されたＩＣ
のＶ−ＰＮＰＴｒの部分の不純物プロファイルを、図１
４に示す。また、比較のために、先の図３８に示した従
来の相補型バイポーラ・トランジスタのＶ−ＰＮＰＴｒ
の部分の不純物プロファイルを、図３９に示す。従来は
このトランジスタのトータルの深さ、すなわち基板表面
（ｎ型エピタキシャル層の表面）からｎ型埋込み分離領
域（ｎ−Ｐｏｃｋｅｔ）の下端までの深さ（図中、矢印
で指示）が８．６８μｍもあったのに対し、本発明では
その３０％未満の２．５０μｍに縮小された。この縮小
に最も大きく寄与しているのは、コレクタの厚さの縮小
である。これは、本発明におけるｐ⁺ 型の埋込みコレク
タ領域１３Ｃがｎ型エピタキシャル７および素子分離領
域９よりも後に形成され、エピタキシャル成長やＬＯＣ
ＯＳ酸化の過酷な熱処理を経ずに済んでいるために、ｎ
型エピタキシャル層７側への上方拡散が抑制されたため
である。次に大きく寄与しているのは、基板分離の厚さ
である。これは、本発明におけるｎ型の埋込み分離領域
６がＶ−ＮＰＮＴｒのｎ⁺ 型の埋込みコレクタ領域２よ
りも後に形成され、過酷なドライブインを経ずに済んで
いるために、同じくｎ型エピタキシャル層７側への上方
拡散が抑制されたためである。

【００６４】これら上方拡散の抑制により、ｎ型エピタ
キシャル層７の厚さを従来に比べて半減でき、これによ
って相補型バイポーラ・トランジスタの高周波特性を大
幅に改善することができた。

【００６５】第２の実施の形態 ここでは、第１の実施の形態において上層配線が基板に
直接コンタクトされていた領域、すなわちＶ−ＮＰＮＴ
ｒのコレクタ取出し領域にも１層目ポリシリコン層を残
してコレクタ取出し電極を形成し、ｎ⁺ 型のコレクタ取
出し領域を形成するためのリンのイオン注入工程を省略
した。本実施の形態にかかるの相補型バイポーラ・トラ
ンジスタＩＣの製造プロセスを、図１５ないし図２０を
参照しながら説明する。ただし、先の製造プロセスと共
通する部分については、説明を簡単にとどめる。

【００６６】本プロセスではまず、図１５に示されるよ
うに、ｎ⁺ 型の埋込みコレクタ領域２の形成、ｎ型の埋
込み分離領域６の形成、ｎ型エピタキシャル層７の形
成、ＬＯＣＯＳ法による素子分離領域９の形成、および
基体表面の平坦化を第１の実施の形態と同様に行った。
ただしここまでの工程中、Ｖ−ＮＰＮＴｒのコレクタ取
出し領域（図３の符号１０Ｃ）を形成するためのイオン
注入が１回省略されている。

【００６７】次に、図１６に示されるように、ホウ素の
イオン注入によるＶ−ＮＰＮＴｒのチャネル・ストップ
層１３iso とＶ−ＰＮＰＴｒのｐ⁺ の埋込みコレクタ領
域１３Ｃの形成、ＳｉＯ₂ 層間絶縁膜１４の全面被着お
よびパターニング、１層目ポリシリコン層１５の全面被
着、およびレジスト・マスク１６の開口１７を通じた上
記１層目ポリシリコン層１５へのｐ型不純物の導入を第
１の実施の形態と同様に行った。ただし、上記ＳｉＯ₂
層間絶縁膜１４のパターニング時には、Ｖ−ＮＰＮＴｒ
のコレクタ取出し部分にも窓開けを行い、１層目ポリシ
リコン層１５をｎ型エピタキシャル層７にコンタクトさ
せている。

【００６８】次に、図１７に示されるように、別のレジ
スト・マスク４１を形成し、その開口４２を通じてヒ素
をイオン注入した。このｎ型不純物のイオン注入は、Ｖ
−ＰＮＰＴｒのベース／エミッタ形成領域に加え、Ｖ−
ＮＰＮＴｒのコレクタ取出し領域にも行われているとこ
ろが第１の実施の形態と異なる。

【００６９】次に、図１８に示されるように、上記１層
目ポリシリコン層をパターニングし、Ｖ−ＮＰＮＴｒの
ベース取出し電極１５Ｂｎとコレクタ取出し電極１５Ｃ
ｎ、およびＶ−ＰＮＰＴｒのベース取出し電極１５Ｂｐ
とコレクタ取出し電極１５Ｃｐを形成した。ここで、Ｖ
−ＮＰＮＴｒの上記コレクタ取出し電極１５Ｃｎは、第
１の実施の形態では形成していない取出し電極である。

【００７０】さらに、基体の全面にＳｉＯ₂ 層間絶縁膜
２０を堆積させ、この上に両バイポーラ・トランジスタ
のベース／エミッタ形成領域に対応した開口２２を有す
るレジスト・マスク２１を形成した。

【００７１】次に、図１９に示されるように、ドライエ
ッチングによるエミッタ窓開け、真性ベース領域２５Ｉ
Ｂ，２９ＩＢを形成するためのイオン注入、ペデスタル
領域２６，３０を形成するためのイオン注入、サイドウ
ォール形成用ＳｉＯ2 膜による基体の全面被覆、アニー
ルによるグラフトベース領域３２ＧＢｎ，３２ＧＢｐ，
コレクタ取出し領域４３Ｃ，３２Ｃの形成、および上記
ＳｉＯ2 膜のエッチバックによるサイドウォール３１の
形成を行った。

【００７２】続いて、図２０に示されるように、２層目
ポリシリコン層の全面被着、該２層目ポリシリコン層へ
の不純物導入、該２層目ポリシリコン層のパターニング
によるエミッタ取出し電極３３Ｅｎ，３３Ｅｐの形成、
ＳｉＯ₂ 層間絶縁膜２０のパターニングによるコンタク
ト・ホール形成、Ａｌ−１％Ｓｉ膜系多層膜による各電
極の形成を行った。

【００７３】この後は、通常の多層配線やパッシベーシ
ョン等の工程を経てＩＣを完成させた。

【００７４】本プロセスにおいても、ｎ型の埋込み分離
領域６およびｐ⁺ 型の埋込みコレクタ領域１３Ｃの上方
拡散の抑制によるｎ型エピタキシャル層７の薄層化を、
同様に図ることができた。本プロセスのメリットは、Ｖ
−ＮＰＮＴｒのｎ⁺ 型のコレクタ取出し領域を形成する
ためのイオン注入工程が省略できることにより、フォト
マスクが１枚不要となり、イオン注入用のレジスト・マ
スクの形成工程も省略できる点である。

【００７５】第３の実施の形態 ここでは、２層のポリシリコン層からの不純物拡散によ
りベース領域とエミッタ領域とを自己整合的に作製す
る、いわゆるダブル・ポリシリコン・ベース／エミッタ
・セルフアライン構造をＶ−ＮＰＮＴｒのみに採用し、
Ｖ−ＰＮＰＴｒのエミッタ領域とベース領域は２層目ポ
リシリコン層からの不純物拡散により横並びに形成す
る、いわゆるシングル・ポリシリコン構造とした。第３
の実施の形態にかかる相補型バイポーラ・トランジスタ
ＩＣの製造プロセスを、図２１ないし図２９を参照しな
がら説明する。ただし、先の製造プロセスと共通する部
分については、説明を簡単にとどめる。

【００７６】本プロセスではまず、前出の図４に示され
るｐ⁺ 型のチャネル・ストップ層１３iso および埋込み
コレクタ領域１３Ｃの形成までを第１の実施の形態と同
様に行った後、図２１に示されるように、Ｖ−ＰＮＰＴ
ｒのベース／エミッタ形成領域に対応する開口５２を有
するレジスト・マスク５１を形成し、この開口５２を通
じてヒ素をイオン注入することにより、ｎ型のベース領
域５３Ｂを形成した。このときのイオン注入条件は、た
とえばイオン加速エネルギー２０〜１００ｋｅＶ，ドー
ス量１×１０^13-14 ／ｃｍ² とした。

【００７７】次に、図２２に示されるように、ＳｉＯ₂
層間絶縁膜１４の全面被着およびパターニング、１層目
ポリシリコン層１５の全面被着を第１の実施の形態と同
様に行った。この後、上記１層目ポリシリコン層１５の
全面にホウ素（ＢＦ₂ ⁺）をイオン注入した。

【００７８】次に、図２３に示されるように、上記１層
目ポリシリコン層１５をパターニングしてＶ−ＮＰＮＴ
ｒのベース取出し電極１５Ｂｎ、Ｖ−ＰＮＰＴｒのコレ
クタ取出し電極１５Ｃｐおよびエミッタ取出し電極１５
Ｅｐを形成した。続いて、基体の全面にＳｉＯ₂ 層間絶
縁膜２０を堆積させ、Ｖ−ＮＰＮＴｒのベース／エミッ
タ形成領域に対応する開口５５を有するレジスト・マス
ク５４を形成した。

【００７９】次に、図２４に示されるように、Ｖ−ＮＰ
ＮＴｒのベース／エミッタ形成領域に窓開けを行い、Ｖ
−ＮＰＮＴｒのｐ型の真性ベース領域２５ＩＢを形成す
るためのホウ素のイオン注入を行った。さらにこの状態
のままで続けてリンのイオン注入（図示せず。）を行
い、ｎ⁺ 型のペデスタル領域２６を形成した。

【００８０】次に、図２５に示されるように、サイドウ
ォール形成用ＳｉＯ₂ 膜により基体を全面的に被覆した
後、アニールを行い、Ｖ−ＮＰＮＴｒのｐ⁺ 型のグラフ
トベース領域３２ＧＢｎと、Ｖ−ＰＮＰＴｒのｐ+ 型の
コレクタ取出し領域３２Ｃとを同時に形成した。さら
に、上記ＳｉＯ₂ 膜をエッチバックしてサイドウォール
３１を形成した。

【００８１】続いて、上記ＳｉＯ₂ 層間絶縁膜２０，１
４にＶ−ＰＮＰＴｒのエミッタ形成領域とベース取出し
電極の形成領域に臨んでコンタクト・ホールを開口する
ため、開口５７を有するレジスト・マスク５６を形成し
た。

【００８２】次に、図２６に示されるように、上記開口
５７を介してＳｉＯ₂ 層間絶縁膜２０，１４をドライエ
ッチングし、コンタクト・ホールを形成した。

【００８３】続いて、基体の全面に２層目ポリシリコン
層５８を堆積させた。さらに、この２層目ポリシリコン
層５８のうち、後にＶ−ＰＮＰＴｒのエミッタ取出し電
極（図２８の符号５８Ｅｐ）となる領域にｐ型不純物を
導入するため、該２層目ポリシリコン層５８上に開口６
０を有するレジスト・マスク５９を形成し、ホウ素のイ
オン注入を行った。

【００８４】次に、図２７に示されるように、上記２層
目ポリシリコン層５８のうち、後にＶ−ＮＰＮＴｒのエ
ミッタ取出し電極（図２８の符号５８Ｅｎ）およびＶ−
ＰＮＰＴｒのベース取出し電極（図２８の符号５８Ｂ
ｐ）となる領域にｎ型不純物を導入するため、該２層目
ポリシリコン層５８にヒ素をイオン注入した。

【００８５】次に、図２８に示されるように、２層目ポ
リシリコン層５８をパターニングしてＶ−ＮＰＮＴｒの
エミッタ取出し電極５８Ｅｎ、およびＶ−ＰＮＰＴｒの
エミッタ取出し電極５８Ｅｐとベース取出し電極５８Ｂ
ｐを形成した。続いて、基体の全面をＳｉＯ2 層間絶縁
膜６３で被覆し、アニールを行ってＶ−ＮＰＮＴｒのｎ
⁺ 型のエミッタ領域３６Ｅｎ、およびＶ−ＰＮＰＴｒの
ｐ⁺ 型のエミッタ領域３６Ｅｐとｎ⁺ 型のグラフト・ベ
ース領域３６ＧＢとを同時に形成した。

【００８６】この後、図２９に示されるように、ＳｉＯ
₂ 層間絶縁膜６３，２０のドライエッチングによるコン
タクト・ホール開口、Ａｌ系積層膜による各電極の形成
を第１の実施の形態と同様に行った。

【００８７】本プロセスにおいても、ｎ型の埋込み分離
領域６およびｐ⁺ 型の埋込みコレクタ領域１３Ｃの上方
拡散の抑制によるｎ型エピタキシャル層７の薄層化を、
同様に図ることができた。本プロセスのメリットは、Ｖ
−ＰＮＰＴｒのベース／エミッタ領域においてセルフア
ライン構造を不採用としたことにより、フォトマスクの
枚数と工程数が削減できた点である。

【００８８】第４の実施の形態 ここでは、ダブル・ポリシリコン・ベース／エミッタ・
セルフアライン構造をＶ−ＮＰＮＴｒのみに採用し、Ｖ
−ＰＮＰＴｒはシングル・ポリシリコン構造として、エ
ミッタ領域とコレクタ取り出し領域を１層目ポリシリコ
ン層からの不純物拡散により形成した。かかる相補型バ
イポーラ・トランジスタＩＣの製造プロセスを、図３０
ないし図３７を参照しながら説明する。これらの図中の
符号は既出の符号と一部共通であり、先の製造プロセス
と共通する部分については、説明を簡単にとどめる。

【００８９】本プロセスではまず、前出の図４に示され
るｐ⁺ 型のチャネル・ストップ層１３iso および埋込み
コレクタ領域１３Ｃの形成までを第１の実施の形態と同
様に行った後、図３０に示されるように、Ｖ−ＰＮＰＴ
ｒのベース／エミッタ形成領域に対応する開口５２を有
するレジスト・マスク５１を形成し、この開口５２を通
じてリン（Ｐ⁺ ）をイオン注入することにより、ｎ型の
ベース領域６４Ｂを形成した。このときのイオン注入条
件は、たとえばイオン加速エネルギー１６０〜２００ｋ
ｅＶ，ドース量１×１０^13-14 ／ｃｍ² とした。

【００９０】次に、図３１に示されるように、Ｖ−ＰＮ
ＰＴｒのベース取出し領域に対応する開口６６を有する
レジスト・マスク６５を形成し、この開口６６を通じて
ヒ素（Ａｓ⁺ ）をイオン注入することにより、ｎ⁺ 型の
ベース取出し領域６７Ｂを形成した。このときのイオン
注入条件は、たとえばイオン加速エネルギー２０〜１０
０ｋｅＶ，ドース量１×１０^15-16 ／ｃｍ² とした。

【００９１】次に、図３２に示されるように、ＳｉＯ₂
層間絶縁膜１４の全面被着およびパターニング、１層目
ポリシリコン層１５の全面被着を実施例１と同様に行っ
た。この後、上記１層目ポリシリコン層１５の全面にホ
ウ素（ＢＦ₂ ⁺）をイオン注入した。

【００９２】次に、図３３に示されるように、上記１層
目ポリシリコン層１５をパターニングしてＶ−ＮＰＮＴ
ｒのベース取出し電極１５Ｂｎ、Ｖ−ＰＮＰＴｒのコレ
クタ取出し電極１５Ｃｐおよびエミッタ取出し電極１５
Ｅｐを形成した。続いて、基体の全面にＳｉＯ₂ 層間絶
縁膜２０を堆積させ、Ｖ−ＮＰＮＴｒのベース／エミッ
タ形成領域に対応する開口５５を有するレジスト・マス
ク５４を形成した。

【００９３】次に、図３４に示されるように、Ｖ−ＮＰ
ＮＴｒのベース／エミッタ形成領域に窓開けを行い、Ｖ
−ＮＰＮＴｒのｐ型の真性ベース領域２５ＩＢを形成す
るためのホウ素（ＢＦ₂ ⁺）のイオン注入を行った。さら
にこの状態のままで続けてリン（Ｐ⁺ ）のイオン注入を
行い、ｎ⁺ 型のペデスタル領域２６を形成した。

【００９４】次に、図３５に示されるように、サイドウ
ォール形成用ＳｉＯ₂ 膜により基体を全面的に被覆した
後、アニールを行い、Ｖ−ＮＰＮＴｒのｐ⁺ 型のグラフ
トベース領域３２ＧＢｎ、およびＶ−ＰＮＰＴｒのｐ⁺
型のコレクタ取出し領域３２Ｃとｐ⁺ 型のエミッタ領域
３２Ｅとを同時に形成した。さらに、上記ＳｉＯ₂ 膜を
エッチバックしてサイドウォール３１を形成した。続い
て、基体の全面に２層目ポリシリコン層５８を堆積さ
せ、さらにその全面にヒ素（Ａｓ⁺ ）をイオン注入し
た。このヒ素は、Ｖ−ＮＰＮＴｒのエミッタ領域を形成
するためのものである。

【００９５】次に、図３６に示されるように、上記２層
目ポリシリコン層５８をパターニングしてＶ−ＮＰＮＴ
ｒのエミッタ電極５８Ｅｎを形成した。続いて、基体の
全面をＳｉＯ₂ 層間絶縁膜６３で被覆し、アニールを行
って上記エミッタ電極５８Ｅｎからヒ素を拡散させ、ｎ
⁺ 型のエミッタ領域３６Ｅｎを形成した。

【００９６】この後、図３７に示されるように、ＳｉＯ
₂ 層間絶縁膜６３，２０の土によるコンタクト・ホール
の開口、Ａｌ系積層膜による各電極の形成を、第１の実
施の形態と同様に行った。

【００９７】以上、本発明を４例の実施の形態について
説明したが、本発明はこれらの形態に何ら限定されるも
のではなく、デザイン・ルール、各プロセス条件、ＩＣ
の構成の細部は適宜変更可能である。

【００９８】

【発明の効果】以上の説明からも明らかなように、本発
明によれば、従来のバイポーラ・トランジスタの製造プ
ロセスに最低限の数の工程を追加するだけで、従来と同
等の高集積度と高速性能を持つＶ−ＮＰＮＴｒと、従来
よりも高速性能に優れるＶ−ＰＮＰＴｒとを内蔵した相
補型バイポーラ・トランジスタを作製することができ
る。したがって、たとえばＵＨＦテレビジョン・チュー
ナの映像中間周波用増幅／検波回路、あるいは高速通信
用や光通信用の信号処理回路に代表される高周波用ＬＳ
Ｉを、現今のコストを大幅に上昇させることなく製造す
ることが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態にかかるバイポーラ
・トランジスタの製造プロセスにおいて、ｐ型Ｓｉ基板
にＶ−ＮＰＮＴｒのｎ⁺ 型の埋込みコレクタ領域を形成
した後、高エネルギー・イオン注入によりＶ−ＰＮＰＴ
ｒのｎ型の埋込み分離領域を形成した状態を示す模式的
断面図である。

【図２】図１のＳｉ基板上にｎ型エピタキシャル層を成
長させ、ＬＯＣＯＳ法により素子分離領域を形成した状
態を示す模式的断面図である。

【図３】図２のｎ型エピタキシャル層にＶ−ＮＰＮＴｒ
のコレクタ取出し領域を形成し、基体表面を平坦化した
状態を示す模式的断面図である。

【図４】図３の基体にイオン注入を行ってＶ−ＮＰＮＴ
ｒのチャネル・ストップ層とＶ−ＰＮＰＴｒの埋込みコ
レクタ領域を形成した状態を示す模式的断面図である。

【図５】図４の基体上でＳｉＯ₂ 層間絶縁膜のパターニ
ング、１層目ポリシリコン層の全面被着、および該１層
目ポリシリコン層への選択的なｐ型不純物導入を行って
いる状態を示す模式的断面図である。

【図６】図５の１層目ポリシリコン層の他の領域へ選択
的なｎ型不純物導入を行っている状態を示す模式的断面
図である。

【図７】図６の１層目ポリシリコン層のパターニングに
よる各取出し電極の形成、ＳｉＯ₂ 層間絶縁膜の全面被
着、エミッタ窓開け用のレジスト・マスクの形成を行っ
た状態を示す模式的断面図である。

【図８】図７の基体上でエミッタ窓開けを行い、イオン
注入によりＶ−ＮＰＮＴｒのベース領域とペデスタル領
域を形成した状態を示す模式的断面図である。

【図９】図８の基体上において、イオン注入によりＶ−
ＰＮＰＴｒのベース領域とペデスタル領域を形成した状
態を示す模式的断面図である。

【図１０】図９の各取出し電極からの不純物拡散による
グラフト・ベース領域とコレクタ取出し領域の形成、お
よびエッチバックによるサイドウォール形成を行った状
態を示す模式的断面図である。

【図１１】図１０の基体上で２層目ポリシリコン層の全
面被着および選択的なｎ型不純物のイオン注入を行って
いる状態を示す模式的断面図である。

【図１２】図１１の２層目ポリシリコン層に選択的にｐ
型不純物のイオン注入を行った後、これをパターニング
してエミッタ取出し電極を形成し、さらに不純物拡散に
よりエミッタ領域を形成した状態を示す模式的断面図で
ある。

【図１３】図１２のＳｉＯ₂ 層間絶縁膜のパターニング
および上層配線の形成を行った状態を示す模式的断面図
である。

【図１４】本発明により作製された相補型バイポーラ・
トランジスタＩＣにおけるＶ−ＰＮＰＴｒの不純物プロ
ファイル図である。

【図１５】本発明の第２の実施の形態にかかる相補型バ
イポーラ・トランジスタの製造プロセスにおいて、ｐ型
Ｓｉ基板に対してＶ−ＮＰＮＴｒのｎ⁺ 型の埋込みコレ
クタ領域の形成、Ｖ−ＰＮＰＴｒのｎ型の埋込み分離領
域の形成、ｎ型エピタキシャル層の成長、素子分離領域
の形成、および基体の平坦化を順次行った状態を示す模
式的断面図である。

【図１６】図１５の基体中にチャネル・ストップ領域と
Ｖ−ＰＮＰＴｒの埋込みコレクタ領域を形成した後、該
基体上でＳｉＯ₂ 層間絶縁膜のパターニング、１層目ポ
リシリコン層の全面被着を経て、該１層目ポリシリコン
層への選択的なｐ型不純物導入を行っている状態を示す
模式的断面図である。

【図１７】図１６の１層目ポリシリコン層の他の領域へ
選択的なｎ型不純物導入を行っている状態を示す模式的
断面図である。

【図１８】図１７の１層目ポリシリコン層をパターニン
グして各取出し電極を形成し、これをＳｉＯ₂ 層間絶縁
膜で被覆し、エミッタ窓開け用のレジスト・マスクを形
成した状態を示す模式的断面図である。

【図１９】図１８の基体について、イオン注入によるベ
ース領域の形成、サイドウォール形成用ＳｉＯ₂ 膜の全
面被着、各取出し電極からの不純物拡散によるグラフト
・ベース領域とコレクタ取出し領域の形成、上記ＳｉＯ
₂ 膜のエッチバックによるサイドウォールの形成を行っ
た状態を示す模式的断面図である。

【図２０】図１９の基体上で２層目ポリシリコン層の全
面被着、該２層目ポリシリコン層からの不純物拡散によ
るエミッタ領域の形成、ＳｉＯ₂ 層間絶縁膜のパターニ
ングによるコンタクト・ホール形成、および上層配線の
形成を行った状態を示す模式的断面図である。

【図２１】本発明の第３の実施の形態にかかる相補型バ
イポーラ・トランジスタの製造プロセスにおいて、チャ
ネル・ストップ層とＶ−ＰＮＰＴｒの埋込みコレクタ領
域の形成が終了した基体のＶ−ＰＮＰＴｒ形成領域に選
択的にイオン注入を行い、ベース領域を形成している状
態を示す模式的断面図である。

【図２２】図２１の基体上でＳｉＯ₂ 層間絶縁膜のパタ
ーニングおよび１層目ポリシリコンの全面被着、および
該１層目ポリシリコン層へのｐ型不純物導入を行ってい
る状態を示す模式的断面図である。

【図２３】図２２の１層目ポリシリコン層のパターニン
グによる各取出し電極の形成、ＳｉＯ₂ 層間絶縁膜の全
面被着、およびエミッタ窓開け用のレジスト・マスクを
形成した状態を示す模式的断面図である。

【図２４】図２３の基体上で、Ｖ−ＮＰＮＴｒのエミッ
タ窓開けを行い、イオン注入によりＶ−ＮＰＮＴｒの真
性べース領域とペデスタル領域とを形成した状態を示す
模式的断面図である。

【図２５】図２４の基体上へのサイドウォール形成用Ｓ
ｉＯ₂ 膜の全面被着を経て、各取出し電極からの不純物
拡散によるグラフト・ベース領域とコレクタ取出し領域
の形成、上記ＳｉＯ₂ 膜のエッチバックによるサイドウ
ォールの形成、およびＶ−ＰＮＰＴｒのエミッタ／ベー
ス窓開けのためのレジスト・マスクの形成を行った状態
を示す模式的断面図である。

【図２６】図２５のＳｉＯ₂ 層間絶縁膜のエッチングに
よるＶ−ＰＮＰＴｒのエミッタ／ベース窓開け、２層目
ポリシリコン層の全面被着、Ｖ−ＰＮＰＴｒのエミッタ
形成領域における選択的なｐ型不純物導入を行っている
状態を示す模式的断面図である。

【図２７】図２６の２層目ポリシリコン層の他の領域に
選択的なｎ型不純物導入を行っている状態を示す模式的
断面図である。

【図２８】図２７の２層目ポリシリコン層のパターニン
グ、ＳｉＯ₂ 層間絶縁膜の全面被着、およびアニールに
よるＶ−ＮＰＮＴｒのエミッタ領域とＶ−ＰＮＰＴｒの
エミッタ領域およびベース領域の形成を行った状態を示
す模式的断面図である。

【図２９】図２８のＳｉＯ₂ 層間絶縁膜のパターニング
によるコンタクト・ホール形成、および上層配線の形成
を行った状態を示す模式的断面図である。

【図３０】本発明の第４の実施の形態にかかるバイポー
ラ・トランジスタの製造プロセスにおいて、チャネル・
ストップ層とＶ−ＰＮＰＴｒの埋込みコレクタ領域の形
成が終了した基体のＶ−ＰＮＰＴｒ形成領域に選択的に
ｎ型不純物のイオン注入を行い、ベース領域を形成して
いる状態を示す模式的断面図である。

【図３１】Ｖ−ＰＮＰＴｒ形成領域に選択的にｎ型不純
物のイオン注入を行い、ベース取出し領域を形成してい
る状態を示す模式的断面図である。

【図３２】図３１の基体上でＳｉＯ₂ 層間絶縁膜のパタ
ーニング、１層目ポリシリコン層の全面被着、および該
１層目ポリシリコン層へのｐ型不純物のイオン注入を行
っている状態を示す模式的断面図である。

【図３３】図３２の１層目ポリシリコン層のパターニン
グによる各取出し電極の形成、ＳｉＯ₂ 層間絶縁膜の全
面被着、およびＶ−ＮＰＮＴｒ形成領域におけるエミッ
タ窓開け用のレジスト・マスクの形成を行った状態を示
す模式的断面図である。

【図３４】図３３の基体上で、Ｖ−ＮＰＮＴｒのエミッ
タ窓開け、ｐ型不純物のイオン注入によるＶ−ＮＰＮＴ
ｒの真性ベース領域の形成、ｎ型不純物のイオン注入に
よるペデスタル領域の形成を行った状態を示す模式的断
面図である。

【図３５】図３４の基体上へのサイドウォール形成用Ｓ
ｉＯ₂ 膜の全面被着を経て、各取出し電極からの不純物
拡散によるＶ−ＮＰＮＴｒのグラフト・ベース領域とＶ
−ＰＮＰＴｒのコレクタ領域およびエミッタ領域の形
成、上記サイドウォール形成用ＳｉＯ₂ のエッチバック
によるサイドウォールの形成、２層目ポリシリコン層の
全面被着、該２層目ポリシリコン層へのｎ型不純物のイ
オン注入を行っている状態を示す模式的断面図である。

【図３６】図３５の２層目ポリシリコン層のパターニン
グ、ＳｉＯ₂ 層間絶縁膜の全面被着、およびアニールに
よるＶ−ＮＰＮＴｒのエミッタ領域の形成を行った状態
を示す模式的断面図である。

【図３７】図３６のＳｉＯ₂ 層間絶縁膜のパターニング
によるコンタクト・ホール形成、および上層配線の形成
を行った状態を示す模式的断面図である。

【図３８】従来の製造方法により作製された相補型バイ
ポーラ・トランジスタの構成例を示す模式的断面図であ
る。

【図３９】従来の相補型バイポーラ・トランジスタＩＣ
におけるＶ−ＰＮＰＴｒの不純物プロファイル図であ
る。

【符号の説明】

１ ｐ型Ｓｉ基板 ２ （Ｖ−ＮＰＮＴｒの）埋込みコレクタ領域 ６ （Ｖ−ＰＮＰＴｒの）埋込み分離領域 ７ ｎ型エピタキシャル層 ９ 素子分離領域 １０Ｃ （Ｖ−ＮＰＮＴｒの）コレクタ取出し領域 １３iso チャネル・ストップ領域 １３Ｃ （Ｖ−ＰＮＰＴｒの）埋込みコレクタ領域 １５Ｂｎ （Ｖ−ＮＰＮＴｒの）ベース取出し電極 １５Ｂｐ，５８Ｂｐ （Ｖ−ＰＮＰＴｒの）ベース取出
し電極 １５Ｃｎ （Ｖ−ＮＰＮＴｒの）コレクタ取出し電極 １５Ｃｐ （Ｖ−ＰＮＰＴｒの）コレクタ取出し電極 １５Ｅｐ （Ｖ−ＰＮＰＴｒの）エミッタ取出し電極 ２０ ＳｉＯ2 層間絶縁膜 ２５ＩＢ （Ｖ−ＮＰＮＴｒの）真性ベース領域 ２９ＩＢ （Ｖ−ＰＮＰＴｒの）真性ベース領域 ３２ＧＢｎ （Ｖ−ＮＰＮＴｒの）グラフト・ベース領
域 ３２ＧＢｐ （Ｖ−ＰＮＰＴｒの）グラフト・ベース領
域 ３２Ｃ （Ｖ−ＰＮＰＴｒの）コレクタ取出し領域 ３２Ｅ，３６Ｅｐ （Ｖ−ＰＮＰＴｒの）エミッタ領域 ３３Ｅｎ，５８Ｅｎ （Ｖ−ＮＰＮＴｒの）エミッタ取
出し電極 ３３Ｅｐ，５８Ｅｐ （Ｖ−ＰＮＰＴｒの）エミッタ取
出し電極 ３６Ｅｎ （Ｖ−ＮＰＮＴｒの）エミッタ領域 ３６ＧＢ （Ｖ−ＰＮＰＴｒの）グラフト・ベース領域 ５３Ｂ，６４Ｂ （Ｖ−ＰＮＰＴｒの）ベース領域 ６７Ｂ （Ｖ−ＰＮＰＴｒの）ベース取出し領域

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/082 H01L 21/8228 H01L 29/732 H01L 21/331

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電型式の縦型バイポーラ・トラン
   ジスタと第２導電型式の縦型バイポーラ・トランジスタ
   とが形成された相補型バイポーラトランジスタを含み、 所定の導電型を有する半導体基板上に、該半導体基板と
   逆の導電型のエピタキシャル層が形成され、 前記半導体基板と前記エピタキシャル層の境界領域に、
   前記第１導電型式の縦型バイポーラ・トランジスタの該
   半導体基板と逆の導電型の埋込みコレクタ領域と前記第
   ２導電型式の縦型バイポーラ・トランジスタの該半導体
   基板と逆の導電型の埋込み分離領域とが前記エピタキシ
   ャル層の素子分離領域を介して形成され、 前記第２導電型式の縦型バイポーラ・トランジスタの埋
   込み分離領域上に、前記第２導電型式の縦型バイポーラ
   ・トランジスタの該半導体基板と同じ導電型の埋込みコ
   レクタ領域が形成された半導体装置の製造方法におい
   て、 前記第１導電型式の縦型バイポーラ・トランジスタの埋
   込みコレクタ領域を形成した後、前記第２導電型式の縦
   型バイポーラ・トランジスタの埋込み分離領域を形成
   し、 前記第２導電型式の縦型バイポーラ・トランジスタの埋
   込み分離領域を形成した後に前記エピタキシャル層を形
   成し、 前記エピタキシャル層に、前記素子分離領域を形成した
   後、前記第２導電型式の縦型バイポーラ・トランジスタ
   の埋込みコレクタ領域を形成する半導体装置の製造方
   法。
2. 【請求項２】 前記第２導電型式の縦型バイポーラ・ト
   ランジスタの埋込み分離領域への不純物導入を高エネル
   ギー・イオン注入により行う請求項１記載の半導体装置
   の製造方法。
3. 【請求項３】 前記第２導電型式の縦型バイポーラ・ト
   ランジスタの埋込みコレクタ領域を、前記第１導電型式
   の縦型バイポーラ・トランジスタのチャネル・ストップ
   領域を形成するための不純物導入工程で同時に形成する
   請求項１記載の半導体装置の製造方法。
4. 【請求項４】 前記不純物導入工程では、イオン加速エ
   ネルギーの異なる条件下で複数回のイオン注入を行う請
   求項３記載の半導体装置の製造方法。
5. 【請求項５】 前記エピタキシャル層に形成される前記
   第１導電型式の縦型バイポーラ・トランジスタのグラフ
   ト・ベース領域と前記第２導電型式の縦型バイポーラ・
   トランジスタのコレクタ取出し領域とを共通の不純物導
   入工程により同時に形成する請求項１記載の半導体装置
   の製造方法。
6. 【請求項６】 前記第１導電型式の縦型バイポーラ・ト
   ランジスタのグラフト・ベース領域と、前記第２導電型
   式の縦型バイポーラ・トランジスタのコレクタ取出し領
   域およびエミッタ領域とを共通の不純物導入工程により
   同時に形成する請求項１記載の半導体装置の製造方法。
7. 【請求項７】 前記第１導電型式の縦型バイポーラ・ト
   ランジスタが縦型ＮＰＮトランジスタであり、前記第２
   導電型式の縦型バイポーラ・トランジスタが縦型ＰＮＰ
   トランジスタであり、前記半導体基板がｐ型半導体基板
   である請求項１記載の半導体装置の製造方法。
8. 【請求項８】 前記請求項１乃至請求項７の何れかの製
   造方法で製造された半導体装置。