JPH05167023A - Ｂｉ−ＣＭＯＳデバイスとその素子分離領域の製造方法 - Google Patents
Ｂｉ−ＣＭＯＳデバイスとその素子分離領域の製造方法Info
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- JPH05167023A JPH05167023A JP35110191A JP35110191A JPH05167023A JP H05167023 A JPH05167023 A JP H05167023A JP 35110191 A JP35110191 A JP 35110191A JP 35110191 A JP35110191 A JP 35110191A JP H05167023 A JPH05167023 A JP H05167023A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ＣＭＯＳプロセスでＢｉ−ＣＭＯ
Ｓデバイスの素子分離領域を形成することで製造コスト
を低減するとともに、素子分離用拡散層の形成領域を縮
小して高集積化を図り、しかも寄生容量の低減を可能に
する。 【構成】 ＮＰＮバイポーラトランジスタ１９とＣＭＯ
Ｓトランジスタ２２とを、例えばエピタキシャル成長層
よりなる半導体層１２に形成したＢｉ−ＣＭＯＳデバイ
ス１０であって、バイポーラトランジスタ形成領域１３
とＣＭＯＳトランジスタ形成領域１４とを分離する素子
分離領域１５を、バイポーラ，ＣＭＯＳ各トランジスタ
形成領域１３，１４の半導体層１２の厚さよりも薄く形
成した半導体層１６に設けたものである。またＮＰＮバ
イポーラトランジスタ１９のＮ+ コレクタ埋込み領域２
３を薄く形成した半導体層１６に延長して形成するとと
もにコレクタ引き出し領域２４を薄く形成した半導体層
１６に設けたものである。
Ｓデバイスの素子分離領域を形成することで製造コスト
を低減するとともに、素子分離用拡散層の形成領域を縮
小して高集積化を図り、しかも寄生容量の低減を可能に
する。 【構成】 ＮＰＮバイポーラトランジスタ１９とＣＭＯ
Ｓトランジスタ２２とを、例えばエピタキシャル成長層
よりなる半導体層１２に形成したＢｉ−ＣＭＯＳデバイ
ス１０であって、バイポーラトランジスタ形成領域１３
とＣＭＯＳトランジスタ形成領域１４とを分離する素子
分離領域１５を、バイポーラ，ＣＭＯＳ各トランジスタ
形成領域１３，１４の半導体層１２の厚さよりも薄く形
成した半導体層１６に設けたものである。またＮＰＮバ
イポーラトランジスタ１９のＮ+ コレクタ埋込み領域２
３を薄く形成した半導体層１６に延長して形成するとと
もにコレクタ引き出し領域２４を薄く形成した半導体層
１６に設けたものである。
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラトランジス
タと相補形ＭＯＳトランジスタとよりなるＢｉ−ＣＭＯ
Ｓデバイスとその素子分離領域の製造方法に関するもの
である。
タと相補形ＭＯＳトランジスタとよりなるＢｉ−ＣＭＯ
Ｓデバイスとその素子分離領域の製造方法に関するもの
である。
【０００２】
【従来の技術】大規模集積回路（ＬＳＩ）は、大規模
化，高集積化が要求されている。特に、相補形ＭＯＳト
ランジスタ（以下ＣＭＯＳトランジスタと称する）の高
集積，低消費電力という特徴とバイポーラトランジスタ
の高速性という特徴とを備えたＢｉ−ＣＭＯＳデバイス
の要求が高くなっている。
化，高集積化が要求されている。特に、相補形ＭＯＳト
ランジスタ（以下ＣＭＯＳトランジスタと称する）の高
集積，低消費電力という特徴とバイポーラトランジスタ
の高速性という特徴とを備えたＢｉ−ＣＭＯＳデバイス
の要求が高くなっている。
【０００３】上記Ｂｉ−ＣＭＯＳデバイスの一例を図７
に示す概略断面図により説明する。図に示すように、Ｐ
形半導体基板７１のバイポーラトランジスタ形成領域７
２の下方にＮ+ コレクタ埋込み領域７３と、当該Ｐ形半
導体基板７１のＰ形ＭＯＳトランジスタ形成領域７４の
下方にＮ+ コレクタ埋込み領域７５とが形成されてい
る。上記Ｐ形半導体基板７１の上面にはＮ形エピタキシ
ャル成長層７６が形成されている。このＮ形エピタキシ
ャル成長層７６のＮ形ＭＯＳトランジスタ形成領域７７
には、Ｐ形ウェル領域７８が形成されている。またＮ形
エピタキシャル成長層７６には、Ｐ形ＭＯＳトランジス
タ形成領域７４とＮ形ＭＯＳトランジスタ形成領域７７
とバイポーラトランジスタ形成領域７２とを分離するＰ
+ 素子分離用拡散層７９，８０が形成されている。また
Ｎ+ コレクタ埋込み領域７３の上面に接続する状態にし
て、Ｎ形エピタキシャル成長層７６にはＮ+ コレクタ引
き出し領域８１が形成されている。
に示す概略断面図により説明する。図に示すように、Ｐ
形半導体基板７１のバイポーラトランジスタ形成領域７
２の下方にＮ+ コレクタ埋込み領域７３と、当該Ｐ形半
導体基板７１のＰ形ＭＯＳトランジスタ形成領域７４の
下方にＮ+ コレクタ埋込み領域７５とが形成されてい
る。上記Ｐ形半導体基板７１の上面にはＮ形エピタキシ
ャル成長層７６が形成されている。このＮ形エピタキシ
ャル成長層７６のＮ形ＭＯＳトランジスタ形成領域７７
には、Ｐ形ウェル領域７８が形成されている。またＮ形
エピタキシャル成長層７６には、Ｐ形ＭＯＳトランジス
タ形成領域７４とＮ形ＭＯＳトランジスタ形成領域７７
とバイポーラトランジスタ形成領域７２とを分離するＰ
+ 素子分離用拡散層７９，８０が形成されている。また
Ｎ+ コレクタ埋込み領域７３の上面に接続する状態にし
て、Ｎ形エピタキシャル成長層７６にはＮ+ コレクタ引
き出し領域８１が形成されている。
【０００４】さらに上記Ｎ形エピタキシャル成長層７６
の上層には、Ｐ形ＭＯＳトランジスタ形成領域７４とＮ
形ＭＯＳトランジスタ形成領域７７とバイポーラトラン
ジスタ形成領域７２とバイポーラトランジスタ形成領域
７２内でＮ+ コレクタ引き出し領域８１−ベース形成領
域８２間とを分離するＬＯＣＯＳ酸化膜８３が設けられ
ている。上記Ｐ形ＭＯＳトランジスタ形成領域７４には
通常のＰ形ＭＯＳトランジスタ８４が形成されていて、
Ｎ形ＭＯＳトランジスタ形成領域７７には通常のＮ形Ｍ
ＯＳトランジスタ８５が形成されている。またバイポー
ラトランジスタ形成領域７２には通常のＮＰＮバイポー
ラトランジスタ８６が設けられている。
の上層には、Ｐ形ＭＯＳトランジスタ形成領域７４とＮ
形ＭＯＳトランジスタ形成領域７７とバイポーラトラン
ジスタ形成領域７２とバイポーラトランジスタ形成領域
７２内でＮ+ コレクタ引き出し領域８１−ベース形成領
域８２間とを分離するＬＯＣＯＳ酸化膜８３が設けられ
ている。上記Ｐ形ＭＯＳトランジスタ形成領域７４には
通常のＰ形ＭＯＳトランジスタ８４が形成されていて、
Ｎ形ＭＯＳトランジスタ形成領域７７には通常のＮ形Ｍ
ＯＳトランジスタ８５が形成されている。またバイポー
ラトランジスタ形成領域７２には通常のＮＰＮバイポー
ラトランジスタ８６が設けられている。
【０００５】ここで素子分離領域に着目する。図８に示
すように、例えばゲート長が０．３μｍ〜０．５μｍ程
度のＣＭＯＳトランジスタのプロセスでは、ＬＯＣＯＳ
酸化時に生じる、いわゆるバーズビーク８７による寸法
変換差を小さくするために、通常、ＬＯＣＯＳ酸化膜８
３を０．２５μｍ〜０．５μｍ程度の厚さに形成する。
すように、例えばゲート長が０．３μｍ〜０．５μｍ程
度のＣＭＯＳトランジスタのプロセスでは、ＬＯＣＯＳ
酸化時に生じる、いわゆるバーズビーク８７による寸法
変換差を小さくするために、通常、ＬＯＣＯＳ酸化膜８
３を０．２５μｍ〜０．５μｍ程度の厚さに形成する。
【０００６】一方バイポーラトランジスタのプロセスで
は、図９に示すように、１．０μｍ程度の厚さに形成し
たＮ形エピタキシャル成長層７６をＬＯＣＯＳ酸化膜８
３またはＬＯＣＯＳ酸化膜８３とＰＮ接合（例えばＰ+
素子分離用拡散層８８）とによって分離しなければなら
ない。このため、ＬＯＣＯＳ酸化膜８３の膜厚は、通常
０．８μｍ〜１．０μｍ程度になる。
は、図９に示すように、１．０μｍ程度の厚さに形成し
たＮ形エピタキシャル成長層７６をＬＯＣＯＳ酸化膜８
３またはＬＯＣＯＳ酸化膜８３とＰＮ接合（例えばＰ+
素子分離用拡散層８８）とによって分離しなければなら
ない。このため、ＬＯＣＯＳ酸化膜８３の膜厚は、通常
０．８μｍ〜１．０μｍ程度になる。
【０００７】上記したように、ＣＭＯＳトランジスタの
プロセスのＬＯＣＯＳ酸化膜とバイポーラトランジスタ
のプロセスのＬＯＣＯＳ酸化膜とでは、膜厚が異なるの
で、それぞれのプロセスに対応したＬＯＣＯＳ酸化膜を
同時に形成することが困難である。
プロセスのＬＯＣＯＳ酸化膜とバイポーラトランジスタ
のプロセスのＬＯＣＯＳ酸化膜とでは、膜厚が異なるの
で、それぞれのプロセスに対応したＬＯＣＯＳ酸化膜を
同時に形成することが困難である。
【０００８】そこで、図１０に示すように、ＣＭＯＳプ
ロセスで形成するＬＯＣＯＳ酸化膜のように、ＬＯＣＯ
Ｓ酸化膜８３を０．４μｍ程度の厚さに形成し、かつＰ
Ｎ接合を形成する。例えば、Ｐ+ 素子分離用拡散層８８
を１．２μｍ程度の深さに形成することによりバイポー
ラトランジスタの素子分離領域を形成する。上記Ｐ+ 素
子分離用拡散層８８は、イオン注入法によって、不純物
をＮ形エピタキシャル成長層７６に導入した後、アニー
ル処理によって、導入した不純物をエピタキシャル成長
層７６とＰ形半導体基板７１とに拡散して形成される。
ロセスで形成するＬＯＣＯＳ酸化膜のように、ＬＯＣＯ
Ｓ酸化膜８３を０．４μｍ程度の厚さに形成し、かつＰ
Ｎ接合を形成する。例えば、Ｐ+ 素子分離用拡散層８８
を１．２μｍ程度の深さに形成することによりバイポー
ラトランジスタの素子分離領域を形成する。上記Ｐ+ 素
子分離用拡散層８８は、イオン注入法によって、不純物
をＮ形エピタキシャル成長層７６に導入した後、アニー
ル処理によって、導入した不純物をエピタキシャル成長
層７６とＰ形半導体基板７１とに拡散して形成される。
【０００９】また図１１に示すＢｉ−ＣＭＯＳデバイス
９０では、Ｐ形半導体基板９１の上層にＮ+ 埋込み拡散
層９２が形成されている。上記Ｐ形半導体基板９１の上
面にはＮ形エピタキシャル成長層９３が形成されてい
る。このＮ形エピタキシャル成長層９３の上層には、Ｌ
ＯＣＯＳ酸化膜９４が形成されている。また当該ＬＯＣ
ＯＳ酸化膜９４の下方のＮ形エピタキシャル成長層９３
には、Ｐ形半導体基板９１に達するトレンチ素子分離領
域９５が形成されている。上記ＬＯＣＯＳ酸化膜９４と
トレンチ素子分離領域９５とによって、バイポーラトラ
ンジスタ形成領域９６と各ＭＯＳトランジスタ形成領域
９７，９８とが分離されている。
９０では、Ｐ形半導体基板９１の上層にＮ+ 埋込み拡散
層９２が形成されている。上記Ｐ形半導体基板９１の上
面にはＮ形エピタキシャル成長層９３が形成されてい
る。このＮ形エピタキシャル成長層９３の上層には、Ｌ
ＯＣＯＳ酸化膜９４が形成されている。また当該ＬＯＣ
ＯＳ酸化膜９４の下方のＮ形エピタキシャル成長層９３
には、Ｐ形半導体基板９１に達するトレンチ素子分離領
域９５が形成されている。上記ＬＯＣＯＳ酸化膜９４と
トレンチ素子分離領域９５とによって、バイポーラトラ
ンジスタ形成領域９６と各ＭＯＳトランジスタ形成領域
９７，９８とが分離されている。
【００１０】
【発明が解決しようとする課題】しかしながら、素子分
離用拡散層を深く形成することによって素子分離領域を
形成した場合には、素子分離用拡散層が横方向にも拡散
されるために、素子分離領域が増大する。このため、素
子分離領域を形成する面積が大きくなり、高集積化の妨
げになって集積度が低下するとともに、コレクタ−基板
間の寄生容量などが増大して素子性能が低下する。また
トレンチ素子分離領域を用いた素子分離法は、トレンチ
を形成する工程とトレンチ内に絶縁体を埋め込む工程と
その後の平坦化工程とが必要になるので、大幅な工程増
になる。この結果、製造コストが高くなる。
離用拡散層を深く形成することによって素子分離領域を
形成した場合には、素子分離用拡散層が横方向にも拡散
されるために、素子分離領域が増大する。このため、素
子分離領域を形成する面積が大きくなり、高集積化の妨
げになって集積度が低下するとともに、コレクタ−基板
間の寄生容量などが増大して素子性能が低下する。また
トレンチ素子分離領域を用いた素子分離法は、トレンチ
を形成する工程とトレンチ内に絶縁体を埋め込む工程と
その後の平坦化工程とが必要になるので、大幅な工程増
になる。この結果、製造コストが高くなる。
【００１１】本発明は、簡単なプロセスで素子性能と高
集積化に優れたＢｉ−ＣＭＯＳデバイスとその素子分離
領域の製造方法を提供することを目的とする。
集積化に優れたＢｉ−ＣＭＯＳデバイスとその素子分離
領域の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたＢｉ−ＣＭＯＳデバイスとその素
子分離領域の製造方法である。すなわち、バイポーラト
ランジスタと相補形ＭＯＳトランジスタとを半導体層に
形成したＢｉ−ＣＭＯＳデバイスであって、バイポーラ
トランジスタの形成領域と相補形ＭＯＳトランジスタの
形成領域とを分離するための素子分離領域を、各トラン
ジスタの形成領域の半導体層の厚さよりも薄く形成した
半導体層に設けたものである。またバイポーラトランジ
スタ形成領域とその周囲における別のデバイスのトラン
ジスタ形成領域とを分離するための素子分離領域を、各
トランジスタの形成領域の半導体層の厚さよりも薄く形
成した半導体層に設けたものである。上記各構成のＢｉ
−ＣＭＯＳデバイスの半導体層を、エピタキシャル成長
層で形成したものである。または上記各構成のＢｉ−Ｃ
ＭＯＳデバイスのバイポーラトランジスタのコレクタ埋
込み領域を、薄く形成した半導体層に延長して形成する
とともに、コレクタ埋込み領域に接続するコレクタ引き
出し領域を薄く形成した半導体層に設けたものである。
成するためになされたＢｉ−ＣＭＯＳデバイスとその素
子分離領域の製造方法である。すなわち、バイポーラト
ランジスタと相補形ＭＯＳトランジスタとを半導体層に
形成したＢｉ−ＣＭＯＳデバイスであって、バイポーラ
トランジスタの形成領域と相補形ＭＯＳトランジスタの
形成領域とを分離するための素子分離領域を、各トラン
ジスタの形成領域の半導体層の厚さよりも薄く形成した
半導体層に設けたものである。またバイポーラトランジ
スタ形成領域とその周囲における別のデバイスのトラン
ジスタ形成領域とを分離するための素子分離領域を、各
トランジスタの形成領域の半導体層の厚さよりも薄く形
成した半導体層に設けたものである。上記各構成のＢｉ
−ＣＭＯＳデバイスの半導体層を、エピタキシャル成長
層で形成したものである。または上記各構成のＢｉ−Ｃ
ＭＯＳデバイスのバイポーラトランジスタのコレクタ埋
込み領域を、薄く形成した半導体層に延長して形成する
とともに、コレクタ埋込み領域に接続するコレクタ引き
出し領域を薄く形成した半導体層に設けたものである。
【００１３】また上記各Ｂｉ−ＣＭＯＳデバイスの素子
分離領域の製造方法であって、第１の工程で、半導体基
板の上層にコレクタ埋込み領域を形成した後、半導体基
板の上面に半導体層を形成し、次いで第２の工程で、バ
イポーラトランジスタ形成領域と相補形ＭＯＳトランジ
スタの形成領域とを分離するための素子分離領域を形成
する半導体層の上層を除去して、薄く形成した半導体層
を設ける。その後第３の工程で、薄く形成した半導体層
に素子分離領域を設ける。または上記第２の工程で、バ
イポーラトランジスタ形成領域とその周囲における別の
デバイスのトランジスタ形成領域とを分離するための素
子分離領域を形成する半導体層の上層を除去して、薄く
形成した半導体層を設ける。
分離領域の製造方法であって、第１の工程で、半導体基
板の上層にコレクタ埋込み領域を形成した後、半導体基
板の上面に半導体層を形成し、次いで第２の工程で、バ
イポーラトランジスタ形成領域と相補形ＭＯＳトランジ
スタの形成領域とを分離するための素子分離領域を形成
する半導体層の上層を除去して、薄く形成した半導体層
を設ける。その後第３の工程で、薄く形成した半導体層
に素子分離領域を設ける。または上記第２の工程で、バ
イポーラトランジスタ形成領域とその周囲における別の
デバイスのトランジスタ形成領域とを分離するための素
子分離領域を形成する半導体層の上層を除去して、薄く
形成した半導体層を設ける。
【００１４】
【作用】上記構成のＢｉ−ＣＭＯＳデバイスでは、バイ
ポーラトランジスタ形成領域と他のトランジスタ形成領
域とを分離するための素子分離領域を、各トランジスタ
の形成領域における半導体層の厚さよりも薄く形成した
半導体層に設けたので、素子分離領域の深さが浅くて
も、十分に素子分離機能を果たす。このため、例えば素
子分離領域を拡散層で形成した場合には、素子分離用拡
散層の横方向の拡散が低減される。したがって、素子分
離領域の形成面積が縮小される。
ポーラトランジスタ形成領域と他のトランジスタ形成領
域とを分離するための素子分離領域を、各トランジスタ
の形成領域における半導体層の厚さよりも薄く形成した
半導体層に設けたので、素子分離領域の深さが浅くて
も、十分に素子分離機能を果たす。このため、例えば素
子分離領域を拡散層で形成した場合には、素子分離用拡
散層の横方向の拡散が低減される。したがって、素子分
離領域の形成面積が縮小される。
【００１５】上記構成のＢｉ−ＣＭＯＳデバイスの半導
体層を、エピタキシャル成長層で形成したので、バイポ
ーラトランジスタの性能の低下がなくなる。また上記各
構成のＢｉ−ＣＭＯＳデバイスでは、コレクタ引き出し
領域を薄く形成した半導体層に設けたので、コレクタ引
き出し領域の深さが浅くなる。このため、コレクタ引き
出し領域の横方向の拡散が低減されるので、コレクタ引
き出し領域の形成面積が縮小される。
体層を、エピタキシャル成長層で形成したので、バイポ
ーラトランジスタの性能の低下がなくなる。また上記各
構成のＢｉ−ＣＭＯＳデバイスでは、コレクタ引き出し
領域を薄く形成した半導体層に設けたので、コレクタ引
き出し領域の深さが浅くなる。このため、コレクタ引き
出し領域の横方向の拡散が低減されるので、コレクタ引
き出し領域の形成面積が縮小される。
【００１６】また上記製造方法によれば、バイポーラト
ランジスタ形成領域と相補形ＭＯＳトランジスタの形成
領域とを分離する半導体層を薄く形成する。または、バ
イポーラトランジスタ形成領域とその周囲における別の
デバイスのトランジスタ形成領域とを分離する半導体層
を薄く形成する。その後、薄く形成した半導体層に素子
分離領域を形成する。このため、ＣＭＯＳトランジスタ
のプロセスでバイポーラトランジスタの素子分離領域が
形成される。
ランジスタ形成領域と相補形ＭＯＳトランジスタの形成
領域とを分離する半導体層を薄く形成する。または、バ
イポーラトランジスタ形成領域とその周囲における別の
デバイスのトランジスタ形成領域とを分離する半導体層
を薄く形成する。その後、薄く形成した半導体層に素子
分離領域を形成する。このため、ＣＭＯＳトランジスタ
のプロセスでバイポーラトランジスタの素子分離領域が
形成される。
【００１７】
【実施例】本発明の実施例を図１に示す概略構成断面図
により説明する。例えば半導体基板１１としてＰ形単結
晶シリコン基板を用いる。この半導体基板１１の上面に
はＮ形の半導体層１２が形成されている。この半導体層
１２は、バイポーラトランジスタ形成領域１３と相補形
ＭＯＳ（ＣＭＯＳ）トランジスタ形成領域１４とを分離
する素子分離領域１５が形成される部分が、バイポーラ
トランジスタ形成領域１３とＣＭＯＳトランジスタ形成
領域１４の各半導体層１２の厚さよりも薄く形成されて
いる（以下上記薄く形成した半導体層の部分を薄く形成
した半導体層１６とする）。例えばバイポーラトランジ
スタ形成領域１３とＣＭＯＳトランジスタ形成領域１４
との各半導体層１２はおよそ１．０μｍの膜厚に形成さ
れていて、また薄く形成した半導体層１６はおよそ０．
４μｍの膜厚に形成されている。
により説明する。例えば半導体基板１１としてＰ形単結
晶シリコン基板を用いる。この半導体基板１１の上面に
はＮ形の半導体層１２が形成されている。この半導体層
１２は、バイポーラトランジスタ形成領域１３と相補形
ＭＯＳ（ＣＭＯＳ）トランジスタ形成領域１４とを分離
する素子分離領域１５が形成される部分が、バイポーラ
トランジスタ形成領域１３とＣＭＯＳトランジスタ形成
領域１４の各半導体層１２の厚さよりも薄く形成されて
いる（以下上記薄く形成した半導体層の部分を薄く形成
した半導体層１６とする）。例えばバイポーラトランジ
スタ形成領域１３とＣＭＯＳトランジスタ形成領域１４
との各半導体層１２はおよそ１．０μｍの膜厚に形成さ
れていて、また薄く形成した半導体層１６はおよそ０．
４μｍの膜厚に形成されている。
【００１８】また、上記薄く形成した半導体層１６に
は、バイポーラトランジスタ形成領域１３とＣＭＯＳト
ランジスタ形成領域１４とを分離する素子分離領域１５
が形成されている。この素子分離領域１５は、膜厚がお
よそ０．４μｍのＬＯＣＯＳ酸化膜１７とこのＬＯＣＯ
Ｓ酸化膜１７の下面より上記半導体基板１１に達するＰ
+ 素子分離用拡散層１８とにより形成されている。上記
バイポーラトランジスタ形成領域１３の半導体層１２に
は、ＮＰＮバイポーラトランジスタ１９が形成されてい
る。またＣＭＯＳトランジスタ形成領域１４の半導体層
１２には、Ｎ形ＭＯＳトランジスタ２０とＰ形ＭＯＳト
ランジスタ２１とよりなるＣＭＯＳトランジスタ２２が
形成されている。上記の如くに、Ｂｉ−ＣＭＯＳデバイ
ス１０は構成されている。
は、バイポーラトランジスタ形成領域１３とＣＭＯＳト
ランジスタ形成領域１４とを分離する素子分離領域１５
が形成されている。この素子分離領域１５は、膜厚がお
よそ０．４μｍのＬＯＣＯＳ酸化膜１７とこのＬＯＣＯ
Ｓ酸化膜１７の下面より上記半導体基板１１に達するＰ
+ 素子分離用拡散層１８とにより形成されている。上記
バイポーラトランジスタ形成領域１３の半導体層１２に
は、ＮＰＮバイポーラトランジスタ１９が形成されてい
る。またＣＭＯＳトランジスタ形成領域１４の半導体層
１２には、Ｎ形ＭＯＳトランジスタ２０とＰ形ＭＯＳト
ランジスタ２１とよりなるＣＭＯＳトランジスタ２２が
形成されている。上記の如くに、Ｂｉ−ＣＭＯＳデバイ
ス１０は構成されている。
【００１９】上記第１に実施例で説明したＢｉ−ＣＭＯ
Ｓデバイス１０の半導体層１２は、半導体基板１１より
シリコンをエピタキシャル成長させたＮ形エピタキシャ
ル成長層で形成されている。なおイオン注入法によっ
て、半導体基板１１の上層にＮ形不純物を導入して設け
たＮ形ウェル領域を上記半導体層１２とすることも可能
である。
Ｓデバイス１０の半導体層１２は、半導体基板１１より
シリコンをエピタキシャル成長させたＮ形エピタキシャ
ル成長層で形成されている。なおイオン注入法によっ
て、半導体基板１１の上層にＮ形不純物を導入して設け
たＮ形ウェル領域を上記半導体層１２とすることも可能
である。
【００２０】また上記図１に示す如く、Ｎ+ コレクタ埋
込み領域２３は薄く形成した半導体層１６に延長して形
成される。さらに薄く形成した半導体層１６には、Ｎ+
コレクタ埋込み領域２３に接続する状態に、Ｎ+ コレク
タ引き出し領域２４が形成されている。
込み領域２３は薄く形成した半導体層１６に延長して形
成される。さらに薄く形成した半導体層１６には、Ｎ+
コレクタ埋込み領域２３に接続する状態に、Ｎ+ コレク
タ引き出し領域２４が形成されている。
【００２１】次にＢｉ−ＣＭＯＳデバイス１０の素子分
離領域１５の製造方法を、図２に示す製造工程図により
説明する。図２の（１）に示す第１の工程で、通常の埋
込み拡散層を形成する方法によって、半導体基板１１の
上層にＮ+コレクタ埋込み領域２３を形成する。この半
導体基板１１は、例えば結晶方位が＜１００＞の単結晶
シリコン基板を用いる。その後通常のエピタキシャル成
長法によって、当該半導体基板１１の上面に、例えばＮ
形エピタキシャル成長層（ρ＝１．０Ω・ｃｍ）よりな
る半導体層１２を１．０μｍの厚さに形成する。
離領域１５の製造方法を、図２に示す製造工程図により
説明する。図２の（１）に示す第１の工程で、通常の埋
込み拡散層を形成する方法によって、半導体基板１１の
上層にＮ+コレクタ埋込み領域２３を形成する。この半
導体基板１１は、例えば結晶方位が＜１００＞の単結晶
シリコン基板を用いる。その後通常のエピタキシャル成
長法によって、当該半導体基板１１の上面に、例えばＮ
形エピタキシャル成長層（ρ＝１．０Ω・ｃｍ）よりな
る半導体層１２を１．０μｍの厚さに形成する。
【００２２】次いで図２の（２）に示す第２の工程で、
通常のホトリソグラフィーによって、バイポーラトラン
ジスタ形成領域１３とＣＭＯＳトランジスタ形成領域１
４とを分離する素子分離領域（図示せず）の形成領域と
を除く半導体層１２を覆う状態に、レジストのエッチン
グマスク２５を形成する。そして、通常のドライエッチ
ングによって、半導体層１２の上層（２点鎖線で示す部
分）を除去して薄く形成した半導体層１６を設ける。上
記エッチングのプロセス条件としては、エッチングガス
に四塩化ケイ素（ＳｉＣｌ4 ）と窒素（Ｎ2）との混合
ガスを用い、通常の反応性イオンエッチングによって、
テーパエッチングを行う。そして、各段差部２６にテー
パを形成する。このとき、基板エッチング量はおよそ６
００ｎｍとする。
通常のホトリソグラフィーによって、バイポーラトラン
ジスタ形成領域１３とＣＭＯＳトランジスタ形成領域１
４とを分離する素子分離領域（図示せず）の形成領域と
を除く半導体層１２を覆う状態に、レジストのエッチン
グマスク２５を形成する。そして、通常のドライエッチ
ングによって、半導体層１２の上層（２点鎖線で示す部
分）を除去して薄く形成した半導体層１６を設ける。上
記エッチングのプロセス条件としては、エッチングガス
に四塩化ケイ素（ＳｉＣｌ4 ）と窒素（Ｎ2）との混合
ガスを用い、通常の反応性イオンエッチングによって、
テーパエッチングを行う。そして、各段差部２６にテー
パを形成する。このとき、基板エッチング量はおよそ６
００ｎｍとする。
【００２３】その後、エッチングマスク２５を、例えば
アッシャー処理によって除去する。次いで第３の工程を
行う。図２の（３）に示すように、まず８５０℃の乾燥
酸素雰囲気で熱酸化して、半導体層１２の表層に酸化シ
リコン膜２７を、例えば５．０ｎｍの厚さに形成する。
次いで通常の化学的気相成長法によって、酸化シリコン
膜２７の上面に多結晶シリコン膜２８を例えば５０．０
ｎｍの厚さに形成する。続いて通常の低圧化学的気相成
長法によって、多結晶シリコン膜２８の上面に窒化シリ
コン膜２９を、例えば１００．０ｎｍの厚さに形成す
る。その後レジストのエッチングマスク３０を、バイポ
ーラトランジスタ形成領域（１３）とＣＭＯＳトランジ
スタ形成領域（１４）上に設けた後、トリフロロメタン
（ＣＨＦ3 ）と酸素（Ｏ2 ）との混合ガスをエッチング
ガスに用いた通常の反応性イオンエッチングによって、
窒化シリコン膜２９の２点鎖線で示す部分を除去する。
その後、例えばアッシャー処理によって、エッチングマ
スク３０を除去する。
アッシャー処理によって除去する。次いで第３の工程を
行う。図２の（３）に示すように、まず８５０℃の乾燥
酸素雰囲気で熱酸化して、半導体層１２の表層に酸化シ
リコン膜２７を、例えば５．０ｎｍの厚さに形成する。
次いで通常の化学的気相成長法によって、酸化シリコン
膜２７の上面に多結晶シリコン膜２８を例えば５０．０
ｎｍの厚さに形成する。続いて通常の低圧化学的気相成
長法によって、多結晶シリコン膜２８の上面に窒化シリ
コン膜２９を、例えば１００．０ｎｍの厚さに形成す
る。その後レジストのエッチングマスク３０を、バイポ
ーラトランジスタ形成領域（１３）とＣＭＯＳトランジ
スタ形成領域（１４）上に設けた後、トリフロロメタン
（ＣＨＦ3 ）と酸素（Ｏ2 ）との混合ガスをエッチング
ガスに用いた通常の反応性イオンエッチングによって、
窒化シリコン膜２９の２点鎖線で示す部分を除去する。
その後、例えばアッシャー処理によって、エッチングマ
スク３０を除去する。
【００２４】続いて図２の（４）に示す如く、素子分離
領域１５を形成するには、例えば通常のＬＯＣＯＳ酸化
法によって、窒化シリコン膜２９が形成されていない部
分に、およそ４００ｎｍの厚さの酸化シリコンよりなる
ＬＯＣＯＳ酸化膜１７を形成する。このＬＯＣＯＳ酸化
法では、９５０℃の蒸気雰囲気におよそ１２０分間放置
することによって、半導体基板１１の上層を２００ｎｍ
程度酸化する。このとき、薄く形成した半導体層１６
は、実質上、半導体層１２を８００ｎｍ程度掘り下げた
のと同様になる。
領域１５を形成するには、例えば通常のＬＯＣＯＳ酸化
法によって、窒化シリコン膜２９が形成されていない部
分に、およそ４００ｎｍの厚さの酸化シリコンよりなる
ＬＯＣＯＳ酸化膜１７を形成する。このＬＯＣＯＳ酸化
法では、９５０℃の蒸気雰囲気におよそ１２０分間放置
することによって、半導体基板１１の上層を２００ｎｍ
程度酸化する。このとき、薄く形成した半導体層１６
は、実質上、半導体層１２を８００ｎｍ程度掘り下げた
のと同様になる。
【００２５】また上記ＬＯＣＯＳ酸化法のプロセスは、
通常のＣＭＯＳトランジスタの素子分離領域として形成
されるのＬＯＣＯＳ酸化プロセスと同様である。さらに
このＬＯＣＯＳ酸化法で形成したＬＯＣＯＳ酸化膜１７
のバーズビーク長は、およそ０．１μｍ〜０．２μｍ程
度なので、ゲート長が０．５μｍ程度のＭＯＳトランジ
スタの形成が可能になる。また前記半導体層１２を除去
するときにテーパエッチングしたので、ＬＯＣＯＳ酸化
時には、段差の角部に集中する応力が低減される。この
結果、半導体層１２に結晶欠陥が発生し難くなる。
通常のＣＭＯＳトランジスタの素子分離領域として形成
されるのＬＯＣＯＳ酸化プロセスと同様である。さらに
このＬＯＣＯＳ酸化法で形成したＬＯＣＯＳ酸化膜１７
のバーズビーク長は、およそ０．１μｍ〜０．２μｍ程
度なので、ゲート長が０．５μｍ程度のＭＯＳトランジ
スタの形成が可能になる。また前記半導体層１２を除去
するときにテーパエッチングしたので、ＬＯＣＯＳ酸化
時には、段差の角部に集中する応力が低減される。この
結果、半導体層１２に結晶欠陥が発生し難くなる。
【００２６】次いで、例えばリン酸溶液を用いたウェッ
トエッチングによって、窒化シリコン膜２９（２点鎖線
で示す部分）を除去する。続いて水酸化カリウム溶液を
用いたウェットエッチングによって、多結晶シリコン膜
２８（１点鎖線で示す部分）を除去する。さらにフッ化
水素酸溶液を用いたウェットエッチングによって、酸化
シリコン膜２７（破線で示す部分）を除去する。
トエッチングによって、窒化シリコン膜２９（２点鎖線
で示す部分）を除去する。続いて水酸化カリウム溶液を
用いたウェットエッチングによって、多結晶シリコン膜
２８（１点鎖線で示す部分）を除去する。さらにフッ化
水素酸溶液を用いたウェットエッチングによって、酸化
シリコン膜２７（破線で示す部分）を除去する。
【００２７】その後、半導体層１２とＬＯＣＯＳ酸化膜
１７との上面に、素子分離用拡散層を形成するためのイ
オン注入マスク（図示せず）を、例えばレジストで形成
する。次いでＬＯＣＯＳ酸化膜１７を通して半導体層１
２にホウ素（Ｂ+ ）をイオン注入して、Ｐ+ 素子分離用
拡散層１８を形成する。このとき、同時にＣＭＯＳトラ
ンジスタのＮ形ＭＯＳトランジスタ形成領域の半導体層
１２にホウ素（Ｂ+ ）をイオン注入し、Ｐ形ウェル領域
３２を形成する。上記イオン注入条件としては、例えば
イオン注入する不純物としてホウ素（Ｂ+ ）を用い、打
ち込みエネルギーを１５０ｋｅＶ〜２００ｋｅＶ、ドー
ズ量を１×１０13／ｃｍ2 〜５×１０13／ｃｍ2 に設定
する。その後、イオン注入マスクを、例えばアッシャー
処理によって除去する。次いで、例えば９００℃の温度
雰囲気中でおよそ３０分間のアニール処理を行って、Ｐ
+ 素子分離用拡散層１８とＰ形ウェル領域３２との拡散
処理を行う。
１７との上面に、素子分離用拡散層を形成するためのイ
オン注入マスク（図示せず）を、例えばレジストで形成
する。次いでＬＯＣＯＳ酸化膜１７を通して半導体層１
２にホウ素（Ｂ+ ）をイオン注入して、Ｐ+ 素子分離用
拡散層１８を形成する。このとき、同時にＣＭＯＳトラ
ンジスタのＮ形ＭＯＳトランジスタ形成領域の半導体層
１２にホウ素（Ｂ+ ）をイオン注入し、Ｐ形ウェル領域
３２を形成する。上記イオン注入条件としては、例えば
イオン注入する不純物としてホウ素（Ｂ+ ）を用い、打
ち込みエネルギーを１５０ｋｅＶ〜２００ｋｅＶ、ドー
ズ量を１×１０13／ｃｍ2 〜５×１０13／ｃｍ2 に設定
する。その後、イオン注入マスクを、例えばアッシャー
処理によって除去する。次いで、例えば９００℃の温度
雰囲気中でおよそ３０分間のアニール処理を行って、Ｐ
+ 素子分離用拡散層１８とＰ形ウェル領域３２との拡散
処理を行う。
【００２８】上記の如くして、バイポーラトランジスタ
形成領域１３とＣＭＯＳトランジスタ形成領域１４とを
分離する素子分離領域１５が形成される。このように、
ＬＯＣＯＳ酸化後にＰ+ 素子分離用拡散層１８をイオン
注入法により形成することにより、Ｐ+ 素子分離用拡散
層１８の必要以上の拡散がなくなるとともにエピタキシ
ャル成長時のオートドーピングが防止できる。
形成領域１３とＣＭＯＳトランジスタ形成領域１４とを
分離する素子分離領域１５が形成される。このように、
ＬＯＣＯＳ酸化後にＰ+ 素子分離用拡散層１８をイオン
注入法により形成することにより、Ｐ+ 素子分離用拡散
層１８の必要以上の拡散がなくなるとともにエピタキシ
ャル成長時のオートドーピングが防止できる。
【００２９】次に上記の如くに形成した素子分離領域を
用いたＢｉ−ＣＭＯＳデバイスの製造方法を、図３，図
４に示す各製造工程図（その１），（その２）により説
明する。図では、前記図１で説明した構造のＢｉ−ＣＭ
ＯＳデバイスを形成する場合を説明する。図３の（１）
に示すように、通常のイオン注入法によって、例えばヒ
素（Ａｓ+ ）を所定の半導体層１２の領域にイオン注入
して、ＬＯＣＯＳ酸化膜１７，１７間の半導体層１２に
Ｎ+ コレクタ引き出し領域２４をＮ+ コレクタ埋込み領
域２３に接続する状態に形成する。このＮ+ コレクタ引
き出し領域２４は、Ｐ形ウェル領域３２を形成する前に
行うことも可能である。
用いたＢｉ−ＣＭＯＳデバイスの製造方法を、図３，図
４に示す各製造工程図（その１），（その２）により説
明する。図では、前記図１で説明した構造のＢｉ−ＣＭ
ＯＳデバイスを形成する場合を説明する。図３の（１）
に示すように、通常のイオン注入法によって、例えばヒ
素（Ａｓ+ ）を所定の半導体層１２の領域にイオン注入
して、ＬＯＣＯＳ酸化膜１７，１７間の半導体層１２に
Ｎ+ コレクタ引き出し領域２４をＮ+ コレクタ埋込み領
域２３に接続する状態に形成する。このＮ+ コレクタ引
き出し領域２４は、Ｐ形ウェル領域３２を形成する前に
行うことも可能である。
【００３０】次いで上記処理した半導体基板１１を８５
０℃の蒸気酸化雰囲気中に１５分間放置して、露出して
いる半導体層１２の上層に、ゲート酸化膜３３を例えば
１５．０ｎｍの厚さに形成する。続いて通常の化学的気
相成長法によって、ＬＯＣＯＳ酸化膜１７とゲート酸化
膜３３との上面に第１の多結晶シリコン膜３４を例えば
５０．０ｎｍ程度の厚さに形成する。その後ＣＭＯＳト
ランジスタの形成領域のゲート酸化膜３３とバイポーラ
トランジスタのエミッタ形成領域上のゲート酸化膜３３
とを覆うエッチングマスク３５をレジストで形成する。
次いで例えばトリクロロトリフルオロエタン（Ｃ2 Ｃｌ
3 Ｆ3 ）と六フッ化イオウ（ＳＦ6 ）との混合ガスをエ
ッチングガスに用いた反応性イオンエッチングによっ
て、第１の多結晶シリコン膜３４の２点鎖線で示す部分
を除去し、続いてトリフルオロメタン（ＣＨＦ3 ）と酸
素（Ｏ2 ）との混合ガスをエッチングガスに用いた反応
性イオンエッチングによって、ゲート酸化膜３３の１点
鎖線で示す部分を除去する。
０℃の蒸気酸化雰囲気中に１５分間放置して、露出して
いる半導体層１２の上層に、ゲート酸化膜３３を例えば
１５．０ｎｍの厚さに形成する。続いて通常の化学的気
相成長法によって、ＬＯＣＯＳ酸化膜１７とゲート酸化
膜３３との上面に第１の多結晶シリコン膜３４を例えば
５０．０ｎｍ程度の厚さに形成する。その後ＣＭＯＳト
ランジスタの形成領域のゲート酸化膜３３とバイポーラ
トランジスタのエミッタ形成領域上のゲート酸化膜３３
とを覆うエッチングマスク３５をレジストで形成する。
次いで例えばトリクロロトリフルオロエタン（Ｃ2 Ｃｌ
3 Ｆ3 ）と六フッ化イオウ（ＳＦ6 ）との混合ガスをエ
ッチングガスに用いた反応性イオンエッチングによっ
て、第１の多結晶シリコン膜３４の２点鎖線で示す部分
を除去し、続いてトリフルオロメタン（ＣＨＦ3 ）と酸
素（Ｏ2 ）との混合ガスをエッチングガスに用いた反応
性イオンエッチングによって、ゲート酸化膜３３の１点
鎖線で示す部分を除去する。
【００３１】その後エッチングマスク３５を、例えばア
ッシャー処理によって除去する。次いで図３の（２）に
示すように、例えば通常の化学的気相成長法によって、
第１の多結晶シリコン膜３４側の全面に第２の多結晶シ
リコン膜３６を２５０ｎｍの厚さに形成する。さらに例
えば通常の化学的気相成長法によって、第２の多結晶シ
リコン膜３６の上面に第１の酸化シリコン膜３７を３０
０ｎｍの厚さに形成する。
ッシャー処理によって除去する。次いで図３の（２）に
示すように、例えば通常の化学的気相成長法によって、
第１の多結晶シリコン膜３４側の全面に第２の多結晶シ
リコン膜３６を２５０ｎｍの厚さに形成する。さらに例
えば通常の化学的気相成長法によって、第２の多結晶シ
リコン膜３６の上面に第１の酸化シリコン膜３７を３０
０ｎｍの厚さに形成する。
【００３２】続いて図３の（３）に示すように、通常の
ホトリソグラフィーと反応性イオンエッチングとによっ
て、第２の多結晶シリコン膜３６でバイポーラトランジ
スタのエミッタ電極３８，コレクタ電極３９とを形成す
るとともに、第１，第２の多結晶シリコン膜３４，３６
でＣＭＯＳトランジスタのＮ形ＭＯＳトランジスタ（２
０）のゲート４０とＰ形ＭＯＳトランジスタ（２１）の
ゲート４１とを形成する。上記第１の酸化シリコン膜３
７のエッチングでは、例えばトリフルオロメタン（ＣＨ
Ｆ3 ）と酸素（Ｏ2 ）との混合ガスをエッチングガスに
用い、上記第１，第２多結晶シリコン膜３４，３６のエ
ッチングでは、例えばトリクロロトリフルオロエタン
（Ｃ2 Ｃｌ3 Ｆ3 ）と六フッ化イオウ（ＳＦ6 ）との混
合ガスをエッチングガスに用いる。なおこのエッチング
時には、第１，第２多結晶シリコン膜３４，３６と第２
多結晶シリコン膜３６との膜厚差に起因してバイポーラ
トランジスタ形成領域１３の半導体層１２の上層がエッ
チングされるが、そのエッチング深さは５０ｎｍ〜１０
０ｎｍなので、バイポーラトランジスタの特性には影響
を及ぼさない。
ホトリソグラフィーと反応性イオンエッチングとによっ
て、第２の多結晶シリコン膜３６でバイポーラトランジ
スタのエミッタ電極３８，コレクタ電極３９とを形成す
るとともに、第１，第２の多結晶シリコン膜３４，３６
でＣＭＯＳトランジスタのＮ形ＭＯＳトランジスタ（２
０）のゲート４０とＰ形ＭＯＳトランジスタ（２１）の
ゲート４１とを形成する。上記第１の酸化シリコン膜３
７のエッチングでは、例えばトリフルオロメタン（ＣＨ
Ｆ3 ）と酸素（Ｏ2 ）との混合ガスをエッチングガスに
用い、上記第１，第２多結晶シリコン膜３４，３６のエ
ッチングでは、例えばトリクロロトリフルオロエタン
（Ｃ2 Ｃｌ3 Ｆ3 ）と六フッ化イオウ（ＳＦ6 ）との混
合ガスをエッチングガスに用いる。なおこのエッチング
時には、第１，第２多結晶シリコン膜３４，３６と第２
多結晶シリコン膜３６との膜厚差に起因してバイポーラ
トランジスタ形成領域１３の半導体層１２の上層がエッ
チングされるが、そのエッチング深さは５０ｎｍ〜１０
０ｎｍなので、バイポーラトランジスタの特性には影響
を及ぼさない。
【００３３】次いで図４の（４）に示すように、通常の
イオン注入法によって、リン（Ｐ+ ）を各ゲート４０，
４１の両側の半導体層１２に導入して、Ｎ形ＭＯＳトラ
ンジスタ２０のＬＤＤ拡散層４２を形成する。続いて、
通常のイオン注入法によって、ホウ素（Ｂ+ ）を各ゲー
ト４０，４１の両側の半導体層１２に導入して、Ｐ形Ｍ
ＯＳトランジスタ２１のＬＤＤ拡散層４３を形成する。
次いで通常の化学的気相成長法によって 第２の酸化シ
リコン膜４４を２００ｎｍの厚さに形成する。次いで通
常のエッチバック処理を行って２点鎖線で示す部分の第
２のシリコン酸化膜４４を除去し、幅０．１μｍ〜０．
１５μｍの第２の酸化シリコン膜４４によるゲートサイ
ドウォール絶縁膜４５を形成する。このとき、同時にエ
ミッタ−ベースコンタクト間にもエミッタサイドウォー
ル絶縁膜４６が形成され、このエミッタサイドウォール
絶縁膜４６と前記図３の（１）で説明したエミッタ形成
領域上の第１の多結晶シリコン膜４７（３４）とを合わ
せると、エミッタ−ベースコンタクト間の幅は０．２５
μｍ程度になる。
イオン注入法によって、リン（Ｐ+ ）を各ゲート４０，
４１の両側の半導体層１２に導入して、Ｎ形ＭＯＳトラ
ンジスタ２０のＬＤＤ拡散層４２を形成する。続いて、
通常のイオン注入法によって、ホウ素（Ｂ+ ）を各ゲー
ト４０，４１の両側の半導体層１２に導入して、Ｐ形Ｍ
ＯＳトランジスタ２１のＬＤＤ拡散層４３を形成する。
次いで通常の化学的気相成長法によって 第２の酸化シ
リコン膜４４を２００ｎｍの厚さに形成する。次いで通
常のエッチバック処理を行って２点鎖線で示す部分の第
２のシリコン酸化膜４４を除去し、幅０．１μｍ〜０．
１５μｍの第２の酸化シリコン膜４４によるゲートサイ
ドウォール絶縁膜４５を形成する。このとき、同時にエ
ミッタ−ベースコンタクト間にもエミッタサイドウォー
ル絶縁膜４６が形成され、このエミッタサイドウォール
絶縁膜４６と前記図３の（１）で説明したエミッタ形成
領域上の第１の多結晶シリコン膜４７（３４）とを合わ
せると、エミッタ−ベースコンタクト間の幅は０．２５
μｍ程度になる。
【００３４】その後、通常のイオン注入法によって、ホ
ウ素（Ｂ+ ）を半導体層１２の所定領域にイオン注入し
て、バイポーラトランジスタ形成領域１３の半導体層１
２の上層にＰ+ グラフトベース領域４８を形成する。
ウ素（Ｂ+ ）を半導体層１２の所定領域にイオン注入し
て、バイポーラトランジスタ形成領域１３の半導体層１
２の上層にＰ+ グラフトベース領域４８を形成する。
【００３５】次いで通常のイオン注入法によって、例え
ばヒ素（Ａｓ+ ）をＮ形ＭＯＳトランジスタ形成領域４
９の半導体層１２の上層にイオン注入して、Ｎ形ＭＯＳ
トランジスタ２０のソース・ドレイン領域５０を形成す
る。続いて通常のイオン注入法によって、例えばホウ素
（Ｂ+ ）をＰ形ＭＯＳトランジスタ形成領域５１の半導
体層１２の上層にイオン注入して、Ｐ形ＭＯＳトランジ
スタ２１のソース・ドレイン領域５２を形成する。
ばヒ素（Ａｓ+ ）をＮ形ＭＯＳトランジスタ形成領域４
９の半導体層１２の上層にイオン注入して、Ｎ形ＭＯＳ
トランジスタ２０のソース・ドレイン領域５０を形成す
る。続いて通常のイオン注入法によって、例えばホウ素
（Ｂ+ ）をＰ形ＭＯＳトランジスタ形成領域５１の半導
体層１２の上層にイオン注入して、Ｐ形ＭＯＳトランジ
スタ２１のソース・ドレイン領域５２を形成する。
【００３６】その後図４の（５）に示すように、通常の
イオン注入法によって、エミッタ電極３８に、例えばホ
ウ素（Ｂ+ ）をイオン注入した後、不純物拡散処理を行
ってエミッタ電極３８中のホウ素を半導体層１２の上層
に拡散し、Ｐ形ベース領域５３を形成する。続いてエミ
ッタ電極３８に、例えばヒ素（Ａｓ+ ）をイオン注入し
た後、不純物拡散層処理を行って、エミッタ電極３８の
ヒ素（Ａｓ+ ）を半導体層１２に拡散処理し、Ｎ+ エミ
ッタ領域５４を形成する。なお上記熱処理時には、ソー
ス・ドレイン領域５０，５２の活性化処理が行われる。
上記の如くして、ＮＰＮバイポーラトランジスタ１９と
Ｎ形ＭＯＳトランジスタ２０とＰ形ＭＯＳトランジスタ
２１とが完成する。
イオン注入法によって、エミッタ電極３８に、例えばホ
ウ素（Ｂ+ ）をイオン注入した後、不純物拡散処理を行
ってエミッタ電極３８中のホウ素を半導体層１２の上層
に拡散し、Ｐ形ベース領域５３を形成する。続いてエミ
ッタ電極３８に、例えばヒ素（Ａｓ+ ）をイオン注入し
た後、不純物拡散層処理を行って、エミッタ電極３８の
ヒ素（Ａｓ+ ）を半導体層１２に拡散処理し、Ｎ+ エミ
ッタ領域５４を形成する。なお上記熱処理時には、ソー
ス・ドレイン領域５０，５２の活性化処理が行われる。
上記の如くして、ＮＰＮバイポーラトランジスタ１９と
Ｎ形ＭＯＳトランジスタ２０とＰ形ＭＯＳトランジスタ
２１とが完成する。
【００３７】さらに図４の（６）に示すように、通常の
ホトリソグラフィーとエッチングとによって、エミッタ
電極３８上の第１の酸化シリコン膜３７にコンタクトホ
ール（図示せず）を形成するとともに、Ｎ+ コレクタ引
き出し領域２４上の第１の酸化シリコン膜３７にコンタ
クトホール５５を形成する。また各ゲート４０，４１上
の第１の酸化シリコン膜３７にコンタクトホール（図示
せず）を形成する。さらに、チタン（Ｔｉ）膜，窒化チ
タン（ＴｉＮ）膜とアルミニウム・シリコン合金膜（ま
たは多結晶シリコン膜とタングステン（Ｗ）シリサイド
膜等）を積層してなる配線用膜５６を成膜する。その後
通常のホトリソグラフィーとエッチングによって、配線
用膜５６の２点鎖線で示す部分を除去して、各電極配線
５７，５８，５９，６０，６１，６２を形成する。なお
ここでは、エミッタ電極配線とゲート電極配線の図示を
省略している。上記の如くして、Ｂｉ−ＣＭＯＳデバイ
ス１０が完成する。
ホトリソグラフィーとエッチングとによって、エミッタ
電極３８上の第１の酸化シリコン膜３７にコンタクトホ
ール（図示せず）を形成するとともに、Ｎ+ コレクタ引
き出し領域２４上の第１の酸化シリコン膜３７にコンタ
クトホール５５を形成する。また各ゲート４０，４１上
の第１の酸化シリコン膜３７にコンタクトホール（図示
せず）を形成する。さらに、チタン（Ｔｉ）膜，窒化チ
タン（ＴｉＮ）膜とアルミニウム・シリコン合金膜（ま
たは多結晶シリコン膜とタングステン（Ｗ）シリサイド
膜等）を積層してなる配線用膜５６を成膜する。その後
通常のホトリソグラフィーとエッチングによって、配線
用膜５６の２点鎖線で示す部分を除去して、各電極配線
５７，５８，５９，６０，６１，６２を形成する。なお
ここでは、エミッタ電極配線とゲート電極配線の図示を
省略している。上記の如くして、Ｂｉ−ＣＭＯＳデバイ
ス１０が完成する。
【００３８】次に第２の実施例として、Ｂｉ−ＣＭＯＳ
デバイスのバイポーラトランジスタと別のデバイスとし
て例えばＢｉ−ＣＭＯＳデバイスのバイポーラトランジ
スタとを分離する素子分離領域の構造を、図５の概略構
成断面図により説明する。図５中の構成部品のうち、前
記第１の実施例で説明したと同様の構成部品には同一番
号を付す。図に示すように、半導体基板１１（例えばＰ
形単結晶半導体基板）の上面にはＮ形の半導体層１２が
形成されている。この半導体層１２にうち、Ｂｉ−ＣＭ
ＯＳデバイスのバイポーラトランジスタ形成領域１３と
別のＢｉ−ＣＭＯＳデバイスのトランジスタ形成領域
（以下別のバイポーラトランジスタ形成領域と記す）６
３とを分離する素子分離領域６４が形成される半導体層
の部分が、バイポーラトランジスタ形成領域１３と別の
バイポーラトランジスタ形成領域６３との各半導体層１
２の厚さよりも薄く形成されている（以下上記薄く形成
した半導体層の部分を薄く形成した半導体層６５と記
す）。上記バイポーラトランジスタ形成領域１３，別の
バイポーラトランジスタ形成領域６３の各半導体層１２
は、例えばおよそ１．０μｍの膜厚に形成されていて、
また薄く形成した半導体層６５は、例えばおよそ０．４
μｍの膜厚に形成されている。
デバイスのバイポーラトランジスタと別のデバイスとし
て例えばＢｉ−ＣＭＯＳデバイスのバイポーラトランジ
スタとを分離する素子分離領域の構造を、図５の概略構
成断面図により説明する。図５中の構成部品のうち、前
記第１の実施例で説明したと同様の構成部品には同一番
号を付す。図に示すように、半導体基板１１（例えばＰ
形単結晶半導体基板）の上面にはＮ形の半導体層１２が
形成されている。この半導体層１２にうち、Ｂｉ−ＣＭ
ＯＳデバイスのバイポーラトランジスタ形成領域１３と
別のＢｉ−ＣＭＯＳデバイスのトランジスタ形成領域
（以下別のバイポーラトランジスタ形成領域と記す）６
３とを分離する素子分離領域６４が形成される半導体層
の部分が、バイポーラトランジスタ形成領域１３と別の
バイポーラトランジスタ形成領域６３との各半導体層１
２の厚さよりも薄く形成されている（以下上記薄く形成
した半導体層の部分を薄く形成した半導体層６５と記
す）。上記バイポーラトランジスタ形成領域１３，別の
バイポーラトランジスタ形成領域６３の各半導体層１２
は、例えばおよそ１．０μｍの膜厚に形成されていて、
また薄く形成した半導体層６５は、例えばおよそ０．４
μｍの膜厚に形成されている。
【００３９】また、上記薄く形成した半導体層６５に
は、バイポーラトランジスタ形成領域１３と別のバイポ
ーラトランジスタ形成領域６３とを分離する素子分離領
域６４が形成されている。この素子分離領域６４は、例
えば、膜厚がおよそ０．４μｍのＬＯＣＯＳ酸化膜１７
とこのＬＯＣＯＳ酸化膜１７の下面より上記半導体基板
１１に達するＰ+ 素子分離用拡散層１８とにより形成さ
れている。上記バイポーラトランジスタ形成領域１３の
半導体層１２には、例えばＮＰＮバイポーラトランジス
タ１９が形成されている。また別のバイポーラトランジ
スタ形成領域６３の半導体層１２には、例えばＮＰＮバ
イポーラトランジスタ６６が形成されている。
は、バイポーラトランジスタ形成領域１３と別のバイポ
ーラトランジスタ形成領域６３とを分離する素子分離領
域６４が形成されている。この素子分離領域６４は、例
えば、膜厚がおよそ０．４μｍのＬＯＣＯＳ酸化膜１７
とこのＬＯＣＯＳ酸化膜１７の下面より上記半導体基板
１１に達するＰ+ 素子分離用拡散層１８とにより形成さ
れている。上記バイポーラトランジスタ形成領域１３の
半導体層１２には、例えばＮＰＮバイポーラトランジス
タ１９が形成されている。また別のバイポーラトランジ
スタ形成領域６３の半導体層１２には、例えばＮＰＮバ
イポーラトランジスタ６６が形成されている。
【００４０】上記第２の実施例で説明した半導体層１２
は、半導体基板１１よりシリコンをエピタキシャル成長
させたＮ形エピタキシャル成長層で形成されている。な
おイオン注入法によって、半導体基板１１の上層にＮ形
不純物を導入して設けたＮ形ウェル領域を上記半導体層
１２とすることも可能である。
は、半導体基板１１よりシリコンをエピタキシャル成長
させたＮ形エピタキシャル成長層で形成されている。な
おイオン注入法によって、半導体基板１１の上層にＮ形
不純物を導入して設けたＮ形ウェル領域を上記半導体層
１２とすることも可能である。
【００４１】また、上記ＮＰＮバイポーラトランジスタ
１９，６６の各Ｎ+ コレクタ埋込み領域（図示せず）を
薄く形成した半導体層６５に延長して形成し、さらに薄
く形成した半導体層６５に、各Ｎ+ コレクタ引き出し領
域（図示せず）を当該Ｎ+ コレクタ埋込み領域に接続す
る状態に形成することも可能である。
１９，６６の各Ｎ+ コレクタ埋込み領域（図示せず）を
薄く形成した半導体層６５に延長して形成し、さらに薄
く形成した半導体層６５に、各Ｎ+ コレクタ引き出し領
域（図示せず）を当該Ｎ+ コレクタ埋込み領域に接続す
る状態に形成することも可能である。
【００４２】次に上記素子分離領域６４の製造方法を、
図６に示す製造工程図により説明する。図では、Ｂｉ−
ＣＭＯＳデバイスのＮＰＮバイポーラトランジスタ１９
と別のＢｉ−ＣＭＯＳデバイスのＮＰＮバイポーラトラ
ンジスタ６６との素子分離領域６４の製造方法を示す。
図６の（１）に示す第１の工程で、通常の埋込み拡散層
を形成する方法によって、半導体基板１１の上層にＮ+
コレクタ埋込み領域２３，６７を形成する。この半導体
基板１１は、例えば結晶方位が＜１００＞の単結晶シリ
コン基板を用いる。その後通常のエピタキシャル成長法
によって、当該半導体基板１１の上面に、例えばＮ形エ
ピタキシャル成長層（ρ＝１．０Ω・ｃｍ）よりなる半
導体層１２を１．０μｍの厚さに形成する。
図６に示す製造工程図により説明する。図では、Ｂｉ−
ＣＭＯＳデバイスのＮＰＮバイポーラトランジスタ１９
と別のＢｉ−ＣＭＯＳデバイスのＮＰＮバイポーラトラ
ンジスタ６６との素子分離領域６４の製造方法を示す。
図６の（１）に示す第１の工程で、通常の埋込み拡散層
を形成する方法によって、半導体基板１１の上層にＮ+
コレクタ埋込み領域２３，６７を形成する。この半導体
基板１１は、例えば結晶方位が＜１００＞の単結晶シリ
コン基板を用いる。その後通常のエピタキシャル成長法
によって、当該半導体基板１１の上面に、例えばＮ形エ
ピタキシャル成長層（ρ＝１．０Ω・ｃｍ）よりなる半
導体層１２を１．０μｍの厚さに形成する。
【００４３】次いで図６の（２）に示す第２の工程で、
通常のホトリソグラフィーによって、バイポーラトラン
ジスタ形成領域１３と別のバイポーラトランジスタ形成
領域６３とを分離する素子分離領域（図示せず）の形成
領域とを除く半導体層１２を覆う状態に、レジストのエ
ッチングマスク２５を形成する。そして、通常のドライ
エッチングによって、半導体層１２の上層（２点鎖線で
示す部分）を除去して薄く形成した半導体層６５を設け
る。上記エッチングのプロセス条件は、第１の実施例中
図２の（２）で説明したと同様なので、ここでの説明は
省略する。また第１の実施例で説明したと同様に、各段
差部２６にはテーパを形成する。
通常のホトリソグラフィーによって、バイポーラトラン
ジスタ形成領域１３と別のバイポーラトランジスタ形成
領域６３とを分離する素子分離領域（図示せず）の形成
領域とを除く半導体層１２を覆う状態に、レジストのエ
ッチングマスク２５を形成する。そして、通常のドライ
エッチングによって、半導体層１２の上層（２点鎖線で
示す部分）を除去して薄く形成した半導体層６５を設け
る。上記エッチングのプロセス条件は、第１の実施例中
図２の（２）で説明したと同様なので、ここでの説明は
省略する。また第１の実施例で説明したと同様に、各段
差部２６にはテーパを形成する。
【００４４】その後、エッチングマスク２５を、例えば
アッシャー処理によって除去する。次いで第３の工程を
行う。図６の（３）に示すように、例えば８５０℃の乾
燥酸素雰囲気で熱酸化して、半導体層１２の表層に酸化
シリコン膜２７を、例えば５．０ｎｍの厚さに形成す
る。次いで通常の化学的気相成長法によって、酸化シリ
コン膜２７の上面に多結晶シリコン膜２８を例えば５
０．０ｎｍの厚さに形成する。続いて通常の低圧化学的
気相成長法によって、多結晶シリコン膜２８の上面に窒
化シリコン膜２９を、例えば１００．０ｎｍの厚さに形
成する。その後通常のホトリソグラフィーと反応性イオ
ンエッチングによって、窒化シリコン膜２９の２点鎖線
で示す部分を除去する。その後、例えばアッシャー処理
によって、エッチングマスク（図示せず）を除去する。
アッシャー処理によって除去する。次いで第３の工程を
行う。図６の（３）に示すように、例えば８５０℃の乾
燥酸素雰囲気で熱酸化して、半導体層１２の表層に酸化
シリコン膜２７を、例えば５．０ｎｍの厚さに形成す
る。次いで通常の化学的気相成長法によって、酸化シリ
コン膜２７の上面に多結晶シリコン膜２８を例えば５
０．０ｎｍの厚さに形成する。続いて通常の低圧化学的
気相成長法によって、多結晶シリコン膜２８の上面に窒
化シリコン膜２９を、例えば１００．０ｎｍの厚さに形
成する。その後通常のホトリソグラフィーと反応性イオ
ンエッチングによって、窒化シリコン膜２９の２点鎖線
で示す部分を除去する。その後、例えばアッシャー処理
によって、エッチングマスク（図示せず）を除去する。
【００４５】続いて図６の（４）に示す如く、素子分離
領域６４を形成するには、例えば通常のＬＯＣＯＳ酸化
法によって、窒化シリコン膜２９が形成されていない部
分に、およそ４００ｎｍの厚さの酸化シリコンよりなる
ＬＯＣＯＳ酸化膜１７を形成する。このＬＯＣＯＳ酸化
法では、９５０℃の蒸気雰囲気におよそ１２０分間放置
することによって、半導体基板１１の上層を２００ｎｍ
程度酸化する。このとき、薄く形成した半導体層６５
は、実質上、半導体層１２を８００ｎｍ程度掘り下げた
のと同様になる。
領域６４を形成するには、例えば通常のＬＯＣＯＳ酸化
法によって、窒化シリコン膜２９が形成されていない部
分に、およそ４００ｎｍの厚さの酸化シリコンよりなる
ＬＯＣＯＳ酸化膜１７を形成する。このＬＯＣＯＳ酸化
法では、９５０℃の蒸気雰囲気におよそ１２０分間放置
することによって、半導体基板１１の上層を２００ｎｍ
程度酸化する。このとき、薄く形成した半導体層６５
は、実質上、半導体層１２を８００ｎｍ程度掘り下げた
のと同様になる。
【００４６】また上記ＬＯＣＯＳ酸化法のプロセスは、
通常のＣＭＯＳトランジスタの素子分離領域として形成
されるのＬＯＣＯＳ酸化プロセスと同様である。さらに
このＬＯＣＯＳ酸化法で形成したＬＯＣＯＳ酸化膜１７
のバーズビーク長は、およそ０．１μｍ〜０．２μｍ程
度になる。また前記半導体層１２を除去するときにテー
パエッチングしたので、ＬＯＣＯＳ酸化時には、段差の
角部に集中する応力が低減される。この結果、半導体層
１２に結晶欠陥が発生し難くなる。
通常のＣＭＯＳトランジスタの素子分離領域として形成
されるのＬＯＣＯＳ酸化プロセスと同様である。さらに
このＬＯＣＯＳ酸化法で形成したＬＯＣＯＳ酸化膜１７
のバーズビーク長は、およそ０．１μｍ〜０．２μｍ程
度になる。また前記半導体層１２を除去するときにテー
パエッチングしたので、ＬＯＣＯＳ酸化時には、段差の
角部に集中する応力が低減される。この結果、半導体層
１２に結晶欠陥が発生し難くなる。
【００４７】次いで、前記第１の実施例で説明したと同
様にして、窒化シリコン膜２９（２点鎖線で示す部
分）、多結晶シリコン膜２８（１点鎖線で示す部分）、
酸化シリコン膜２７（破線で示す部分）を順に除去す
る。
様にして、窒化シリコン膜２９（２点鎖線で示す部
分）、多結晶シリコン膜２８（１点鎖線で示す部分）、
酸化シリコン膜２７（破線で示す部分）を順に除去す
る。
【００４８】その後、半導体層１２とＬＯＣＯＳ酸化膜
１７との上面に、素子分離用拡散層を形成するためのイ
オン注入マスク（図示せず）を、例えばレジストで形成
する。次いで前記第１の実施例で説明したと同様にし
て、ＬＯＣＯＳ酸化膜１７を通して半導体層１２にホウ
素（Ｂ+ ）をイオン注入して、Ｐ+ 素子分離用拡散層１
８を形成する。その後、イオン注入マスクを、例えばア
ッシャー処理によって除去する。次いで、例えば９００
℃の温度雰囲気中でおよそ３０分間のアニール処理を行
って、Ｐ+ 素子分離用拡散層１８の拡散処理を行う。
１７との上面に、素子分離用拡散層を形成するためのイ
オン注入マスク（図示せず）を、例えばレジストで形成
する。次いで前記第１の実施例で説明したと同様にし
て、ＬＯＣＯＳ酸化膜１７を通して半導体層１２にホウ
素（Ｂ+ ）をイオン注入して、Ｐ+ 素子分離用拡散層１
８を形成する。その後、イオン注入マスクを、例えばア
ッシャー処理によって除去する。次いで、例えば９００
℃の温度雰囲気中でおよそ３０分間のアニール処理を行
って、Ｐ+ 素子分離用拡散層１８の拡散処理を行う。
【００４９】上記の如くして、バイポーラトランジスタ
形成領域１３と別のバイポーラトランジスタ形成領域６
３とを分離する素子分離領域６４が形成される。このよ
うに、ＬＯＣＯＳ酸化後にＰ+ 素子分離用拡散層１８を
イオン注入法により形成することにより、Ｐ+ 素子分離
用拡散層１８の必要以上の拡散がなくなるとともにエピ
タキシャル成長時のオートドーピングが防止できる。
形成領域１３と別のバイポーラトランジスタ形成領域６
３とを分離する素子分離領域６４が形成される。このよ
うに、ＬＯＣＯＳ酸化後にＰ+ 素子分離用拡散層１８を
イオン注入法により形成することにより、Ｐ+ 素子分離
用拡散層１８の必要以上の拡散がなくなるとともにエピ
タキシャル成長時のオートドーピングが防止できる。
【００５０】上記第１，第２の実施例で説明した素子分
離領域１５，６４の各製造方法では、各工程のプロセス
がほぼ同一なので、バイポーラトランジスタ形成領域
（１３）と相補形ＭＯＳトランジスタ形成領域（１４）
とを分離するための素子分離領域（１５）と、当該バイ
ポーラトランジスタ形成領域（１３）とその周囲におけ
る別のバイポーラトランジスタ形成領域（６３）とを分
離するための素子分離領域（６４）とを同時に形成する
ことが可能である。
離領域１５，６４の各製造方法では、各工程のプロセス
がほぼ同一なので、バイポーラトランジスタ形成領域
（１３）と相補形ＭＯＳトランジスタ形成領域（１４）
とを分離するための素子分離領域（１５）と、当該バイ
ポーラトランジスタ形成領域（１３）とその周囲におけ
る別のバイポーラトランジスタ形成領域（６３）とを分
離するための素子分離領域（６４）とを同時に形成する
ことが可能である。
【００５１】
【発明の効果】以上、説明したように請求項１，請求項
２の各発明によれば、素子分離領域を形成する半導体層
の厚さを薄く形成したので、素子分離領域の深さが浅く
なる。このため、例えば素子分離用拡散層を形成する場
合には、それを形成する深さが浅くなるので素子分離用
拡散層の横方向の拡散が低減される。したがって、素子
分離領域の形成面積の縮小化が可能になるとともに、素
子形成面積の縮小化も可能になるのでコレクタ−基板間
の寄生容量を低減できる。よって、素子の高集積化，高
性能化が図れる。また請求項３の発明によれば、半導体
層をエピタキシャル成長層で形成したので、バイポーラ
トランジスタの電気的性能の低下がなくなる。請求項４
の発明によれば、薄く形成した半導体層にコレクタ引き
出し領域を設けたので、その深さを浅くできる。このた
め、コレクタ引き出し領域の横方向の拡散が低減される
ので、コレクタ引き出し領域の形成面積が縮小化でき
る。よって、コレクタ引き出し領域の微細化が図れるの
で、上記同様に素子の高集積化が可能になる。
２の各発明によれば、素子分離領域を形成する半導体層
の厚さを薄く形成したので、素子分離領域の深さが浅く
なる。このため、例えば素子分離用拡散層を形成する場
合には、それを形成する深さが浅くなるので素子分離用
拡散層の横方向の拡散が低減される。したがって、素子
分離領域の形成面積の縮小化が可能になるとともに、素
子形成面積の縮小化も可能になるのでコレクタ−基板間
の寄生容量を低減できる。よって、素子の高集積化，高
性能化が図れる。また請求項３の発明によれば、半導体
層をエピタキシャル成長層で形成したので、バイポーラ
トランジスタの電気的性能の低下がなくなる。請求項４
の発明によれば、薄く形成した半導体層にコレクタ引き
出し領域を設けたので、その深さを浅くできる。このた
め、コレクタ引き出し領域の横方向の拡散が低減される
ので、コレクタ引き出し領域の形成面積が縮小化でき
る。よって、コレクタ引き出し領域の微細化が図れるの
で、上記同様に素子の高集積化が可能になる。
【００５２】また請求項５の発明によれば、バイポーラ
トランジスタ形成領域と相補形ＭＯＳトランジスタの形
成領域とを分離するための素子分離領域を形成する半導
体層を薄く形成したことにより、ＣＭＯＳトランジスタ
のプロセスでバイポーラトランジスタの素子分離領域が
形成できる。したがって、プロセスの簡単化が図れるの
で低コストでＢｉ−ＣＭＯＳデバイスを製造することが
できる。請求項６の発明によれば、バイポーラトランジ
スタ形成領域と他のＢｉ−ＣＭＯＳデバイスのトランジ
スタ形成領域とを分離するための素子分離領域を形成す
る半導体層を薄く形成したことにより、上記請求項５の
発明と同様に、ＣＭＯＳトランジスタのプロセスでバイ
ポーラトランジスタの素子分離領域が形成できる。した
がって、プロセスの簡単化が図れるので低コストでＢｉ
−ＣＭＯＳデバイスを製造することができる。
トランジスタ形成領域と相補形ＭＯＳトランジスタの形
成領域とを分離するための素子分離領域を形成する半導
体層を薄く形成したことにより、ＣＭＯＳトランジスタ
のプロセスでバイポーラトランジスタの素子分離領域が
形成できる。したがって、プロセスの簡単化が図れるの
で低コストでＢｉ−ＣＭＯＳデバイスを製造することが
できる。請求項６の発明によれば、バイポーラトランジ
スタ形成領域と他のＢｉ−ＣＭＯＳデバイスのトランジ
スタ形成領域とを分離するための素子分離領域を形成す
る半導体層を薄く形成したことにより、上記請求項５の
発明と同様に、ＣＭＯＳトランジスタのプロセスでバイ
ポーラトランジスタの素子分離領域が形成できる。した
がって、プロセスの簡単化が図れるので低コストでＢｉ
−ＣＭＯＳデバイスを製造することができる。
【図１】第１の実施例の概略構成断面図である。
【図２】素子分離領域の製造工程図である。
【図３】Ｂｉ−ＣＭＯＳデバイスの製造工程図（その
１）である。
１）である。
【図４】Ｂｉ−ＣＭＯＳデバイスの製造工程図（その
２）である。
２）である。
【図５】第２の実施例の概略構成断面図である。
【図６】素子分離領域の製造工程図である。
【図７】従来例の概略構成断面図である。
【図８】従来のＣＭＯＳトランジスタにおける素子分離
技術の説明図である。
技術の説明図である。
【図９】従来のバイポーラトランジスタにおける素子分
離技術の説明図である。
離技術の説明図である。
【図１０】従来のＢｉ−ＣＭＯＳ技術における素子分離
技術の説明図である。
技術の説明図である。
【図１１】別の従来のＢｉ−ＣＭＯＳ技術における素子
分離技術の説明図である。
分離技術の説明図である。
１０ Ｂｉ−ＣＭＯＳデバイス １１ 半導体基板 １２ 半導体層 １３ バイポーラトランジスタ形成領域 １４ 相補形ＭＯＳ（ＣＭＯＳ）トランジスタ形成領域 １５ 素子分離領域 １６ 薄く形成した半導体層 １９ ＮＰＮバイポーラトランジスタ ２０ Ｎ形ＭＯＳトランジスタ ２１ Ｐ形ＭＯＳトランジスタ ２２ ＣＭＯＳトランジスタ ２３ Ｎ+ コレクタ埋込み領域 ２４ Ｎ+ コレクタ引き出し領域 ６３ 別のバイポーラトランジスタ形成領域 ６４ 素子分離領域 ６５ 薄く形成した半導体層 ６６ ＮＰＮバイポーラトランジスタ
Claims (6)
- 【請求項１】 バイポーラトランジスタと相補形ＭＯＳ
トランジスタとを半導体層に形成したＢｉ−ＣＭＯＳデ
バイスにおいて、 前記バイポーラトランジスタ形成領域と前記相補形ＭＯ
Ｓトランジスタ形成領域とを分離するための素子分離領
域を、前記各トランジスタの形成領域の半導体層の厚さ
よりも薄く形成した前記半導体層に設けたことを特徴と
するＢｉ−ＣＭＯＳデバイス。 - 【請求項２】 バイポーラトランジスタと相補形ＭＯＳ
トランジスタとを半導体層に形成したＢｉ−ＣＭＯＳデ
バイスであって、 前記バイポーラトランジスタ形成領域とその周囲におけ
る別のデバイスのトランジスタ形成領域とを分離するた
めの素子分離領域を、前記各トランジスタの形成領域の
半導体層の厚さよりも薄く形成した前記半導体層に設け
たことを特徴とするＢｉ−ＣＭＯＳデバイス。 - 【請求項３】 請求項１または請求項２記載のＢｉ−Ｃ
ＭＯＳデバイスの半導体層をエピタキシャル成長層で形
成したことを特徴とするＢｉ−ＣＭＯＳデバイス。 - 【請求項４】 請求項１，請求項２または請求項３記載
のＢｉ−ＣＭＯＳデバイスのバイポーラトランジスタの
コレクタ埋込み領域を、薄く形成した半導体層に延長し
て形成するとともに、当該コレクタ埋込み領域に接続す
るコレクタ引き出し領域を薄く形成した半導体層に設け
たことを特徴とするＢｉ−ＣＭＯＳデバイス。 - 【請求項５】 請求項１，請求項３または請求項４記載
のＢｉ−ＣＭＯＳデバイスの素子分離領域の製造方法で
あって、 半導体基板の上層にコレクタ埋込み領域を形成した後、
当該半導体基板の上面に半導体層を形成する第１の工程
と、 バイポーラトランジスタ形成領域と相補形ＭＯＳトラン
ジスタ形成領域とを分離するための素子分離領域を形成
する半導体層の上層を除去して、薄く形成した半導体層
を設ける第２の工程と、 前記薄く形成した半導体層に素子分離領域を設ける第３
の工程とよりなるＢｉ−ＣＭＯＳデバイスの素子分離領
域の製造方法。 - 【請求項６】 請求項２，請求項３または請求項４記載
のＢｉ−ＣＭＯＳデバイスの素子分離領域の製造方法で
あって、 半導体基板の上層にコレクタ埋込み領域を形成した後、
当該半導体基板の上面に半導体層を形成する第１の工程
と、 前記バイポーラトランジスタ形成領域とその周囲におけ
る別のデバイスのトランジスタ形成領域とを分離するた
めの素子分離領域を形成する半導体層の上層を除去し
て、薄く形成した半導体層を設ける第２の工程と、 前記薄く形成した半導体層に素子分離領域を設ける第３
の工程とよりなるＢｉ−ＣＭＯＳデバイスの素子分離領
域の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35110191A JPH05167023A (ja) | 1991-12-11 | 1991-12-11 | Ｂｉ−ＣＭＯＳデバイスとその素子分離領域の製造方法 |
| KR1019920019509A KR930009111A (ko) | 1991-10-24 | 1992-10-23 | 바이폴라트랜지스터, Bi-CMOS 장치 및 그 제조방법 |
| US07/966,085 US5324672A (en) | 1991-10-24 | 1992-10-23 | Manufacturing method for bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35110191A JPH05167023A (ja) | 1991-12-11 | 1991-12-11 | Ｂｉ−ＣＭＯＳデバイスとその素子分離領域の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05167023A true JPH05167023A (ja) | 1993-07-02 |
Family
ID=18415061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35110191A Pending JPH05167023A (ja) | 1991-10-24 | 1991-12-11 | Ｂｉ−ＣＭＯＳデバイスとその素子分離領域の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05167023A (ja) |
-
1991
- 1991-12-11 JP JP35110191A patent/JPH05167023A/ja active Pending
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