JPH098047A

JPH098047A - 半導体装置

Info

Publication number: JPH098047A
Application number: JP7159448A
Authority: JP
Inventors: Minoru Takahashi; 稔高橋; Satoshi Inaba; 聡稲葉; Yasunori Okayama; 康則岡山; Yukihiro Ushiku; 幸広牛久; Junji Yagishita; 淳史八木下
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-06-26
Filing date: 1995-06-26
Publication date: 1997-01-10

Abstract

(57)【要約】【目的】本発明は、埋め込み素子分離構造を有するＣＭ
ＯＳ型集積回路において、素子領域内における結晶欠陥
の発生および欠陥による金属不純物の取り込みを抑制で
き、接合リーク電流の増大あるいはゲート酸化膜の破壊
耐圧の低下を改善することができるようにすることを最
も主要な特徴とする。【構成】たとえば、ｐ型Ｓｉ基板１１の表面に選択的に
溝１１ａを形成し、その内部に酸化膜を埋め込んで埋め
込み素子分離領域１２を形成する。また、その素子分離
領域１２の相互に、ｐＭＯＳ素子１３とｎＭＯＳ素子１
５をそれぞれ複数個ずつ形成する。そして、ｐＭＯＳ素
子１３の形成された素子領域１４およびｎＭＯＳ素子１
５の形成された素子領域１６の外周部に、ゲッタリング
領域１７を形成してなる構成となっている。

Description

【発明の詳細な説明】【０００１】【産業上の利用分野】この発明は、たとえば半導体基板
上に形成された溝内に絶縁膜が埋め込まれてなる埋め込
み型の素子分離領域を有する半導体装置に関するもの
で、特に相補型（ＣＭＯＳ型）の集積回路などに用いら
れるものである。【０００２】【従来の技術】近年、ＣＭＯＳ型の集積回路において、
素子間を電気的に分離する方法としては、半導体基板上
の分離領域に溝を形成し、その溝内に酸化膜などの絶縁
膜を埋め込む、いわゆるトレンチ分離法（埋め込み素子
分離構造）が微細化に対して有効なことが知られてい
る。【０００３】これは、トレンチ分離法では、従来の選択
酸化法で問題となった、分離領域の微細化に伴う分離酸
化膜の薄膜化による耐圧の劣化を防止できることによ
る。すなわち、埋め込み素子分離構造の場合、分離領域
に形成された溝の内部に絶縁膜を埋め込むものであるた
め、原理的に分離酸化膜の薄膜化といった問題が生じな
い。【０００４】しかしながら、微細化に対して本質的に優
れている埋め込み素子分離構造には、選択酸化法では問
題になりにくい、次のような欠点があった。たとえば、
埋め込み素子分離構造においては、溝内に埋め込んだ絶
縁膜が、その後の熱工程で膨脹／収縮することにより、
溝の周辺に応力歪みを発生させ、その結果として、半導
体基板中に結晶欠陥を多発させる。この結晶欠陥は、応
力歪みが発生している状態で高濃度の不純物を導入する
ことにより、その発生が促進される。【０００５】結晶欠陥には金属不純物が取り込まれやす
いため、ＰＮ接合の界面付近に金属不純物を取り込んだ
欠陥が生じた場合には接合リーク電流の増大を引き起こ
し、また、チャネルの表面に発生した場合においてはゲ
ート酸化膜の破壊耐圧の低下を引き起こすなど、集積回
路の動作不良を招くという問題があった。【０００６】【発明が解決しようとする課題】上記したように、従来
においては、埋め込み素子分離構造を採用した場合、溝
内に埋め込んだ絶縁膜の応力歪みにより結晶欠陥が発生
しやすく、この欠陥内に金属不純物が取り込まれること
で、接合リーク電流の増大あるいはゲート酸化膜の破壊
耐圧の低下を引き起こすといった問題があった。【０００７】そこで、この発明は、素子領域内における
結晶欠陥の発生および欠陥による金属不純物の取り込み
を抑制でき、接合リーク電流の増大あるいはゲート酸化
膜の破壊耐圧の低下を改善することが可能な半導体装置
を提供することを目的としている。【０００８】【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、半導体基板上
に形成された溝内に絶縁膜が埋め込まれてなる素子分離
領域を有するものにおいて、前記素子分離領域によっ
て、低濃度不純物領域を有する複数の半導体素子の相互
が電気的に分離されてなる素子領域の外周に、前記素子
領域内における前記基板中の金属不純物を引き込むため
の高濃度不純物領域を設けてなる構成とされている。【０００９】また、この発明の半導体装置にあっては、
３×１０¹⁵ｃｍ^-2以下の低濃度不純物領域を有する半導
体素子が規則的に配置され、かつ、その半導体素子の相
互が、半導体基板上に形成された溝内に絶縁膜を埋め込
んでなる素子分離領域によって電気的に分離されてなる
素子領域と、この素子領域の外周に設けられ、前記素子
領域内における前記基板中の金属不純物を引き込むため
の、５×１０¹⁵ｃｍ
^{−２以上の高濃度不純物領域とから構成されている。} ^{【００１０】} ^{【作用】この発明は、上記した手段により、絶縁膜によ}
^{る応力歪みを緩和できるようになるため、素子領域内で}
^{結晶欠陥を発生しずらくすることが可能となるとともに}
^{、欠陥に取り込まれた金属不純物を素子領域外に強制的}
^{に引き込むことが可能となるものである。} ^{【００１１】} ^{【実施例】以下、この発明の一実施例について図面を参}
^{照して説明する。図１は、埋め込み素子分離構造を有す}
^{るＣＭＯＳ型集積回路の構成の要部を概略的に示すもの}
^{である。なお、同図（ａ）は平面図、同図（ｂ）は図（}
^{ａ）のＡ−Ａ線に沿う断面図である。} ^{【００１２】すなわち、このＣＭＯＳ型集積回路は、た}
^{とえばｐ型Ｓｉ基板１１の表面に形成された埋め込み素}
^{子分離領域１２の相互に、複数のｐＭＯＳ素子１３が形}
^{成された領域１４と、複数のｎＭＯＳ素子１５が形成さ}
^{れた領域１６とが設けられ、さらに、これら素子領域１}
^{４，１６の外周部に高濃度不純物領域としてのゲッタリ}
^{ング領域１７が形成された構成となっている。} ^{【００１３】上記埋め込み素子分離領域１２は、上記Ｓ}
^{ｉ基板１１の表面に選択的に形成された溝１１ａ内に酸}
^{化膜などの絶縁物を埋め込んでなる、いわゆるトレンチ}
^{分離法により形成されるもので、各素子領域１４，１６}
^{内におけるそれぞれの素子１３，１５の相互を電気的に}
^{分離するようになっている。} ^{【００１４】上記ｐＭＯＳ素子１３のそれぞれは、上記}
^{素子領域１４に対応して上記Ｓｉ基板１１に設けられた}
^{ｎ型ウェル領域１８の表面に規則的に形成されるように}
^{なっており、上記ｎ型ウェル領域１８上にゲート酸化膜}
^{２１を介して設けられたゲート電極２２と、このゲート}
^{電極２２の直下を除く、上記ｎ型ウェル領域１８の表面}
^{に形成された、ソース・ドレインとなるｐ型拡散層（低}
^{濃度不純物領域）２３とからなっている。} ^{【００１５】この拡散層２３は、たとえばボロンイオン}
^{を、イオン注入法により３０ＫｅＶの加速電圧、３×１}
^０ ^１５ｃｍ^-2のドーズ量で打ち込むことにより形成され
る。上記ｎＭＯＳ素子１５のそれぞれは、上記素子領域
１６に対応する上記Ｓｉ基板１１の表面に規則的に形成
されるようになっており、上記Ｓｉ基板１１上にゲート
酸化膜２１を介して設けられたゲート電極２２と、この
ゲート電極２２の直下を除く、上記Ｓｉ基板１１の表面
に形成された、ソース・ドレインとなるｎ型拡散層（低
濃度不純物領域）２４とからなっている。【００１６】この拡散層２４は、たとえば燐イオンを、
イオン注入法により４０ＫｅＶの加速電圧、３×１０¹⁵
ｃｍ^-2のドーズ量で打ち込むことにより形成される。上
記ゲッタリング領域１７は、上記各拡散層２３，２４の
形成にともなってボロンおよび燐の不純物種がそれぞれ
に打ち込まれてなる拡散層であり、たとえばトータルで
６×１０¹⁵ｃｍ^-2のドース量で不純物が打ち込まれた高
濃度領域となっている。【００１７】このような構成によれば、素子１３，１５
が密集する素子領域１４，１６は結晶欠陥が発生しやす
いが、素子領域１４，１６以外の領域、つまり素子領域
１４，１６の外周部にゲッタリング領域１７を設けて故
意に多量の欠陥を発生させることにより、素子領域１
４，１６内での結晶欠陥の発生を抑えることが可能とな
る。これは、溝１１ａ内に埋め込んだ酸化膜の応力歪み
をゲッタリング領域１７により緩和できるためである。【００１８】また、素子領域１４，１６内に仮に微小な
欠陥が発生した場合においても、その欠陥によって取り
込まれた金属不純物をゲッタリング領域１７により強制
的に引き込むことが可能となる。【００１９】したがって、埋め込み素子分離構造を採用
してなるＣＭＯＳ型の集積回路において、接合リーク電
流の増大およびゲート酸化膜２１の破壊耐圧の低下を改
善でき、集積回路の動作不良を防止することが可能とな
るなど、高性能化が図れるようになるものである。【００２０】次に、上記した埋め込み素子分離構造を有
するＣＭＯＳ型集積回路の製造方法について説明する。
図２は、ＣＭＯＳ型集積回路の製造プロセスを概略的に
示すものである。【００２１】まず、たとえば同図（ａ）に示すように、
ｐＭＯＳ素子１３を形成する素子領域１４に対応して、
ｎ型ウェル領域１８が設けられたｐ型Ｓｉ基板１１の表
面に、図示していないレジストをマスクとして、ＲＩＥ
（Reactive Ion Etching）法により、溝１１ａを０．５
μｍの深さで形成する。【００２２】上記レジストを除去した後、減圧ＣＶＤ
（Chemical Vapor Deposition ）法により、酸化膜３１
を０．７μｍの厚さで堆積する。その後、たとえば同図
（ｂ）に示すように、機械式研磨により、上記酸化膜３
１の上面を平坦化し、上記溝１１ａ内のみに酸化膜３１
を残して埋め込み素子分離領域１２を形成する。【００２３】次いで、たとえば同図（ｃ）に示すよう
に、ゲート酸化膜２１を１０ｎｍの厚さで形成した後、
燐を高濃度に含む多結晶シリコン膜を堆積し、さらに、
パターニングを行ってゲート電極２２を形成する。この
とき、ゲッタリング領域１７となる領域、つまり素子領
域１４，１６以外の領域ではゲート電極２２の形成は行
わない。【００２４】続いて、たとえば同図（ｄ）に示すよう
に、ｎＭＯＳ素子１５を形成する素子領域１６の上面に
のみレジスト３２をパターニングし、しかる後、イオン
注入法によりボロンイオン（Ｂ）を、加速電圧を３０Ｋ
ｅＶとし、３×１０¹⁵ｃｍ^-2のドーズ量で打ち込む。こ
れにより、ｐＭＯＳ素子１３のソース・ドレインとなる
拡散層２３とともに、ゲッタリング領域１７となる、素
子領域１４，１６の外周部にもｐ型拡散層３３が同時に
形成される。【００２５】同様にして、たとえば同図（ｅ）に示すよ
うに、上記レジスト３２を除去した後、ｐＭＯＳ素子１
３の形成された素子領域１４の上面にのみレジスト３４
をパターニングし、さらに、イオン注入法により燐イオ
ン（Ｐ）を、加速電圧を４０ＫｅＶとし、３×１０¹⁵ｃ
ｍ^-2のドーズ量で打ち込む。これにより、ｎＭＯＳ素子
１５のソース・ドレインとなる拡散層２４とともに、素
子領域１４，１６の外周部のｐ型拡散層３３にも燐イオ
ンがドーピングされて、６×１０¹⁵ｃｍ^-2の高濃度なゲ
ッタリング領域１７が形成される。【００２６】なお、上記ボロンイオンの打ち込みおよび
上記燐イオンの打ち込みは、前後して構わない。この
後、上記レジスト３４を除去することで、図１に示した
構造のＣＭＯＳ型集積回路が製造される。【００２７】なお、各拡散層１７，２３，２４について
は、たとえば、窒素雰囲気中で、８００℃の温度で、３
０分間のアニール処理が行われる。そして、最終的に
は、パッシベーション膜の形成、コンタクトホールの形
成、およびＡｌ配線の形成などが通常の製造方法により
行われて、埋め込み素子分離構造を有するＣＭＯＳ型集
積回路が完成される。【００２８】上記したように、酸化膜による応力歪みを
緩和できるようにしている。すなわち、素子領域の外周
部にゲッタリング領域を設けて故意に多量の欠陥を発生
させるようにしている。これにより、あらかじめ素子領
域外に結晶欠陥の発生しやすい環境を準備できるように
なるため、素子領域内で結晶欠陥を発生しずらくするこ
とが可能となる。また、素子領域内に仮に微小な欠陥が
発生した場合においても、その欠陥によって取り込まれ
た金属不純物を強制的に引き込むことが可能となる。し
たがって、埋め込み素子分離構造を採用してなるＣＭＯ
Ｓ型集積回路において、接合リーク電流の増大およびゲ
ート酸化膜の破壊耐圧の低下を改善でき、高性能化が図
れるようになるものである。【００２９】なお、上記実施例においては、ｐ型のＳｉ
基板を用いて構成されたＣＭＯＳ型集積回路を例に説明
したが、これに限らず、たとえばｎ型Ｓｉ基板を用いて
なるＣＭＯＳ型集積回路にも同様に適用できる。【００３０】また、ＭＯＳ素子に限らず、バイポーラ素
子であっても良く、ＣＭＯＳ型集積回路以外の、たとえ
ばＢｉＣＭＯＳ型集積回路にも適用できる。また、ゲッ
タリング領域としては、燐イオンとボロンイオンとを混
在して形成される場合に限らず、たとえばボロン、ヒ
素、燐、ゲルマニウム、アンチモン、アルゴン、窒素、
シリコンなどの不純物種のうち、少くとも２種類以上の
不純物種をイオン注入法により導入することで形成でき
る。【００３１】また、ゲッタリング領域は、ＭＯＳ素子に
おける拡散層形成工程のイオン注入により同時に形成し
たが、別の工程で、または、別の方法により形成するよ
うにしても良い。【００３２】また、溝内に埋め込む酸化膜にＯ₃ を含む
酸化膜を用いることも可能であり、この場合、埋め込み
素子分離領域をより安定に形成できるようになる。ま
た、溝内に埋め込んだ酸化膜を平坦化する方法として
は、上記機械式研磨によらず、たとえばＲＩＥ法による
エッチバックとしても良い。【００３３】さらには、複数のＭＯＳ型のメモリ素子を
反復する形で密集して配列してなるＭＯＳ型メモリに適
用することも可能である。図３は、ゲッタリング領域
を、埋め込み素子分離構造を採用してなるＭＯＳ型メモ
リに応用した場合の適用例を概略的に示すものである。【００３４】このＭＯＳ型メモリは、たとえば同図
（ａ）に示すように、周辺回路部４１とメモリアレイ部
４２とを有してなり、そのメモリアレイ部４２におけ
る、各セルアレイ４３の周辺部にゲッタリング領域４４
がそれぞれ配置されてなる構成となっている。【００３５】この場合、セルアレイ４３とは別にゲッタ
リング領域４４を設けるようにしても良いし、たとえば
同図（ｂ）に示すように、各セルアレイ４３において、
アレイ状に繰り返し配列されてなるＭＯＳ構造のメモリ
セル４５のそれぞれの最外周に位置するメモリセル（×
印を付したセル）４５をゲッタリング領域４４として用
いるようにしても良い。その他、この発明の要旨を変え
ない範囲において、種々変形実施可能なことは勿論であ
る。【００３６】【発明の効果】以上、詳述したようにこの発明によれ
ば、素子領域内における結晶欠陥の発生および欠陥によ
る金属不純物の取り込みを抑制でき、接合リーク電流の
増大あるいはゲート酸化膜の破壊耐圧の低下を改善する
ことが可能な半導体装置を提供できる。

【図面の簡単な説明】

【図１】この発明の一実施例にかかる、埋め込み素子分
離構造を有するＣＭＯＳ型集積回路の要部を示す概略構
成図。

【図２】同じく、ＣＭＯＳ型集積回路の製造プロセスを
説明するために示す概略断面図。

【図３】この発明の他の実施例にかかるＭＯＳ型メモリ
の概略構成図。

【符号の説明】

１１…ｐ型Ｓｉ基板、１１ａ…溝、１２…埋め込み素子
分離領域、１３…ｐＭＯＳ素子、１４…ｐＭＯＳ素子領
域、１５…ｎＭＯＳ素子、１６…ｎＭＯＳ素子領域、１
７、４４…ゲッタリング領域（高濃度不純物領域）、１
８…ｎ型ウェル領域、２１…ゲート酸化膜、２２…ゲー
ト電極、２３，２４…拡散層（低濃度不純物領域）、３
１…酸化膜（絶縁膜）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者牛久幸広神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内 (72)発明者八木下淳史神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された溝内に絶縁膜
が埋め込まれてなる素子分離領域を有する半導体装置に
おいて、前記素子分離領域によって、低濃度不純物領域を有する
複数の半導体素子の相互が電気的に分離されてなる素子
領域の外周に、前記素子領域内における前記基板中の金
属不純物を引き込むための高濃度不純物領域を設けてな
ることを特徴とする半導体装置。
【請求項２】前記低濃度不純物領域は、３×１０¹⁵ｃ
ｍ^-2以下の不純物が導入されてなることを特徴とする請
求項１に記載の半導体装置。
【請求項３】前記高濃度不純物領域は、５×１０¹⁵ｃ
ｍ^-2以上の不純物が導入されてなることを特徴とする請
求項１に記載の半導体装置。
【請求項４】前記高濃度不純物領域は、ボロン、ヒ
素、燐、ゲルマニウム、アンチモン、アルゴン、窒素、
シリコンなどの不純物種のうち、少くとも２種類以上の
不純物種をイオン注入法により導入することで形成され
るものであることを特徴とする請求項１または３のいず
れかに記載の半導体装置。
【請求項５】３×１０¹⁵ｃｍ^-2以下の低濃度不純物領
域を有する半導体素子が規則的に配置され、かつ、その
半導体素子の相互が、半導体基板上に形成された溝内に
絶縁膜を埋め込んでなる素子分離領域によって電気的に
分離されてなる素子領域と、この素子領域の外周に設けられ、前記素子領域内におけ
る前記基板中の金属不純物を引き込むための、５×１０
¹⁵ｃｍ^-2以上の高濃度不純物領域とを具備したことを特
徴とする半導体装置。
【請求項６】前記高濃度不純物領域は、ボロン、ヒ
素、燐、ゲルマニウム、アンチモン、アルゴン、窒素、
シリコンなどの不純物種のうち、少くとも２種類以上の
不純物種をイオン注入法により導入することで形成され
るものであることを特徴とする請求項５に記載の半導体
装置。
【請求項７】前記半導体素子はＭＯＳ型メモリセルで
あり、メモリセルアレイの最外周の各セルが前記高濃度
不純物領域として割り当てられてなることを特徴とする
請求項５に記載の半導体装置。