JP2007088406A - Cmosイメージセンサ及びその製造方法 - Google Patents
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Abstract
【課題】ダミーモート領域に高濃度のp型不純物イオンを注入することによって金属イオン汚染をゲッタリングし、漏れ電流を低減できるようにしたCMOSイメージセンサとその製造方法を提供する。
【解決手段】半導体基板のフォトダイオード領域に形成されたフォトダイオードと;半導体基板の第1導電型と第2導電型トランジスタ領域にそれぞれ形成された第2導電型第1ウェル領域と第2導電型第2ウェル領域と;第1導電型と第2導電型トランジスタ領域の半導体基板上に形成されたゲート電極と;ゲート電極の両側の第2ウェル領域と第1ウェル領域にそれぞれ形成される低濃度・高濃度の第1導電型不純物領域と低濃度・高濃度の第2導電型不純物領域と;ダミーモート領域に形成される高濃度の第1導電型第3不純物領域とを含む。
【選択図】図2
【解決手段】半導体基板のフォトダイオード領域に形成されたフォトダイオードと;半導体基板の第1導電型と第2導電型トランジスタ領域にそれぞれ形成された第2導電型第1ウェル領域と第2導電型第2ウェル領域と;第1導電型と第2導電型トランジスタ領域の半導体基板上に形成されたゲート電極と;ゲート電極の両側の第2ウェル領域と第1ウェル領域にそれぞれ形成される低濃度・高濃度の第1導電型不純物領域と低濃度・高濃度の第2導電型不純物領域と;ダミーモート領域に形成される高濃度の第1導電型第3不純物領域とを含む。
【選択図】図2
Description
本発明は、イメージセンサに係り、特に、ダミーモート(dummy moat)領域にp型不純物イオンを注入することによって金属イオンの汚染をゲッタリングして、漏れ電流を低減できるようにしたCMOSイメージセンサ及びその製造方法に関する。
一般に、イメージセンサとは、光学映像を電気信号に変換する半導体素子のことを言い、中でも電荷結合素子(CCD)は、個々のMOSキャパシタが互いに非常に近接して位置しており、電荷キャリアがキャパシタに格納され移送される素子である。
CMOSイメージセンサは、制御回路及び信号処理回路を周辺回路とするCMOS技術を用いて画素数だけのMOSトランジスタを作り、これを用いて出力を順に検出するスイッチング方式を採用する素子である。
CCDは、駆動方式が複雑で、電力消耗が多く、マスク工程のステップ数が多いので工程が複雑で、シグナルプロセシング回路をCCDチップ内に実装できないので、ワンチップ化が困難である等の様々な短所があり、これらの短所を克服すべく最近ではサブミクロンCMOS製造技術を用いたCMOSイメージセンサの開発が多く研究されてきている。
このCMOSイメージセンサは、単位画素内にフォトダイオードとMOSトランジスタを形成して、スイッチング方式で順に信号を検出することによってイメージを得るもので、CMOS製造技術を用いるので電力消耗も少なく、マスク数も20個程であって、30〜40個のマスクを必要とするCCD工程に比べて工程が非常に単純であり、且つ、様々な信号処理回路とのワンチップ化が可能なことから次世代イメージセンサとして脚光を浴びており、ディジタル静止カメラ(DSC)、PCカメラ、モバイルカメラなどの多くの応用部分に使用されている。
以下、添付の図面に基づき、従来の技術に係るCMOSイメージセンサの製造方法についてより詳細に説明する。
図1A乃至図1Gは、従来の技術に係るCMOSイメージセンサの製造方法を示す工程断面図である。
図1Aに示すように、アクティブ領域、フィールド領域、ダミーモート領域を有する半導体基板31のフィールド領域に素子隔離膜32を形成する。
素子隔離膜32は、半導体基板31のフィールド領域を所定の深さにエッチングしてトレンチを形成した後、該トレンチの内部に絶縁物質を埋め込むトレンチ分離(STI:Shallow Trench Isolation)工程により形成する。
一方、アクティブ領域は、PMOSトランジスタ領域とNMOSトランジスタ領域とからなり、NMOSトランジスタ領域にはフォトダイオード領域が設けられている。
続いて、半導体基板31のフォトダイオード領域に、半導体基板31と反対の導電型の不純物イオンを注入してフォトダイオード33を形成する。
続いて、半導体基板31のフォトダイオード領域に、半導体基板31と反対の導電型の不純物イオンを注入してフォトダイオード33を形成する。
この半導体基板31の全面に、第1感光膜34を塗布した後、露光及び現像工程によってNMOSトランジスタ領域とダミーモート領域を除いたPMOSトランジスタ領域をマスキングするように第1感光膜34をパターニングする。
続いて、このパターニングされた第1感光膜34をマスクとして半導体基板31の全面にp型不純物イオンを注入し、NMOSトランジスタ領域とダミーモート領域にP−ウェル(P-well)領域35を形成する。
図1Bに示すように、第1感光膜34を除去し、半導体基板31の全面に第2感光膜36を塗布した後、露光及び現像工程によりPMOSトランジスタ領域が開放されるように第2感光膜36を選択的にパターニングする。
続いて、パターニングされた第2感光膜36をマスクとしてPMOSトランジスタ領域にn型不純物イオンを注入しN−ウェル(N-well)領域37を形成する。
図1Cに示すように、第2感光膜36を除去し、半導体基板31上にゲート絶縁膜38及びゲート電極用のポリシリコン膜を順に形成する。
続いて、ポリシリコン膜及びゲート絶縁膜38を選択的にエッチングしてPMOSトランジスタ領域とNMOSトランジスタ領域の半導体基板31上にゲート電極39を形成する。
そして、半導体基板31上に第3感光膜40を塗布した後、露光及び現像工程によりNMOSトランジスタ領域及びダミーモート領域が開放されるように第3感光膜40を選択的にパターニングする。
続いて、パターニングされた第3感光膜40をマスクとしてP−ウェル領域35及びダミーモート領域に低濃度のn型不純物イオンを注入して低濃度のn型不純物領域41を形成する。
図1Dに示すように、第3感光膜40を除去し、半導体基板31の全面に第4感光膜42を塗布した後、露光及び現像工程によりPMOSトランジスタ領域が開放されるように第4感光膜42を選択的にパターニングする。
続いて、パターニングされた第4感光膜42をマスクとしてN−ウェル領域37に低濃度のp型不純物イオンを注入して低濃度のp型不純物領域43を形成する。
図1Eに示すように、第4感光膜42を除去し、半導体基板31の全面に絶縁膜を形成した後、全面にエッチバック工程を実施してゲート電極39の両側面に絶縁膜側壁44を形成する。
続いて、半導体基板31の全面に第5感光膜45を塗布した後、露光及び現像工程によりNMOSトランジスタ領域及びダミーモート領域が開放されるように第5感光膜45を選択的にパターニングする。
続いて、パターニングされた第5感光膜45をマスクとしてP−ウェル領域35及びダミーモート領域にそれぞれ高濃度のn型不純物イオン(例えば、As)を注入して高濃度のn型不純物領域46を形成すると同時にN+領域47を形成する。
図1Fに示すように、第5感光膜45を除去し、半導体基板31の全面に第6感光膜48を塗布した後、露光及び現像工程によりPMOSトランジスタ領域が開放されるように第6感光膜48を選択的にパターニングする。
続いて、パターニングされた第6感光膜48をマスクとしてN−ウェル領域37に高濃度のp型不純物イオンを注入して高濃度のp型不純物領域49を形成する。
図1Gに示すように、第6感光膜48を除去した後、半導体基板31に熱処理工程を実施して半導体基板31に注入された不純物イオンを活性化する。
以降の工程は、図示していないが、半導体基板31上に複数の層間絶縁膜及び金属配線、そしてカラーフィルタ層とマイクロレンズを形成することによってイメージセンサを製造する。
しかしながら、かかる従来技術によるCMOSイメージセンサの製造方法では、ダミーモート領域に高濃度のn型不純物イオンが注入されるので金属イオンのゲッタリング効果が少なく、漏れ電流を低減できないという問題があった。
本発明は上記の問題点を解決するためのもので、その目的は、ダミーモート領域に高濃度のp型不純物イオン(例えば、B)を注入することによって金属イオン汚染をゲッタリングし、漏れ電流を低減できるようにしたCMOSイメージセンサ及びその製造方法を提供することにある。
上記の目的を達成するために、本発明に係るCMOSイメージセンサは、フォトダイオード領域と、第1導電型及び第2導電型トランジスタ領域と、フィールド領域と、ダミーモート領域とに区画された半導体基板のフィールド領域に形成された素子隔離膜と;前記半導体基板のフォトダイオード領域に形成されたフォトダイオードと;前記半導体基板の第1導電型及び第2導電型トランジスタ領域にそれぞれ形成された第2導電型第1ウェル領域及び第2導電型第2ウェル領域と;前記第1導電型及び第2導電型トランジスタ領域の半導体基板上にゲート絶縁膜を介在させて形成されるゲート電極と;前記ゲート電極の両側の第2ウェル領域及び第1ウェル領域にそれぞれ形成される低濃度の第1導電型不純物領域及び低濃度の第2導電型不純物領域と;前記ゲート電極の両側の第1ウェル領域及び第2ウェル領域にそれぞれ形成される高濃度の第1導電型第1不純物領域及び高濃度の第2導電型第2不純物領域と;前記ダミーモート領域に形成される高濃度の第1導電型第3不純物領域とを含むことを特徴とする。
また、上記目的を達成するために、本発明に係るCMOSイメージセンサの製造方法は、フォトダイオード領域と、第1導電型及び第2導電型トランジスタ領域と、フィールド領域と、ダミーモート領域とに区画される半導体基板のフィールド領域に、素子隔離膜を形成するステップと;前記半導体基板のフォトダイオード領域にフォトダイオードを形成するステップと;前記第1導電型及び第2導電型トランジスタ領域にそれぞれ第1導電型及び第2導電型不純物イオンを注入して第1導電型第1ウェル領域及び第2導電型第2ウェル領域を形成するステップと;前記半導体基板の第1導電型及び第2導電型トランジスタ領域にそれぞれゲート絶縁膜を介在させてゲート電極を形成するステップと;前記各ゲート電極の両側の第1ウェル領域及び第2ウェル領域にそれぞれ低濃度の第1導電型第1不純物領域及び低濃度の第2導電型第2不純物領域を形成するステップと;前記ゲート電極の両側の第1ウェル領域及び第2ウェル領域にそれぞれ高濃度の第1導電型第1不純物領域と高濃度の第2導電型第2不純物領域を形成するステップと;前記ダミーモート領域に高濃度の第1導電型第3不純物領域を形成するステップとを含むことを特徴とする。
本発明によるCMOSイメージセンサ及びその製造方法によれば、次の効果が得られる。
第一に、CMOSイメージセンサにおいて、P+ソース/ドレイン工程時、広いダミーモート領域に高濃度のボロン(B)イオン注入を可能にしたので、金属イオン汚染に対するゲッタリングを大きく改善できる。
第二に、ゲッタリングのために簡単なマスク作業方法が適用されるので、追加のマスクデザイン作業を行わずに済む。
すなわち、高いボロンドーズをダミーモート領域にイオン注入するので、Fe−B結合を用いて金属イオン汚染を減らすことができ、シリコン内部で発生する漏れ電流を低減することが可能になる。
以下、添付の図面に基づき、本発明に係るCMOSイメージセンサ及びその製造方法の好適な実施形態について詳細に説明する。
図2は、本発明によるCMOSイメージセンサを示す概略断面図である。
図2に示すように、本発明によるCMOSイメージセンサは、フォトダイオード領域と、PMOS及びNMOSトランジスタ領域と、フィールド領域と、ダミーモート領域とに区画された半導体基板101のフィールド領域に形成された素子隔離膜102と、半導体基板101のフォトダイオード領域に形成されたフォトダイオード103と、半導体基板101のPMOS及びNMOSトランジスタ領域にそれぞれ形成されるN−ウェル領域107及びP−ウェル領域105と、PMOS及びNMOSトランジスタ領域の半導体基板101上にゲート絶縁膜108を介在させて形成されるゲート電極109と、ゲート電極109両側のN−ウェル領域107及びP−ウェル領域105にそれぞれ形成される低濃度のp型不純物領域113及び低濃度のn型不純物領域111と、ゲート電極109の両側面に形成される絶縁膜側壁114と、ゲート電極109及び絶縁膜側壁114両側のN−ウェル領域107及びP−ウェル領域105にそれぞれ形成される高濃度のp型不純物領域118及び高濃度のn型不純物領域116と、ダミーモート領域に形成されるP+領域119と、を含んでいる。
ここで、P+領域119にはボロン(B)が注入されている。
図2に示すように、本発明によるCMOSイメージセンサは、フォトダイオード領域と、PMOS及びNMOSトランジスタ領域と、フィールド領域と、ダミーモート領域とに区画された半導体基板101のフィールド領域に形成された素子隔離膜102と、半導体基板101のフォトダイオード領域に形成されたフォトダイオード103と、半導体基板101のPMOS及びNMOSトランジスタ領域にそれぞれ形成されるN−ウェル領域107及びP−ウェル領域105と、PMOS及びNMOSトランジスタ領域の半導体基板101上にゲート絶縁膜108を介在させて形成されるゲート電極109と、ゲート電極109両側のN−ウェル領域107及びP−ウェル領域105にそれぞれ形成される低濃度のp型不純物領域113及び低濃度のn型不純物領域111と、ゲート電極109の両側面に形成される絶縁膜側壁114と、ゲート電極109及び絶縁膜側壁114両側のN−ウェル領域107及びP−ウェル領域105にそれぞれ形成される高濃度のp型不純物領域118及び高濃度のn型不純物領域116と、ダミーモート領域に形成されるP+領域119と、を含んでいる。
ここで、P+領域119にはボロン(B)が注入されている。
図3A乃至図3Gは、本発明によるCMOSイメージセンサの製造方法を示す工程断面図である。
図3Aに示すように、アクティブ領域、フィールド領域、ダミーモート(dummy moat)領域を有する半導体基板101のフィールド領域に、素子隔離膜102を形成する。
図3Aに示すように、アクティブ領域、フィールド領域、ダミーモート(dummy moat)領域を有する半導体基板101のフィールド領域に、素子隔離膜102を形成する。
素子隔離膜102は、半導体基板101のフィールド領域を所定の深さにエッチングしてトレンチを形成した後、該トレンチの内部に絶縁物質を埋め込むSTI工程を用いて形成する。
一方、アクティブ領域は、PMOSトランジスタ領域とNMOSトランジスタ領域とからなっており、NMOSトランジスタ領域にはフォトダイオード領域が設けられている。
続いて、半導体基板101のフォトダイオード領域に半導体基板101と反対の導電型の不純物イオンを注入してフォトダイオード103を形成する。
この半導体基板101の全面に第1感光膜104を塗布した後、露光及び現像工程によりNMOSトランジスタ領域とダミーモート領域を除いたPMOSトランジスタ領域をマスキングするように第1感光膜104をパターニングする。
続いて、該パターニングされた第1感光膜104をマスクとして半導体基板101の全面にp型不純物イオンを注入してNMOSトランジスタ領域とダミーモート領域にP−ウェル(P-well)領域105を形成する。
図3Bに示すように、第1感光膜104を除去し、半導体基板101の全面に第2感光膜106を塗布した後、露光及び現像工程によりPMOSトランジスタ領域が開放されるように第2感光膜106を選択的にパターニングする。
続いて、パターニングされた第2感光膜106をマスクとしてPMOSトランジスタ領域にn型不純物イオンを注入してN−ウェル領域107を形成する。
図3Cに示すように、第2感光膜106を除去し、半導体基板101上にゲート絶縁膜108及びゲート電極用の導電膜(例えば、ポリシリコン膜)を順に形成する。
続いて、導電膜及びゲート絶縁膜108を選択的にエッチングしてPMOSトランジスタ領域とNMOSトランジスタ領域の半導体基板101上にゲート電極109をそれぞれ形成する。
さらに、半導体基板101上に第3感光膜110を塗布した後、露光及び現像工程によりNMOSトランジスタ領域及びダミーモート領域が開放されるように第3感光膜110を選択的にパターニングする。
続いて、パターニングされた第3感光膜110をマスクとしてP−ウェル領域105及びダミーモート領域に低濃度のn型不純物イオンを注入して低濃度のn型不純物領域111を形成する。
図3Dに示すように、第3感光膜110を除去し、半導体基板101の全面に第4感光膜112を塗布した後、露光及び現像工程によりPMOSトランジスタ領域が開放されるように第4感光膜112を選択的にパターニングする。
続いて、該パターニングされた第4感光膜112をマスクとしてN−ウェル領域107に低濃度のp型不純物イオンを注入して低濃度のp型不純物領域113を形成する。
図3Eに示すように、第4感光膜112を除去し、半導体基板101の全面に絶縁膜を形成した後にエッチバック工程を実施してゲート電極109の両側面に絶縁膜側壁114を形成する。
続いて、この半導体基板101の全面に第5感光膜115を塗布した後、露光及び現像工程によりNMOSトランジスタ領域が開放されるように第5感光膜115を選択的にパターニングする。
該パターニングされた第5感光膜115をマスクとしてP−ウェル領域に高濃度のn型不純物イオン(例えば、As)を注入して高濃度のn型不純物領域116を形成する。
図3Fに示すように、第5感光膜115を除去し、半導体基板101の全面に第6感光膜117を塗布した後、露光及び現像工程によりPMOSトランジスタ領域及びダミーモート領域が開放されるように第6感光膜117を選択的にパターニングする。
続いて、該パターニングされた第6感光膜117をマスクとしてN−ウェル領域107及びダミーモート領域に高濃度のp型不純物イオンを注入して高濃度のp型不純物領域118及びP+領域119をそれぞれ形成する。
図3Gに示すように、第6感光膜117を除去した後、半導体基板101に熱処理工程を実施して半導体基板101に注入された不純物イオンを活性化する。
以後の工程は、図示していないが、半導体基板101上に複数の層間絶縁膜及び金属配線、そしてカラーフィルタ層及びマイクロレンズを形成することによってイメージセンサを製造する。
このように、本発明のCMOSイメージセンサの製造工程では、PMOSトランジスタ領域に高濃度のp型不純物イオン(例えば、B)を注入する際にダミーモート領域にも高濃度のp型不純物イオンを注入することによって金属イオンの汚染を防止することができる。
すなわち、従来の技術ではN+イオン注入時にダミーモート領域に砒素(As)がイオン注入されるようにしたが、本発明ではP+イオン注入時にボロン(B)がダミーモート領域に注入されるようにすることによって、Fe−B結合を用いて金属イオン汚染をなくすようにしている。
したがって、追加工程なしでダミーモート領域の広い領域で金属イオン汚染をゲッタリングして、漏れ電流を低減することが可能になる。
以上で説明した本発明は、上述の実施形態及び添付の図面に限定されるものでなく、本発明の技術的思想を逸脱しない範囲内で種々の置換、変形及び変更が可能であるということは、本発明の属する技術分野で通常の知識を持つ者にとっては明白である。
101 半導体基板、102 素子隔離膜、103 フォトダイオード、105 P−ウェル領域、107 N−ウェル領域、109 ゲート電極、111 低濃度のn型不純物領域、113 低濃度のp型純物領域、114 絶縁膜側壁、116 高濃度のn型不純物領域、118 高濃度のp型不純物領域、119 P+領域
Claims (11)
- フォトダイオード領域と、第1導電型及び第2導電型トランジスタ領域と、フィールド領域と、ダミーモート領域とに区画された半導体基板のフィールド領域に形成された素子隔離膜と、
前記半導体基板のフォトダイオード領域に形成されたフォトダイオードと、
前記半導体基板の第1導電型及び第2導電型トランジスタ領域にそれぞれ形成された第2導電型第1ウェル領域及び第2導電型第2ウェル領域と、
前記半導体基板の第1導電型及び第2導電型トランジスタ領域にゲート絶縁膜を介在させて形成されたゲート電極と、
前記ゲート電極の両側の第2ウェル領域及び第1ウェル領域にそれぞれ形成される低濃度の第1導電型不純物領域及び低濃度の第2導電型不純物領域と、
前記ゲート電極の両側の第1ウェル領域及び第2ウェル領域にそれぞれ形成される高濃度の第1導電型第1不純物領域及び高濃度の第2導電型第2不純物領域と、
前記ダミーモート領域に形成される高濃度の第1導電型第3不純物領域と、
を含むことを特徴とするCMOSイメージセンサ。 - 前記第1導電型第3不純物領域は、高濃度のp型不純物イオンであることを特徴とする請求項1に記載のCMOSイメージセンサ。
- 前記高農度のp型不純物イオンは、ボロンであることを特徴とする請求項2に記載のCMOSイメージセンサ。
- 前記ゲート電極の両側面に形成された絶縁膜側壁をさらに含むことを特徴とする請求項1に記載のCMOSイメージセンサ。
- 前記第1導電型は、p型であることを特徴とする請求項1に記載のCMOSイメージセンサ。
- 前記第2導電型は、n型であることを特徴とする請求項1に記載のCMOSイメージセンサ。
- フォトダイオード領域と、第1導電型及び第2導電型トランジスタ領域と、フィールド領域と、ダミーモート領域とに区画される半導体基板のフィールド領域に、素子隔離膜を形成するステップと、
前記半導体基板のフォトダイオード領域にフォトダイオードを形成するステップと、
前記半導体基板の第1導電型及び第2導電型トランジスタ領域にそれぞれ第1導電型及び第2導電型不純物イオンを注入して第1導電型第1ウェル領域及び第2導電型第2ウェル領域を形成するステップと、
前記半導体基板の第1導電型及び第2導電型トランジスタ領域にそれぞれゲート絶縁膜を介在させてゲート電極を形成するステップと、
前記ゲート電極の両側の第1ウェル領域及び第2ウェル領域にそれぞれ低濃度の第1導電型第1不純物領域及び低濃度の第2導電型第2不純物領域を形成するステップと、
前記ゲート電極の両側の第1ウェル領域及び第2ウェル領域にそれぞれ高濃度の第1導電型第1不純物領域と高濃度の第2導電型第2不純物領域を形成するステップと、
前記ダミーモート領域に高濃度の第1導電型第3不純物領域を形成するステップと、
を含むことを特徴とするCMOSイメージセンサの製造方法。 - 前記ダミーモート領域の高濃度の第1導電型第3不純物領域と第2ウェル領域の高濃度の第1導電型第1不純物領域を同時に形成することを特徴とする請求項7に記載のCMOSイメージセンサの製造方法。
- 前記高濃度の第1導電型第3不純物領域は、高農度のp型不純物イオンを注入して形成することを特徴とする請求項7に記載のCMOSイメージセンサの製造方法。
- 前記高濃度のp型不純物イオンは、ボロンであることを特徴とする請求項9に記載のCMOSイメージセンサの製造方法。
- 前記各ゲート電極の両側面に絶縁膜側壁を形成するステップをさらに含むことを特徴とする請求項7に記載のCMOSイメージセンサの製造方法。
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