JPWO2016194653A1 - 撮像素子、電子機器、並びに、製造装置および方法 - Google Patents

撮像素子、電子機器、並びに、製造装置および方法 Download PDF

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Abstract

本技術は、画素サイズの増大を抑制するとともに、画質の低減を抑制することができるようにする撮像素子、電子機器、並びに、製造装置および方法に関する。例えば、撮像素子において、入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域を備えるようにする。また、例えば、電子機器において、入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域を備える撮像部を備えるようにする。さらに、本技術は、撮像素子や電子機器だけでなく、例えば、本技術を適用した撮像素子や電子機器を製造する製造装置や製造方法にも適用することができる。

Description

本技術は、撮像素子、電子機器、並びに、製造装置および方法に関し、特に、画素サイズの増大を抑制するとともに、画質の低減を抑制することができるようにした撮像素子、電子機器、並びに、製造装置および方法に関する。
従来、フォトダイオードの開口面積を減少させずに画素を縮小する技術として、有機又は無機光電変換部を半導体基板の上方に配置したイメージセンサが提案された（例えば、特許文献１参照）。また、ダイナミックレンジを拡大するために、フォトダイオードの光起電力を使用するイメージセンサが提案された（例えば、特許文献２参照）。
特開２０１３−８５１６４号公報 特表２０１２−５２０５９９号公報
ところで、高速駆動、領域制御、全画素同時シャッタなどを可能にするため、画素毎にアナログデジタル変換を行うイメージセンサが提案された。そのようなイメージセンサについて、例えば、複数の半導体基板を積層し、かつA/D変換回路の一部トランジスタを開口側の基板に搭載することで、基板面積の増大を抑制しつつ、画素を縮小する技術が提案された。しかしながら、トランジスタを追加することにより、フォトダイオードの開口面積が減少して感度が低下し、撮像画像の画質が低減するおそれがあった。また、A/D変換回路の一部トランジスタを開口側の基板に搭載する場合、開口側の基板の画素内にＰ型ウェルとＮ型ウェルとの両方を形成することになり、そのためには、ウェルを分離するためのウェル境界領域を広く確保する必要があった。そのため、画素サイズが大きくなってしまうおそれがあった。
これに対して、特許文献１に記載の構成では、浮遊拡散層の周囲に空乏層が形成され、この空乏層と絶縁膜が接触することにより暗電流が発生し、撮像画像の画質が低減するおそれがあった。
また、特許文献２に記載の方法の場合も、同一画素内にＮ型トランジスタとＰ型トランジスタが配置されることになり、ウェル境界領域を広く確保する必要があった。そのため、画素サイズが大きくなるおそれがあった。
本技術は、このような状況に鑑みて提案されたものであり、画素サイズの増大を抑制するとともに、画質の低減を抑制することができるようにすることを目的とする。
本技術の一側面は、入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域を備える撮像素子である。
前記素子分離領域は、前記半導体層に形成されるトランジスタ、拡散層、およびウェルの内、少なくともいずれか１つを、他と分離するようにすることができる。
前記素子分離領域は、前記光電変換部において光電変換された電荷を蓄積する浮遊拡散層の側壁に接するように形成されるようにすることができる。
前記素子分離領域は、前記浮遊拡散層の複数の側壁に接するように形成されるようにすることができる。
前記素子分離領域は、前記画素内に形成される複数の前記浮遊拡散層同士を分離するようにすることができる。
前記素子分離領域は、ＰウェルとＮウェルとを分離するように形成されるようにすることができる。
前記素子分離領域は、Ｐ型トランジスタとＮ型トランジスタとを分離するように形成されるようにすることができる。
複数の前記画素が面状に配置された画素アレイを備えるようにすることができる。
前記素子分離領域は、さらに、前記画素外において前記光電変換部の上部電極用の拡散層を分離するように形成されるようにすることができる。
前記素子分離領域は、前記上部電極用の拡散層の側壁に接するように形成されるようにすることができる。
前記光電変換部および前記半導体層が形成される第１の基板と、前記第１の基板と異なる第２の基板とが積層され、前記第１の基板に形成されるトランジスタと、前記第２の基板に形成されるトランジスタとが、前記光電変換部において得られる電荷を読み出して増幅してA/D変換する回路を形成するようにすることができる。
前記光電変換部は、互いに異なる波長域の光を光電変換する複数の光電変換部を積層した構造に形成されるようにすることができる。
前記光電変換部および前記半導体層が形成される第１の基板と、前記第１の基板と異なる第２の基板とが積層され、前記第１の基板に形成されるトランジスタが、前記光電変換部において得られる電荷を読み出して増幅する回路を形成し、前記第２の基板に形成されるトランジスタが、前記回路において増幅された信号をA/D変換する回路を形成するようにすることができる。
前記光電変換部および前記半導体層が形成される第１の基板と、前記第１の基板と異なる第２の基板とが積層され、前記第１の基板に形成されるトランジスタと、前記第２の基板に形成されるトランジスタとが、前記光電変換部において得られる電荷を読み出して増幅する回路を形成し、さらに、前記第２の基板に形成されるトランジスタが、前記回路において増幅された信号をA/D変換する回路を形成するようにすることができる。
前記画素内において、前記トランジスタが、前記光電変換部において得られる電荷を読み出して増幅する回路を形成するようにすることができる。
前記画素内のトランジスタが全てＮ型トランジスタであるようにすることができる。
前記光電変換部および前記半導体層が形成される第１の基板と、前記第１の基板と異なる第２の基板とが積層され、前記第２の基板に形成されるトランジスタが、前記回路において増幅された信号を、アレイ状に配置された前記画素のカラム毎に設けられた回路を形成するA/D変換する、アレイ状に配置された前記画素のカラム毎に設けられた回路を形成するようにすることができる。
本技術の他の側面は、被写体を撮像する撮像部と、前記撮像部による撮像により得られた画像データを画像処理する画像処理部とを備え、前記撮像部は、入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域を備える電子機器である。
本技術のさらに他の側面は、撮像素子を製造する製造装置であって、入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域を形成する素子分離領域形成部を備える製造装置である。
本技術のさらに側面は、また、撮像素子を製造する製造装置が、入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域を形成する製造方法である。
本技術の一側面においては、撮像素子において、入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域が備えられる。
本技術の他の側面においては、電子機器において、被写体を撮像する撮像部と、その撮像部による撮像により得られた画像データを画像処理する画像処理部とが備えられ、さらにその撮像部においては、入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域が備えられる。
本技術のさらに他の側面においては、撮像素子を製造する製造装置において、入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域を形成する素子分離領域形成部が備えられる。
本技術によれば、撮像画像を得ることが出来る。また本技術によれば、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
イメージセンサの主な構成例を示す斜視図である。 イメージセンサに搭載される回路の主な構成例を示す図である。 イメージセンサの主な構成例を示す断面図である。 画素基板の主な構成例を示す断面図である。 画素基板の一部の層の主な構成例を示す断面図である。 素子分離層の主な構成例を示す平面図である。 単位画素の素子分離層の主な構成例を示す平面図である。 素子分離層の一部の主な構成例を示す断面図である。 単位画素の素子分離層の他の構成例を示す平面図である。 単位画素の素子分離層のさらに他の構成例を示す平面図である。 画素端部の主な構成例を示す断面図である。 画素端部の主な構成例を示す平面図である。 表面照射型のイメージセンサの主な構成例を示す断面図である。 製造装置の主な構成例を示すブロック図である。 製造処理の流れの例を説明するフローチャートである。 製造工程の例を説明する断面図である。 製造工程の例を説明する断面図である。 製造工程の例を説明する断面図である。 製造工程の例を説明する断面図である。 製造工程の例を説明する断面図である。 製造工程の例を説明する断面図である。 製造工程の例を説明する断面図である。 製造工程の例を説明する断面図である。 製造工程の例を説明する断面図である。 画素基板の主な構成例を示す断面図である。 画素端部の主な構成例を示す断面図である。 画素端部の他の構成例を示す断面図である。 表面照射型のイメージセンサの主な構成例を示す断面図である。 製造工程の例を説明する断面図である。 製造工程の例を説明する断面図である。 製造工程の例を説明する断面図である。 製造工程の例を説明する断面図である。 製造工程の例を説明する断面図である。 製造工程の例を説明する断面図である。 画素基板に搭載される回路の主な構成例を示す図である。 単位画素の素子分離層の主な構成例を示す平面図である。 イメージセンサに搭載される回路の主な構成例を示す図である。 単位画素の素子分離層の主な構成例を示す平面図である。 画素基板に搭載される回路の主な構成例を示す図である。 イメージセンサの主な構成例を示す断面図である。 表面照射型のイメージセンサの主な構成例を示す断面図である。 画素基板に搭載される回路の主な構成例を示す図である。 イメージセンサの主な構成例を示す斜視図である。 撮像装置の主な構成例を示す図である。 撮像素子の使用例を説明する図である。
以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（イメージセンサ）
２．第２の実施の形態（イメージセンサ）
３．第３の実施の形態（イメージセンサ）
４．第４の実施の形態（イメージセンサ）
５．第５の実施の形態（イメージセンサ）
６．第６の実施の形態（イメージセンサ）
７．第７の実施の形態（イメージセンサ）
８．第８の実施の形態（撮像装置）
９．その他
＜１．第１の実施の形態＞
＜イメージセンサ＞
図１は、本技術を適用した撮像素子の一実施の形態であるイメージセンサの主な構成例を示す図である。
図１に示されるイメージセンサ１００は、被写体からの光を光電変換して画像データとして出力するデバイスである。例えば、イメージセンサ１００は、CMOS（Complementary Metal Oxide Semiconductor）を用いたCMOSイメージセンサ、CCD（Charge Coupled Device）を用いたCCDイメージセンサ等として構成される。
図１に示されるように、イメージセンサ１００は、互いに重畳される２枚の半導体基板である画素基板１０１および回路基板１０２よりなる。
画素基板１０１には、画素アレイ１１０が形成される。画素アレイ１１０には、例えば、単位画素１１１−１や単位画素１１１−２のように、入射光を受光して電気信号に変換する単位画素１１１の構成が面状（例えばアレイ状）に配置されている。以下において、各単位画素（例えば単位画素１１１−１や単位画素１１１−２）を互いに区別して説明する必要が無い場合、単位画素１１１と称する。図１においては、画素アレイ１１０に単位画素１１１−１と単位画素１１１−２とのみが示されているが、画素アレイ１１０には、任意の数の単位画素１１１が配置される。
回路基板１０２には、ADC（Analog Digital Converter）アレイ１２０が形成される。ADCアレイ１２０には、例えば、A/D変換部１２１−１やA/D変換部１２１−２のように、単位画素毎のA/D変換部１２１が面状（例えばアレイ状）に配置されている。以下において、各A/D変換部（例えばA/D変換部１２１−１やA/D変換部１２１−２）を互いに区別して説明する必要が無い場合、A/D変換部１２１と称する。
A/D変換部１２１は、自身に対応する単位画素１１１から読み出されたアナログ信号（入射光が光電変換された電気信号）をA/D変換する単位画素A/D変換回路の一部の構成を有する。ADCアレイ１２０において、A/D変換部１２１は、自身に対応する単位画素１１１と重畳する領域に配置される。つまり、A/D変換部１２１は、画素アレイ１１０における単位画素１１１と同様に配置される。
したがって、図１においては、ADCアレイ１２０にA/D変換部１２１−１とA/D変換部１２１−２とのみが示されているが、ADCアレイ１２０には、単位画素１１１と同数のA/D変換部１２１が配置される。
なお、画素アレイ１１０における単位画素１１１の配置パターン（およびADCアレイ１２０におけるA/D変換部１２１の配置パターン）は任意であり、例えばハニカム状などのように、アレイ状以外のパターンであってもよい。また、画素基板１０１の画素アレイ１１０が形成される面や、回路基板１０２のADCアレイ１２０が形成される面の形状は任意である。平面であってもよいし、曲面であってもよい。また、画素アレイ１１０（およびADCアレイ１２０）の外形の形状も任意であり、図１に示されるような矩形であってもよいし、矩形以外であってもよい。さらに、各単位画素１１１（各A/D変換部１２１）の面積が互いに同一であってもよいし、全てが同一でなくてもよい。
画素基板１０１と回路基板１０２は、基本的に互いに絶縁された状態で重畳される。ただし、画素基板１０１に形成される回路と、回路基板１０２に形成される回路との、必要な箇所において、Cu電極等により互いに接続される。
単位画素１１１には、入射光を光電変換する光電変換部と、その光電変換部において得られた電荷を電気信号として増幅して読み出す読み出し回路と、その電気信号をA/D変換するA/D変換回路の一部の構成とが形成される。つまり、単位画素１１１において得られる電気信号をA/D変換する単位画素A/D変換回路は、その単位画素１１１に形成される一部のトランジスタ等と、その単位画素１１１に対応するA/D変換部１２１とにより構成される。
単位画素A/D変換回路は、単位画素１１１から読み出される電気信号である画素信号を所定の参照信号と比較し、その比較結果が変化するまでの時間を示すクロック信号のカウント値を画素信号のデジタル値として出力する構成となっている。
＜単位画素A/D変換回路＞
図２は、イメージセンサに搭載される単位画素A/D変換回路の主な構成例を示す図である。図２に示されるように、画素基板１０１には、単位画素A/D変換回路の内、高耐圧のトランジスタ等が形成される。
より具体的には、単位画素１１１には、光電変換部１３１、第１リセットトランジスタ１３２、転送トランジスタ１３３、増幅トランジスタ１３４、第２リセットトランジスタ１３５、増幅トランジスタ１３４を含む比較部１３６、トランジスタ１３７、およびトランジスタ１３８が形成される。
光電変換部１３１は、単位画素１１１に入射する光を電荷に変換する。第１リセットトランジスタ１３２は、第１浮遊拡散層１５１から溢れる電荷の排出を制御する。転送トランジスタ１３３は、電荷の第１浮遊拡散層１５１から第２浮遊拡散層１５２への転送を制御する。増幅トランジスタ１３４は、第２浮遊拡散層１５２の電位変動を増幅して電気信号に変換する。第２リセットトランジスタ１３５は、第２浮遊拡散層１５２に溜まった電荷の排出を制御する。
比較部１３６は、光電変換部１３１から読み出された電荷に相当する電気信号（画素信号）と、所定の参照信号とを比較し、比較結果を示す信号として、出力信号を出力する。比較部１３６は、参照信号と画素信号が同一（の電圧）になったとき、出力信号を反転させる。
比較部１３６は、差動対となるトランジスタ１４２および増幅トランジスタ１３４、カレントミラーを構成するトランジスタ１４３および１４４、入力バイアス電流に応じた電流を供給する定電流源としてのトランジスタ１４１により構成される。
差動対となるトランジスタ１４２および増幅トランジスタ１３４のうち、トランジスタ１４２のゲートには、図示せぬD/A変換部等から出力された参照信号が入力され、増幅トランジスタ１３４のゲートには、第２浮遊拡散層１５２から転送された画素信号が入力される。トランジスタ１４２および増幅トランジスタ１３４のソースは、トランジスタ１４１のドレインと接続され、トランジスタ１４１のソースは、GNDに接続されている。
トランジスタ１４２のドレインは、カレントミラー回路を構成するトランジスタ１４３およびトランジスタ１４４のゲート及びトランジスタ１４３のドレインと接続され、増幅トランジスタ１３４のドレインは、トランジスタ１４４のドレインと接続されている。トランジスタ１４３およびトランジスタ１４４のソースは、電源電圧に接続されている。
単位画素１１１には、さらに、第１浮遊拡散層１５１と第２浮遊拡散層１５２が形成される。第１浮遊拡散層１５１は、光電変換部１３１から転送された電荷を蓄積する。第２浮遊拡散層１５２は、第１浮遊拡散層１５１から転送された電荷を蓄積する。
また、第１浮遊拡散層１５１には、ウェルコンタクト１６１が形成される。また、第２浮遊拡散層１５２には、ウェルコンタクト１６２が形成される。
また、図２に示されるように、回路基板１０２には低耐圧トランジスタ等が形成される。
単位画素１１１に対応するA/D変換部１２１には、トランジスタ１７１、トランジスタ１７２、トランジスタ１７３、トランジスタ１８１、およびトランジスタ１８２が形成される。
トランジスタ１７１、トランジスタ１７２、およびトランジスタ１８１は、単位画素１１１のトランジスタ１３７およびトランジスタ１３８とともに、正帰還回路（PFB（positive feedback））を形成する。この正帰還回路は、比較部１３６の出力信号の遷移速度を高速化し、その判定速度を向上させることができる。
トランジスタ１７３およびトランジスタ１８２は、インバータ（NOTゲート）を形成し、比較部１３６の出力信号の値を反転させる。なお、この反転は、上述した比較部１３６による比較結果に基づく出力信号の反転とは異なる処理であり、出力信号に対して常時行われる。
A/D変換部１２１には、さらに、ラッチメモリ１９１が形成される。ラッチメモリ１９１には、入力信号として、その時の時刻を示すコード値が入力される。そして、ラッチメモリ１９１は、比較部１３６の出力信号が比較結果に基づいて反転したときのコード値を保持する。そのコード値は、所定のタイミングにおいて、出力信号として読み出される。つまり、このコード値が、アナログの画素信号をＮビットにデジタル化したデジタル値である。
以上のように、各トランジスタの内、高耐圧のトランジスタを画素基板１０１に配置し、低耐圧のトランジスタを回路基板１０２に配置することにより、ゲート電極や拡散層、配線などの加工条件を、基板毎に最適化することができる。例えば、画素基板１０１に対しては、ノイズを極限にまで低減する加工条件を採用し、回路基板１０２に対しては、極限まで微細化できる加工条件を採用するといった制御を容易に実現することができる。
図２に示されるように、画素基板１０１に形成されるトランジスタの内、第１リセットトランジスタ１３２、転送トランジスタ１３３、増幅トランジスタ１３４、第２リセットトランジスタ１３５、トランジスタ１３８、トランジスタ１４１、およびトランジスタ１４２は、Ｎ型トランジスタにより構成される。また、トランジスタ１３７、トランジスタ１４３、およびトランジスタ１４４は、Ｐ型トランジスタにより形成される。つまり、画素基板１０１には、Ｎ型トランジスタとＰ型トランジスタの両方が形成される。
＜イメージセンサ断面構成＞
図３は、イメージセンサ１００の主な構成例を示す断面図である。図３においては、イメージセンサ１００の一部の断面における主な構成例が示されている。図３に示されるように、イメージセンサ１００は、画素基板１０１と回路基板１０２とが積層されている。
画素基板１０１には、回路基板１０２と接する面に露出するように、パッド（電極とも称する）２０１が形成される。また、回路基板１０２には、画素基板１０１と接する面に露出するように、パッド（電極）２０２が形成される。このパッド２０１およびパッド２０２は、例えば銅（Cu）等の導体により形成される。
パッド２０１は、画素基板１０１に形成される回路の所定の部分に電気的に接続されている。パッド２０２は、回路基板１０２に形成される回路の、画素基板１０１に形成される回路の自身に対応するパッド２０１が接続されている部分に対応する部分に電気的に接続されている。
また、互いに対応するパッド２０１とパッド２０２は、図３に示されるように画素基板１０１と回路基板１０２とが積層された状態において互いに接する位置に形成される。つまり、画素基板１０１に形成される回路と回路基板１０２に形成される回路とは、パッド２０１およびパッド２０２を介して互いに電気的に接続される。
なお、イメージセンサ１００に形成されるパッド２０１およびパッド２０２の数は任意である。
また、図３に示されるように、画素基板１０１には、光電変換層２１１、素子分離層２１２、およびトランジスタ配線層２１３が形成される。光電変換層２１１には、光電変換部等の光電変換に関する構成が形成される。素子分離層２１２には、素子を分離するための素子分離領域等の構成が形成される。トランジスタ配線層２１３には、トランジスタのゲートや配線等の構成が形成される。パッド２０１は、トランジスタ配線層２１３に形成される配線に接続される。
また、図３に示されるように、回路基板１０２には、配線やトランジスタ等が形成される。パッド２０２は、その配線に接続される。
＜画素基板の構成＞
図４は、画素基板１０１の光電変換層２１１の主な構成例を示す断面図である。図４に示されるように、光電変換層２１１には、マイクロレンズ２２１、カラーフィルタ２２２、画素間遮光層２２３、上部電極２２４、光電変換部２２５、および下部電極２２６が形成されている。
マイクロレンズ２２１は、単位画素１１１毎に形成され、撮像面に入射した光を当該単位画素１１１に集める（集光する）。このように単位画素１１１の入射光の集光効率を向上させることにより、当該単位画素１１１の光電変換部の量子効率を向上させることができる。
カラーフィルタ２２２は、単位画素１１１毎に形成され、当該単位画素１１１のマイクロレンズ２２１を介して入射された光を透過させることにより、その所定の波長（色）域の成分を当該単位画素１１１の光電変換部に入射させる。各カラーフィルタ２２２が透過させる波長（色）域は任意であり、可視光であってもよいし、赤外線や紫外線であってもよい。また、カラーフィルタ２２２が単一の波長（色）域を透過させるフィルタにより形成されるようにしてもよいし、互いに異なる波長（色）域を透過させる複数種類のフィルタにより形成されるようにしてもよい。カラーフィルタ２２２として複数種類のフィルタが用いられる場合、フィルタの種類は単位画素１１１毎に設定される。
例えば、カラーフィルタ２２２が、赤色の波長域の可視光を透過する赤色フィルタ、青色の波長域の可視光を透過する青色フィルタ、および緑色の波長域の可視光を透過する緑色フィルタにより形成されるようにしてもよい。この場合、各単位画素１１１には、カラーフィルタ２２２として、赤色フィルタ、青色フィルタ、若しくは緑色フィルタが形成される。
画素間遮光層２２３は、光を透過する透過膜と、単位画素１１１間に形成される、光を透過しない遮光壁により形成される。例えば、透過膜は絶縁体により形成され、遮光壁は金属により形成される。画素間遮光層２２３は、カラーフィルタ２２２を透過した光が隣の画素に入射するのを抑制する。
上部電極２２４は、光電変換部２２５の図中上側の面に接するように形成される。下部電極２２６は、光電変換部２２５の図中下側の面に接するように単位画素１１１毎に形成される。つまり、上部電極２２４乃至下部電極２２６は、上部電極２２４と下部電極２２６とで光電変換部２２５を挟むような構成で形成される。
上部電極２２４は、透明の電極により構成される。光電変換部２２５は、カラーフィルタ２２２等を介して入射する光を電荷に変換する。光電変換部２２５は、例えば、有機光電変換膜、化合物半導体、若しくは量子ドット等により構成される。下部電極２２６は、当該単位画素１１１の光電変換部２２５において光電変換された電荷の転送に利用される。
下部電極２２６は、単位画素毎に、電極プラグによって素子分離層２１２に電気的に接続される。上部電極２２４は、下部電極２２６とは別に、電極プラグによって素子分離層２１２に電気的に接続され。例えば、上部電極２２４は、単位画素１１１の外部において素子分離層２１２に電気的に接続される。もちろん、上部電極２２４が、単位画素１１１内において素子分離層２１２に電気的に接続されるようにしてもよい。ただし、上部電極２２４は、単位画素１１１の外部において素子分離層２１２に電気的に接続されるようにする方が、単位画素１１１のサイズの増大を抑制することができる。
＜素子分離層等の構成例＞
図５は、画素基板１０１の素子分離層２１２等の主な構成例を示す断面図である。図５に示されるように、下部電極２２６と素子分離層２１２との間には、絶縁層２３１が形成される。絶縁層２３１は、例えばSiO2等の絶縁体により形成される。また、素子分離層２１２の図中上下を挟むように、埋め込み酸化膜層２３２および埋め込み酸化膜層２３３が形成される。
素子分離層２１２は、例えば２００nm乃至２０００nm程度のシリコン基板により構成される層である。画素基板１０１には、Ｎ型トランジスタ２３５とＰ型トランジスタ２３６が形成される。したがって、素子分離層２１２には、Ｐウェル２４１とＮウェル２４２が形成される。Ｎ型トランジスタ２３５はＰウェル２４１に形成され、Ｐ型トランジスタ２３６はＮウェル２４２に形成される。また、素子分離層２１２には、第１浮遊拡散層１５１（Ｎ＋拡散層）が形成されており、当該単位画素１１１の下部電極２２６とその第１浮遊拡散層１５１とが電極プラグ２３４によって電気的に接続されている。
また、素子分離層２１２には、素子分離領域２５１が形成されている。素子分離領域２５１は、図５に示されるように、トランジスタ（例えばＮ型トランジスタ２３５やＰ型トランジスタ２３６）が形成される半導体層である素子分離層２１２を貫通し、埋め込み酸化膜層２３３から埋め込み酸化膜層２３２に達するように形成されている。素子分離領域２５１の幅は、任意であるが、例えば２００nm程度としてもよい。素子分離領域２５１は、任意の絶縁体により構成されている。
この素子分離領域２５１は、素子分離層２１２に形成されるトランジスタ、拡散層、およびウェルの内、少なくともいずれか１つを、他と分離するように形成されるようにしてもよい。
例えば、素子分離領域２５１が、単位画素１１１内の、Ｐウェル２４１とＮウェル２４２との間（ウェル境界）に配置するようにしてもよい。このようにすることにより、広いウェル境界領域を確保する必要無く、Ｐウェル２４１とＮウェル２４２とを分離することができる。つまり、画素サイズの増大を抑制しながら、電気的に分離されたＮ型トランジスタ２３５とＰ型トランジスタ２３６とを単位画素１１１内に配置することができる。
つまり、図２に示されるように、単位画素A/D変換回路の一部の構成を画素基板１０１（単位画素１１１内）に形成することができる。したがって、単位画素１１１に対応する回路基板１０２のA/D変換部１２１のサイズの増大も抑制することができるので、単位画素１１１のサイズの増大をさらに抑制することができる。
つまり、本実施の形態のイメージセンサ１００は、光電変換部および半導体層が形成される第１の基板として、光電変換部２２５と素子分離層２１２とが形成される画素基板１０１を有する。また、イメージセンサ１００は、その画素基板１０１と異なる第２の基板として回路基板１０２を有する。そして、イメージセンサ１００においては、その画素基板１０１と回路基板１０２とが積層される。さらに、イメージセンサ１００においては、画素基板１０１に形成されるトランジスタと、回路基板１０２に形成されるトランジスタとが、光電変換部２２５において得られる電荷を読み出して増幅してA/D変換する単位画素A/D変換回路を形成する。
したがって、イメージセンサ１００は、画素サイズの増大を抑制しながら、画素毎にアナログデジタル変換することができ、高速駆動、領域制御、全画素同時シャッタ等の機能を実現することができる。
なお、換言するに、素子分離領域２５１は、Ｎ型トランジスタ２３５とＰ型トランジスタ２３６との間に配置されており、Ｎ型トランジスタ２３５とＰ型トランジスタ２３６とを分離するように形成されている。
＜素子分離層の構成＞
図６は、素子分離層の主な構成例を示す平面図である。図６において、四角２７１は、１単位画素分の構成を示している。図６に示されるように、Ｐウェル（P-WELL）２４１−１とＮウェル（N-WELL）２４２との間に素子分離領域２５１−１が形成されている。また、Ｎウェル（N-WELL）２４２とＰウェル（P-WELL）２４１−２との間に素子分離領域２５１−２が形成されている。
Ｐウェル２４１−１やＰウェル２４１−２に形成されるＮ＋拡散層２６１は、Ｎ型トランジスタのソースやドレインを構成する。また、Ｎウェル２４２に形成されるＰ＋拡散層２６２は、Ｐ型トランジスタのソースやドレインを構成する。図中白地の四角は、トランジスタのゲート絶縁膜を示す。なお、Ｐウェル２４１−１やＰウェル２４１−２に形成されるＰ＋拡散層２６２や、Ｎウェル２４２に形成されるＮ＋拡散層２６１は、ウェルコンタクトを構成する。
図６に示されるように、素子分離領域２５１は、単位画素１１１内において、Ｐウェル２４１とＮウェル２４２とのウェル境界に配置することができる。この場合、素子分離領域２５１は、Ｐウェル２４１とＮウェル２４２とを分離することができるとともに、Ｎ型トランジスタとＰ型トランジスタとを分離することができる。
＜単位画素内の素子分離層の構成＞
図７は、単位画素１１１の素子分離層２１２の主な構成例を示す平面図である。図７の例の場合、単位画素１１１内（四角２７１内）において、素子分離領域２５１は、第１浮遊拡散層１５１および第２浮遊拡散層１５２に接するように配置されている。
図８は、素子分離層の一部の主な構成例を示す断面図である。トランジスタは、ウェル、ゲート絶縁膜、ポリシリコンゲート、高濃度拡散層によるソースドレインで構成されている。
第１浮遊拡散層１５１は、埋め込み酸化膜層２３２（BOX（Buried Oxide）層）まで高濃度になるように、不純物を注入してアニールを行うことにより形成される。図示は省略するが第２浮遊拡散層１５２も第１浮遊拡散層１５１と同様に形成される。
ソースドレインなどに使用される、他の高濃度拡散層は、第１浮遊拡散層１５１等と同じ深さであってもよいが、少し浅く（埋め込み酸化膜層２３２まで高濃度にならないように）することにより、トランジスタ性能を安定化させることができる。
なお、トランジスタと同一ウェル内に、ウェルと同じ極性の高濃度不純物層（ウェルコンタクト２８１）を配置することにより、基板バイアスを制御することができる。このウェルコンタクトは、トランジスタのソースドレインと同じ不純物プロファイルで良い。完全空乏型トランジスタとして使用する場合は、ウェルコンタクト２８１を配置しなくても良い。
第１浮遊拡散層１５１および第２浮遊拡散層１５２、並びにソースドレイン等の高濃度拡散層の周囲には空乏層２８２が形成される。この空乏層２８２と埋め込み酸化膜層２３２と接触すると、暗電流が発生するおそれがある。
そこで、上述したように、素子分離領域２５１を、第１浮遊拡散層１５１若しくは第２浮遊拡散層１５２、またはその両方の側壁と接するように配置するようにしてもよい。このようにすることにより、図８に示されるように、浮遊拡散層の周囲に形成される空乏層２８２と、埋め込み酸化膜層２３２の界面との接触面積を低減することができ、暗電流の発生を抑制することができる。したがって、イメージセンサ１００において得られる撮像画像の画質の低減を抑制することができる。
単位画素１１１の素子分離層２１２が図７の例のように構成される場合、浮遊拡散層（第１浮遊拡散層１５１若しくは第２浮遊拡散層１５２、またはその両方）には、２方向（図中上側と下側）に側壁が形成されるが、図９のＡに示される例のように、素子分離領域２５１が、その内の一方の側壁に接するように形成されるようにしてもよいし、図９のＢに示される例のように、両方の側壁に接するように形成されるようにしてもよい。
つまり、素子分離領域２５１が、光電変換された電荷を蓄積する浮遊拡散層の側壁に接するように形成されるようにしてもよく、さらに、その浮遊拡散層の複数の側壁に接するように形成されるようにしてもよい。図９のＢの例のように素子分離領域２５１を形成することにより、浮遊拡散層と素子分離領域２５１の接触面積が増大し、その分、浮遊拡散層の周囲における空乏層の発生範囲を低減することができる。つまり、イメージセンサ１００は、画素サイズを増大させずに、暗電流の発生を抑制することができ、イメージセンサ１００において得られる撮像画像の画質の低減を抑制することができる。
なお、単位画素１１１内において、図１０のＡに示される円２９１のように、１つのＰ＋拡散層２６２を用いてＰウェル全体に共通のウェルコンタクトを形成し、Ｐウェル全体に共通の基板バイアスを印加するようにしてもよい。
また、単位画素１１１内において、図１０のＢに示される円２９２乃至円２９４のように、素子分離領域２５１により分離した領域毎に、Ｐ＋拡散層２６２を用いてウェルコンタクトを形成し、互いに独立して基板バイアスを印加するようにしてもよい。例えば、図１０のＢの場合、第２浮遊拡散層１５２のＰウェルを、素子分離領域２５１によって他のウェルと分離し、そのＰウェルに形成されるＰ＋拡散層２６２を用いてその第２浮遊拡散層１５２専用のウェルコンタクトを形成している。このようにすることにより、第２浮遊拡散層１５２専用のウェルコンタクトに対して、他のウェルコンタクトと独立して基板バイアスを印加することができる。すなわち、第２浮遊拡散層１５２専用のウェルコンタクトに対して、他と異なる基板バイアスを印加することができる。したがって、変換効率を変化させることができ、イメージセンサ１００のダイナミックレンジを拡大することができる。
つまり、素子分離領域２５１が、単位画素内に形成される複数の浮遊拡散層同士を分離するように形成されるようにしてもよい。このようにすることにより、イメージセンサ１００は、画素サイズを増大させずに、ダイナミックレンジを拡大することができ、イメージセンサ１００において得られる撮像画像の画質の低減を抑制することができる。
＜単位画素外の構成＞
図１１に画素アレイ端部の主な構成例を示す断面図である。図１１に示される例のように、画素アレイ１１０の端部以外に形成される単位画素である通常画素３０１は光入射面が開口しているが、画素アレイ１１０の端部には、遮光膜３１１により光入射面が遮光された遮光部３０２が形成される。
遮光膜３１１は、金属等の光を透過しない導電体により形成される。上部電極２２４は、単位画素１１１外において、その遮光膜３１１を介して素子分離層２１２に電気的に接続される。より具体的には、遮光膜３１１は、単位画素１１１の外部において、上部電極２２４と下部電極２２６とを電気的に接続している。その下部電極２２６は、電極プラグを介して素子分離層２１２に形成される高濃度拡散層であるＮ＋拡散層３１２に電気的に接続されている。
図１１に示されるように、Ｎ＋拡散層３１２は、第１浮遊拡散層１５１と同様に、埋め込み酸化膜層２３２（BOX（Buried Oxide）層）まで高濃度になるように形成されている。したがって、Ｎ＋拡散層３１２は、第１浮遊拡散層１５１と同じ不純物プロファイルにすることができ、これにより、製造工程を簡略化することができ、ウェルも不要になる。
また、図１２のＡに示されるように、上部電極２２４は、遮光膜３１１と、各単位画素１１１の下部電極２２６とは異なる位置（すなわち、単位画素１１１の外部）に設けられた下部電極２２６とを介して、Ｎ＋拡散層３１２に接続されている。
また、図１２のＢに示される例のように、素子分離領域２５１は、このＮ＋拡散層３１２の周囲を囲むように形成されている。つまり、上部電極２２４用の拡散層であるＮ＋拡散層３１２は、素子分離領域２５１によって他と分離されている。
このようにすることにより、広いウェル境界領域を確保する必要無く、Ｎ＋拡散層３１２を形成することができる。つまり、基板サイズの増大を抑制することができる。
また、図１２のＢに示される例のように、素子分離領域２５１をＮ＋拡散層３１２の側壁に接するように形成することにより、Ｎ＋拡散層３１２の周囲における空乏層の発生を抑制することができ、暗電流の発生を抑制することができる。したがって、基板サイズを増大させずに、イメージセンサ１００において得られる撮像画像の画質の低減を抑制することができる。
なお、以上においては、画素アレイ１１０内の構成とADCアレイ１２０内の構成について説明したが、画素基板１０１の画素アレイ１１０の外部や、回路基板１０２のADCアレイ１２０の外部には、例えばロジック回路やＩＯ回路等、任意の構成を配置することができる。
また、以上においては、裏面照射型のイメージセンサを例に説明したが、本技術は、図１３に示されるような、トランジスタ配線層２１３が素子分離層２１２より光入射側に位置する表面照射型のイメージセンサにも適用することができる。
＜製造装置＞
図１４は、本技術を適用した撮像素子であるイメージセンサ１００を製造する製造装置の主な構成例を示すブロック図である。図１４に示される製造装置４００は、制御部４０１および製造部４０２を有する。
制御部４０１は、例えば、CPU（Central Processing Unit）、ROM（Read Only Memory）、およびRAM（Random Access Memory）等を有し、製造部４０２の各部を制御し、イメージセンサ１００の製造に関する制御処理を行う。例えば、制御部４０１のCPUは、ROMに記憶されているプログラムに従って各種の処理を実行する。また、そのCPUは、記憶部４１３からRAMにロードされたプログラムに従って各種の処理を実行する。RAMにはまた、CPUが各種の処理を実行するにあたって必要なデータなども適宜記憶される。
製造部４０２は、制御部４０１に制御されて、イメージセンサ１００の製造に関する処理を行う。製造部４０２は、SOI（Silicon On Insulator）基板形成部４３１、素子分離層形成部４３２、トランジスタ配線層形成部４３３、パッド形成部４３４、第２半導体層形成部４３５、積層部４３６、および光電変換層形成部４３７を有する。
SOI基板形成部４３１は、シリコン（Si）基板と表面Si層の間にSiO2を挿入した構造の基板であるSOI基板を形成に関する処理を行う。素子分離層形成部４３２は、素子分離層２１２の形成に関する処理を行う。トランジスタ配線層形成部４３３は、トランジスタ配線層２１３の形成に関する処理を行う。パッド形成部４３４は、基板間で回路を電気的に接続するためのパッドの形成に関する処理を行う。第２半導体層形成部４３５は、回路基板１０２の形成に関する処理を行う。積層部４３６は、画素基板１０１と回路基板１０２との積層に関する処理を行う。光電変換層形成部４３７は、画素基板１０１の光電変換層２１１の形成に関する処理を行う。
これらの処理部は、制御部４０１に制御され、後述するように、イメージセンサ１００を製造する各工程の処理を行う。
また、製造装置４００は、入力部４１１、出力部４１２、記憶部４１３、通信部４１４、およびドライブ４１５を有する。
入力部４１１は、キーボード、マウス、タッチパネル、および外部入力端子などよりなり、ユーザ指示や外部からの情報の入力を受け付け、制御部４０１に供給する。出力部４１２は、CRT（Cathode Ray Tube）ディスプレイやLCD（Liquid Crystal Display）等のディスプレイ、スピーカ、並びに外部出力端子などよりなり、制御部４０１から供給される各種情報を画像、音声、若しくは、アナログ信号やデジタルデータとして出力する。
記憶部４１３は、例えばフラッシュメモリ、SSD（Solid State Drive）、ハードディスク等の任意の記憶媒体を有し、制御部４０１から供給される情報を記憶したり、制御部４０１からの要求に従って、記憶している情報を読み出して供給したりする。
通信部４１４は、例えば、有線LAN（Local Area Network）や無線LANのインタフェースやモデムなどよりなり、インターネットを含むネットワークを介して、外部の装置との通信処理を行う。例えば、通信部４１４は、制御部４０１から供給される情報を通信相手に送信したり、通信相手から受信した情報を制御部４０１に供給したりする。
ドライブ４１５は、必要に応じて制御部４０１に接続される。そして、例えば磁気ディスク、光ディスク、光磁気ディスク、或いは半導体メモリなどのリムーバブルメディア４２１がそのドライブ４１５に適宜装着される。そして、そのドライブ４１５を介してリムーバブルメディア４２１から読み出されたコンピュータプログラムが、必要に応じて記憶部４１３にインストールされる。
＜製造処理の流れ＞
次に、図１５のフローチャートを参照して、製造装置４００が実行する、イメージセンサ１００を製造する製造処理の流れの例を説明する。なお、必要に応じて、図１６乃至図２４を参照して説明する。
製造処理が開始されると、ステップＳ１０１において、SOI基板形成部４３１は、制御部４０１に制御されて、例えば図１６のＡに示されるような構成のSOI基板を形成する。図１６のＡの例において、SOI基板５００は、シリコン（Si）基板５０１、SiO2層５０２、および、シリコンよりなる表面層であるSOI層５０３の３層構造を有する。SOI基板形成部４３１は、例えば、２００nm乃至２０００nm程度の厚さのSOI基板を生成する。このSOI基板を用いることにより、素子分離層形成部４３２は、通常のSTI（Shallow Trench Isolation）と同様の手法で素子分離層２１２を形成することができる。
ステップＳ１０２において、素子分離層形成部４３２は、制御部４０１に制御されて、素子分離層２１２を形成する。
素子分離層形成部４３２は、例えば図１６のＢに示されるように、SOI基板５００を１０nm程度表面酸化した後、CVD（Chemical Vapor Deposition）法により、窒化シリコン（SiN)５０４を成膜し、その後、レジスト５０５を塗布して露光する事で素子分離のパターンを形成する。
次に、素子分離層形成部４３２は、例えば図１６のＣに示されるように、ドライエッチングにより、SiN５０４およびSOI層５０３が貫通されたパターンを形成する。
次に、素子分離層形成部４３２は、例えば図１７のＡに示されるように、CVD法により、SiO2５０６を成膜し、貫通された箇所をSiO2で埋め込む。
次に、素子分離層形成部４３２は、例えば図１７のＢに示されるように、CMP（Chemical Mechanical Polishing）、ウェットエッチングにより、表面のSiO2５０６を平坦化する。その後、素子分離層形成部４３２は、例えば図１７のＣに示されるように、SiN５０４を除去する。
図１５に戻り、ステップＳ１０３において、トランジスタ配線層形成部４３３は、制御部４０１に制御されて、トランジスタ配線層２１３を形成する。
トランジスタ配線層形成部４３３は、一般的なCMOSプロセスを用いて、例えば図１８のＡに示されるようなトランジスタ配線層２１３を形成する。
図１５に戻り、ステップＳ１０４において、パッド形成部４３４は、通常のCu配線と同様の手法で、回路基板１０２の回路と接続するためのパッドを形成する。
パッド形成部４３４は、最上層の配線５１１（図１８のＡ）上に、例えば図１８のＢに示されるように、CVD法によりSiC５１２およびSiO2５１３を成膜する。
次に、パッド形成部４３４は、SiO2５１３上にレジストを塗布して露光し、SiO2５１３のドライエッチングを行うことで、例えば図１８のＣに示されるような、パッドになる溝パターン５１４を形成する。
次に、パッド形成部４３４は、再度レジストを塗布して露光し、SiO2５１３およびSiC５１２のドライエッチングを行うことで、例えば図１９のＡに示されるような、パッドと最上層の配線５１１との接続ビアになる穴５１５を形成する。
次に、パッド形成部４３４は、例えば図１９のＢに示されるように、PVD（Physical Vapor Deposition）法によりバリアメタル５１６を１０nm程度成膜し、銅（Cu）をメッキで成膜し、CMPでSiO2５１３が露出するまでCuを研磨して、パッド２０１を形成する。
図１５に戻り、ステップＳ１０５において、第２半導体層形成部４３５は、第２半導体層となる回路基板１０２を形成する。第２半導体層形成部４３５は、一般的なCMOSプロセスにより、回路基板１０２の素子分離、トランジスタ、配線層等の各層を形成する。
なお、回路基板１０２の最上層にも、画素基板１０１と接続するためのパッドが形成される。このパッドも、上述した画素基板１０１のパッドと同様の手法で形成することができる。回路基板１０２のパッドは、基板を反転させると、画素基板１０１のパッドと配置が一致するレイアウトになっている。
ステップＳ１０６において、積層部４３６は、画素基板１０１と回路基板１０２とを積層する。より具体的には、積層部４３６は、画素基板１０１を反転させて、回路基板１０２と貼り合せて、３５０℃程度の加熱処理を行う。
図２０は、画素基板１０１と回路基板１０２とを積層させた様子の例を示す断面図である。図２０に示されるように、画素基板１０１の素子分離層２１２には、SOI基板のシリコン（Si）基板５２２と、BOX層としてのSiO2層５２１が積層されている。
ステップＳ１０７において、光電変換層形成部４３７は、このSOI基板を加工して、光電変換層２１１を形成する。
光電変換層形成部４３７は、CMP、ウェットエッチングにより、例えば図２１のＡに示されるように、シリコン（Si）基板５２２を除去して、SiO2層５２１を露出させる。
次に、光電変換層形成部４３７は、ウェットエッチングにより、例えば図２１のＢに示されるように、SiO2層５２１を除去して、SOI層（素子分離層２１２）を露出させる。
次に、光電変換層形成部４３７は、CVD法とPVD法により、例えば図２１のＣに示されるように、素子分離層２１２上に埋め込み酸化膜層２３２を形成し、さらにその上にSiO2等の絶縁層２３１を１００nm程度成膜する。
次に、光電変換層形成部４３７は、レジストを塗布して露光し、絶縁層２３１のドライエッチングを行うことで、例えば図２２のＡに示されるように、光電変換部２２５の電極と素子分離層２１２との接続孔５２３（下部電極２２６と素子分離層第１浮遊拡散層１５１の接続孔および上部電極２２４と上部電極２２４用の高濃度拡散層であるＮ＋拡散層３１２の接続孔）を形成する。
次に、光電変換層形成部４３７は、CVD法やPVD法により、窒化タンタル（TaN）等の下部電極２２６を成膜する。下部電極２２６を成膜する前に、タングステン（Ｗ）プラグを形成するようにしても良い。
次に、光電変換層形成部４３７は、レジストを塗布して露光し、TaNのドライエッチングを行うことで、例えば図２２のＢに示されるように、下部電極のパターンを形成する。その際、下部電極２２６の平面配置は、単位画素１１１毎に分割された状態になっており、単位画素１１１の外側には、上部電極２２４用の下部電極２２６が形成されている。
次に、光電変換層形成部４３７は、PVD法などにより、有機光電変換膜等の光電変換部２２５と、酸化インジウムスズ（ITO）等の透明電極である上部電極２２４を成膜する。
次に、光電変換層形成部４３７は、レジストを塗布して露光し、ドライエッチングにより、例えば図２２のＣに示されるように、画素領域外の光電変換部２２５と上部電極２２４を除去する。この際、上部電極２２４と光電変換部２２５は、画素毎に分割しても良いし、分割せずに、画素領域の全面を覆うようにしてもよい。上部電極２２４と光電変換部２２５が画素領域の全面を覆うようにする方が安価なプロセスを採用することができる。
次に、光電変換層形成部４３７は、CVD法により上部電極２２４上に画素間遮光層２２３の絶縁膜となるSiO2を成膜し、レジストを塗布して露光する。これにより、例えば図２３のＡに示されるように、画素アレイ１１０の端の上部電極２２４上に接続孔５２４が形成される。また、上部電極２２４と素子分離層２１２とを接続するための下部電極２２６上に接続孔５２５が形成される。
次に、光電変換層形成部４３７は、PVD法またはCVD法によりタングステン（Ｗ）を成膜し、レジストを塗布して露光する。これにより、例えば図２３のＢに示されるように、遮光パターン、および、上部電極２２４と素子分離層２１２との接続用の配線パターンが形成される。遮光パターンは、画素アレイ１１０内の端部に数画素程度の幅で形成するのが良い。さらに、単位画素同士の間の混色を防止するための画素間遮光壁を形成するようにしても良い。
次に、光電変換層形成部４３７は、例えば図２３のＣに示されるように、有機膜などの絶縁膜で、画素間遮光層２２３の画素間遮光壁、図２３のＢの遮光パターン、配線パターン等を埋め込む。
次に、光電変換層形成部４３７は、例えば図２４に示されるように、その画素間遮光層２２３の上に、カラーフィルタ２２２を形成し、さらにその上にマイクロレンズ２２１を形成する。
以上のようにして、イメージセンサ１００が生成されると、製造部４０２は、そのイメージセンサ１００を外部に出力し、製造処理を終了する。
以上のように、製造処理を実行することにより、製造装置４００は、本技術を適用したイメージセンサ１００（図１）を生成することができる。つまり、このように製造することにより、イメージセンサ１００は、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
＜２．第２の実施の形態＞
＜イメージセンサ＞
なお、上述したイメージセンサ１００において、光電変換部の構成は任意であり、上述した例に限定されない。例えば、互いに異なる波長域の光を吸収する複数の光電変換部が積層される構成としてもよい。
図２５は、本技術を適用した撮像素子の一実施の形態であるイメージセンサ１００の画素基板１０１の他の構成例を示す断面図である。図２５は、第１の実施の形態の図４に対応する図である。本実施の形態の場合も、イメージセンサ１００は、図１乃至図３を参照して説明した第１の実施の形態の場合の構成と同様の構成を有する。つまり、この場合もイメージセンサ１００は、画素基板１０１と回路基板１０２よりなり、画素基板１０１には画素アレイ１１０等が形成され、回路基板１０２にはADCアレイ１２０等が形成される。
ただし、本実施の形態（図２５の例）の場合、第１の実施の形態（図４）の場合と異なり、画素基板１０１の光電変換層２１１において、入射光の互いに異なる波長域の成分を吸収する３つの光電変換部が形成され、互いに積層されている。
つまり、本実施の形態の場合のイメージセンサ１００の光電変換部は、互いに異なる波長域の光を光電変換する複数の光電変換部を積層した構造に形成される。
各層の光電変換部が吸収する波長域は任意である。また、積層される光電変換部の層数は任意である。以下においては、図中上側から、青色の波長域を吸収する青色光電変換部５３２、緑色の波長域を吸収する緑色光電変換部５４２、赤色の波長域を吸収する赤色光電変換部５５２が形成されるものとする。
青色光電変換部５３２は、青色光電変換部５３２用の上部電極５３１および下部電極５３３に挟まれた構造に形成される。緑色光電変換部５４２は、緑色光電変換部５４２用の上部電極５４１および下部電極５４３に挟まれた構造に形成される。赤色光電変換部５５２は、赤色光電変換部５５２用の上部電極５５１および下部電極５５３に挟まれた構造に形成される。
青色光電変換部５３２、緑色光電変換部５４２、赤色光電変換部５５２は、いずれも、有機光電変換膜、化合物半導体、若しくは量子ドット等により構成される。少なくとも、上部電極５３１、下部電極５３３、上部電極５４１、下部電極５４３、および上部電極５５１は、光を透過する透明電極により構成される。
下部電極５３３と上部電極５４１、並びに、下部電極５４３と上部電極５５１との間には、絶縁膜としてSiO2５６１が形成され、互いに電気的に切断されている。そして、互いに積層される青色光電変換部５３２、緑色光電変換部５４２、赤色光電変換部５５２は、それぞれの下部電極を介して、電極プラグにより、互いに異なる単位画素１１１の素子分離層２１２に接続される。つまり、これらの、青色光電変換部５３２において得られる電荷、緑色光電変換部５４２において得られる電荷、赤色光電変換部５５２において得られる電荷は、互いに異なる単位画素１１１の電荷とされる。
つまり、各光電変換部が３画素分の面積で受光することができる。したがって、この場合のイメージセンサ１００は、画素サイズを増大させずに、ダイナミックレンジを拡大することができ、イメージセンサ１００において得られる撮像画像の画質の低減を抑制することができる。
その他の層の構成は、第１の実施の形態の場合と同様である。つまり、本実施の形態の場合も、イメージセンサ１００は、入射光を光電変換する光電変換部を含む単位画素１１１内において、トランジスタが形成される半導体層である素子分離層２１２を貫通する、絶縁体で構成される素子分離領域２５１を備えるので、第１の実施の形態の場合と同様の効果を得ることができる。つまり、イメージセンサ１００は、本実施の形態の場合も、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
＜単位画素外の構成＞
画素アレイ１１０の端部の単位画素１１１外の構成は、例えば、図２６に示されるような構成であってもよい。
図２６の例の場合、青色光電変換部５３２は、その上部電極５３１、画素アレイ１１０の端部を遮光する遮光膜５７１、青色光電変換部５３２と素子分離層５１２とを電気的に接続するための下部電極５３３、下部電極５４３、および下部電極５５３、並びに、それらを互いに電気的に接続する電極プラグを介して、素子分離層５１２に形成されるＮ＋拡散層５７２に接続される。
また、緑色光電変換部５４２は、その上部電極５４１、緑色光電変換部５４２と素子分離層５１２とを電気的に接続するための下部電極５３３、下部電極５４３、および下部電極５５３、並びに、それらを互いに電気的に接続する電極プラグを介して、素子分離層５１２に形成されるＮ＋拡散層５７３に接続される。
赤色光電変換部５５２は、その上部電極５５１、赤色光電変換部５５２と素子分離層５１２とを電気的に接続するための下部電極５４３および下部電極５５３、並びに、それらを互いに電気的に接続する電極プラグを介して、素子分離層５１２に形成されるＮ＋拡散層５７４に接続される。
Ｎ＋拡散層５７２、Ｎ＋拡散層５７３、およびＮ＋拡散層５７４は、素子分離領域２５１により互いに分離されている。
このようにすることにより、広いウェル境界領域を確保する必要無く、Ｎ＋拡散層３１２を形成することができる。つまり、基板サイズの増大を抑制することができる。
なお、画素アレイ１１０の端部の単位画素１１１外の構成は、図２６の例に限定されず、例えば、図２７に示されるような構成としてもよい。
図２７の例の場合、青色光電変換部５３２、緑色光電変換部５４２、赤色光電変換部５５２は、いずれも遮光膜５７１を介して素子分離層２１２に電気的に接続されている。図２６の例の場合と同様に、青色光電変換部５３２はＮ＋拡散層５７２に接続され、緑色光電変換部５４２はＮ＋拡散層５７３に接続され、赤色光電変換部５５２はＮ＋拡散層５７４に接続されている。そして、Ｎ＋拡散層５７２、Ｎ＋拡散層５７３、およびＮ＋拡散層５７４は、素子分離領域２５１により互いに分離されている。
このようにすることにより、図２６の場合と同様に、広いウェル境界領域を確保する必要無く、Ｎ＋拡散層３１２を形成することができる。つまり、基板サイズの増大を抑制することができる。
なお、本実施の形態の場合も、第１の実施の形態の場合と同様に、画素基板１０１の画素アレイ１１０の外部や、回路基板１０２のADCアレイ１２０の外部には、例えばロジック回路やＩＯ回路等、任意の構成を配置することができる。
また、本実施の形態の場合も、第１の実施の形態の場合と同様に、本技術は、図２８に示されるような、トランジスタ配線層２１３が素子分離層２１２より光入射側に位置する表面照射型のイメージセンサにも適用することができる。
＜製造装置＞
本実施の形態の場合も、第１の実施の形態の場合と同様の製造装置４００により、イメージセンサ１００を製造することができる。
＜製造処理の流れ＞
本実施の形態の場合も、第１の実施の形態の場合と同様の製造処理を実行することにより、イメージセンサ１００を製造することができる。
なお、上述したように本実施の形態の場合のイメージセンサ１００は、第１の実施の形態の場合と、光電変換層２１１の構成が異なるので、以下において、ステップＳ１０７（図１５）において実行される処理の詳細について説明する。
光電変換層形成部４３７は、CMP、ウェットエッチングにより、例えば図２９のＡに示されるように、シリコン（Si）基板５２２を除去して、SiO2層５２１を露出させる。
次に、光電変換層形成部４３７は、ウェットエッチングにより、例えば図２９のＢに示されるように、SiO2層５２１を除去して、SOI層（素子分離層２１２）を露出させる。
次に、光電変換層形成部４３７は、CVD法とPVD法により、例えば図２９のＣに示されるように、素子分離層２１２上に埋め込み酸化膜層２３２を形成し、さらにその上にSiO2等の絶縁層２３１を１００nm程度成膜する。
次に、光電変換層形成部４３７は、レジストを塗布して露光し、絶縁層２３１のドライエッチングを行うことで、例えば図３０のＡに示されるように、下部電極５５３と素子分離層２１２との接続孔５８１を形成する。
次に、光電変換層形成部４３７は、CVD法やPVD法により、窒化タンタル（TaN）等の各下部電極２２６を成膜する。下部電極２２６を成膜する前に、タングステン（Ｗ）プラグを形成するようにしても良い。
次に、光電変換層形成部４３７は、レジストを塗布して露光し、TaNのドライエッチングを行うことで、例えば図３０のＢに示されるように、下部電極５５３のパターンを形成する。その際、下部電極５５３の平面配置は、単位画素１１１毎に分割された状態になっている。また、単位画素１１１の外側には、上部電極５３１と接続される下部電極５５３、上部電極５４１と接続される下部電極５５３、および上部電極５５１と接続される下部電極５５３が形成されている。
次に、光電変換層形成部４３７は、PVD法などにより、下部電極５５３の上に、赤色光電変換部５５２と上部電極５５１とが成膜される。
次に、光電変換層形成部４３７は、レジストを塗布して露光し、ドライエッチングにより、例えば図３０のＣに示されるように、画素アレイ１１０外の赤色光電変換部５５２と上部電極５５１とを除去する。その際、上部電極５５１および赤色光電変換部５５２は、単位画素１１１毎に分割するようにしても良いが、画素アレイ１１０の全面を覆うようにしてもよい。上部電極５５１および赤色光電変換部５５２が画素アレイ１１０の全面を覆うようにした方が安価なプロセスを採用することができる。ただし、上から１番目と２番目の下部電極と第１半導体層の接続部になる穴を開けておく必要がある。
次に、光電変換層形成部４３７は、CVD法によりSiO2５６１を成膜した後、レジストを塗布して露光し、ドライエッチングを行い、例えば図３０のＤに示されるように、下部電極５４３と、上部電極５５１若しくは下部電極５５３との接続孔５８２を形成する。
次に、光電変換層形成部４３７は、CVD法やPVD法により、ITOなどの透明な下部電極５４３を成膜する。下部電極５４３を成膜する前に、タングステン（Ｗ）プラグを形成するようにしても良い。
次に、光電変換層形成部４３７は、レジストを塗布して露光し、下部電極５４３のドライエッチングを行うことで、例えば図３１のＡに示されるように、下部電極５４３のパターンを形成する。
次に、光電変換層形成部４３７は、PVD法等により、緑色光電変換部５４２と、その上部電極５４１とを成膜する。
次に、光電変換層形成部４３７は、レジストを塗布して露光し、ドライエッチングにより、例えば図３１のＢに示されるように、画素アレイ１１０の外部の上部電極５４１および緑色光電変換部５４２を除去する。その際、上部電極５４１および緑色光電変換部５４２は、単位画素１１１毎に分割するようにしても良いが、画素アレイ１１０の全面を覆うようにしてもよい。上部電極５４１および緑色光電変換部５４２が画素アレイ１１０の全面を覆うようにした方が安価なプロセスを採用することができる。ただし、上から１番目の下部電極と第１半導体層の接続部になる穴を開けておく必要がある。
次に、光電変換層形成部４３７は、CVD法によりSiO2５６１を成膜した後、レジストを塗布して露光し、ドライエッチングを行い、例えば図３１のＣに示されるように、下部電極５３３と、上部電極５４１若しくは下部電極５４３との接続孔５８３を形成する。
次に、光電変換層形成部４３７は、CVD法やPVD法により、ITOなどの透明な下部電極５３３を成膜する。下部電極５３３を成膜する前に、タングステン（Ｗ）プラグを形成するようにしても良い。
次に、光電変換層形成部４３７は、レジストを塗布して露光し、例えば図３２のＡに示されるように、下部電極５３３のパターンを形成する。
次に、光電変換層形成部４３７は、PVD法等により、青色光電変換部５３２と、その上部電極５３１とを成膜する。
次に、光電変換層形成部４３７は、レジストを塗布して露光し、ドライエッチングにより、例えば図３２のＢに示されるように、画素アレイ１１０の外部の上部電極５３１および青色光電変換部５３２を除去する。その際、上部電極５３１および青色光電変換部５３２は、単位画素１１１毎に分割するようにしても良いが、画素アレイ１１０の全面を覆うようにしてもよい。上部電極５３１および青色光電変換部５３２が画素アレイ１１０の全面を覆うようにした方が安価なプロセスを採用することができる。
次に、光電変換層形成部４３７は、CVD法によりSiO2５６１を成膜した後、レジストを塗布して露光し、ドライエッチングを行い、例えば図３３のＡに示されるように、遮光膜５７１と、上部電極５３１若しくは下部電極５３３との接続孔５８４を形成する。
次に、光電変換層形成部４３７は、PVD法またはCVD法によりタングステン（Ｗ）を成膜し、レジストを塗布して露光する。これにより、例えば図３３のＢに示されるように、遮光膜５７１が、遮光パターン、および、各層の上部電極と素子分離層２１２との接続用の配線パターンとして形成される。遮光パターンは、画素アレイ１１０内の端部に数画素程度の幅で形成するのが良い。さらに、単位画素同士の間の混色を防止するために、画素間遮光を形成するようにしても良い。
次に、光電変換層形成部４３７は、例えば図３３のＣに示されるように、SiO2５６１で、画素間遮光層２２３の画素間遮光膜間等を埋め込む。
次に、光電変換層形成部４３７は、例えば図３４に示されるように、その画素間遮光層５６１の上に、マイクロレンズ２２１を形成する。
以上のようにして、イメージセンサ１００が生成されると、製造部４０２は、そのイメージセンサ１００を外部に出力し、製造処理を終了する。
以上のように、製造処理を実行することにより、製造装置４００は、本実施の形態の本技術を適用したイメージセンサ１００（図１）を生成することができる。つまり、このように製造することにより、イメージセンサ１００は、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
＜３．第３の実施の形態＞
＜イメージセンサ＞
なお、上述したイメージセンサ１００において、単位画素１１１およびA/D変換部１２１に形成される回路の構成は任意であり、上述した例に限定されない。例えば、画素基板１０１の単位画素１１１内に、単位画素から画素信号を読み出す読み出し回路の構成が形成され、単位画素A/D変換回路の構成となるトランジスタは、全て、回路基板１０２のA/D変換部１２１に形成されるようにしてもよい。
この場合の、画素基板１０１に搭載される回路の主な構成例を図３５に示す。図３５に示されるように、画素基板１０１の単位画素１１１には、光電変換部６０１、第１リセットトランジスタ６０２、転送トランジスタ６０３、第２リセットトランジスタ６０４、増幅トランジスタ６０５、および選択トランジスタ６０６が形成される。
光電変換部６０１は、第１の実施の形態の光電変換部１３１と同様に、単位画素１１１に入射する光を電荷に変換する。この光電変換部６０１の構造は、任意である。例えば、第１の実施の形態の場合と同様に、単層の光電変換部２２５により構成されるようにしてもよいし、第２の実施の形態の場合と同様に、互いに異なる波長域の成分を吸収する、互いに積層された複数の光電変換部により構成されるようにしてもよい。
第１リセットトランジスタ６０２乃至選択トランジスタ６０６は、いずれも高耐圧のトランジスタである。したがって、画素基板１０１のゲート電極や拡散層、配線などの加工条件を、回路基板１０２の設定とは独立して最適化することができる。また、これらのトランジスタは、いずれも、Ｎ型トランジスタである。つまり、単位画素１１１には、Ｎ型トランジスタのみが形成される（Ｐ型トランジスタが形成されない）。
単位画素１１１には、さらに、第１浮遊拡散層６１１と第２浮遊拡散層６１２が形成される。第１浮遊拡散層６１１は、光電変換部６０１から転送された電荷を蓄積する。第２浮遊拡散層６１２は、第１浮遊拡散層６１１から転送された電荷を蓄積する。また、第１浮遊拡散層６１１には、ウェルコンタクト６２１が形成される。また、第２浮遊拡散層６１２には、ウェルコンタクト６２２が形成される。
本実施の形態のイメージセンサ１００の場合、図２を参照して説明したような、単位画素A/D変換回路の構成（比較部、正帰還回路、インバータ等の回路）は、当該単位画素１１１に対応する、回路基板１０２のADCアレイ１２０のA/D変換部１２１に形成される。
つまり、本実施の形態のイメージセンサ１００は、光電変換部および半導体層が形成される第１の基板として、光電変換部６０１と素子分離層２１２とが形成される画素基板１０１を有する。また、イメージセンサ１００は、その画素基板１０１と異なる第２の基板として回路基板１０２を有する。そして、イメージセンサ１００においては、その画素基板１０１と回路基板１０２とが積層される。さらに、本実施の形態のイメージセンサ１００においては、画素基板１０１に形成されるトランジスタが、光電変換部６０１において得られる電荷を画素信号として読み出して増幅する読み出し回路を形成し、回路基板１０２に形成されるトランジスタが、その読み出し回路を介して読み出された画素信号をA/D変換する単位画素A/D変換回路を形成する。
イメージセンサ１００の、画素基板１０１および回路基板１０２のそれぞれに形成される回路の構成以外は、第１の実施の形態や第２の実施の形態の場合と同様である。例えば、画素基板１０１の、光電変換層２１１、素子分離層２１２、およびトランジスタ配線層２１３の層としての構成は、第１の実施の形態若しくは第２の実施の形態の場合と同様である。
したがって、本実施の形態のイメージセンサ１００は、上述した他の実施の形態の場合と同様に、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
なお、本実施の形態の場合においても、第１の実施の形態の場合と同様に、単位画素１１１内において、図３６のＡに示されるように、１つのＰ＋拡散層２６２を用いてＰウェル２４１全体に共通のウェルコンタクトを形成し、Ｐウェル全体に共通の基板バイアスを印加するようにしてもよい。
また、単位画素１１１内において、図３６のＢに示されるように、素子分離領域２５１により分離した領域毎に、Ｐ＋拡散層２６２を用いて各Ｐウェル２４１にウェルコンタクトを形成し、互いに独立して基板バイアスを印加するようにしてもよい。例えば、図３６のＢの場合、第１リセットトランジスタ６０２および転送トランジスタ６０３と、第２リセットトランジスタ６０４と、増幅トランジスタ６０５および選択トランジスタ６０６とが、素子分離領域２５１により、互いに電気的に分離されている。そして、それぞれに対してＰウェル２４１とＰ＋拡散層２６２とが形成されている。これらのウェルコンタクトに対して、互いに独立して基板バイアスを印加するようにしてもよい。このようにすることにより、変換効率を変化させることができ、イメージセンサ１００のダイナミックレンジを拡大することができる。
＜製造装置＞
本実施の形態の場合も、第１の実施の形態の場合と同様の製造装置４００により、イメージセンサ１００を製造することができる。
＜製造処理の流れ＞
本実施の形態の場合も、第１の実施の形態の場合と同様の製造処理を実行することにより、イメージセンサ１００を製造することができる。
したがって、本実施の形態の場合も、製造装置４００は、本技術を適用したイメージセンサ１００を生成することができる。つまり、このように製造することにより、イメージセンサ１００は、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
＜４．第４の実施の形態＞
＜イメージセンサ＞
また、例えば、単位画素１１１から画素信号を読み出す読み出し回路の構成が、画素基板１０１の単位画素１１１と、回路基板１０２のA/D変換部１２１に形成されるようにしてもよい。また、この場合、単位画素A/D変換回路の構成となるトランジスタは、全てそのA/D変換部１２１に形成されるようにしてもよい。
図３７は、単位画素１１１から画素信号を読み出す読み出し回路の主な構成例を示す回路図である。図３７に示されるように、本実施の形態の場合、画素基板１０１の単位画素１１１には、光電変換部７０１、リセットトランジスタ７０２、第１増幅トランジスタ７０３、および負荷MOSトランジスタ７０４が形成される。また、回路基板１０２のA/D変換部１２１には、第２増幅トランジスタ７０５および選択トランジスタ７０６が形成される。
光電変換部７０１は、第１の実施の形態の光電変換部１３１と同様に、単位画素１１１に入射する光を電荷に変換する。この光電変換部７０１の構造は、任意である。例えば、第１の実施の形態の場合と同様に、単層の光電変換部２２５により構成されるようにしてもよいし、第２の実施の形態の場合と同様に、互いに異なる波長域の成分を吸収する、互いに積層された複数の光電変換部により構成されるようにしてもよい。
図３７の例の場合、リセットトランジスタ７０２は、Ｎ型トランジスタである。第１増幅トランジスタ７０３乃至選択トランジスタ７０６は、Ｐ型トランジスタである。つまり、単位画素１１１には、Ｐ型トランジスタとＮ型トランジスタの両方が形成される。
単位画素１１１には、さらに、浮遊拡散層７１１が形成される。浮遊拡散層７１１は、光電変換部７０１から転送された電荷を蓄積する。また、浮遊拡散層７１１には、ウェルコンタクト７２１が形成される。
本実施の形態のイメージセンサ１００の場合、図２を参照して説明したような、単位画素A/D変換回路の構成（比較部、正帰還回路、インバータ等の回路）は、当該単位画素１１１に対応する、回路基板１０２のADCアレイ１２０のA/D変換部１２１に形成される。
つまり、本実施の形態のイメージセンサ１００は、光電変換部および半導体層が形成される第１の基板として、光電変換部６０１と素子分離層２１２とが形成される画素基板１０１を有する。また、イメージセンサ１００は、その画素基板１０１と異なる第２の基板として回路基板１０２を有する。そして、イメージセンサ１００においては、その画素基板１０１と回路基板１０２とが積層される。
さらに、本実施の形態のイメージセンサ１００においては、画素基板１０１に形成されるトランジスタと、回路基板１０２に形成されるトランジスタとが、光電変換部７０１において得られる電荷を読み出して増幅する回路を形成する。
イメージセンサ１００の、画素基板１０１および回路基板１０２のそれぞれに形成される回路の構成以外は、上述した他の実施の形態の場合と同様である。例えば、画素基板１０１の、光電変換層２１１、素子分離層２１２、およびトランジスタ配線層２１３の層としての構成は、第１の実施の形態、第２の実施の形態、若しくは第３の実施の形態の場合と同様である。
したがって、本実施の形態のイメージセンサ１００は、上述した他の実施の形態の場合と同様に、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
なお、本実施の形態の場合においても、第１の実施の形態の場合と同様に、単位画素１１１内において、図３８のＡに示されるように、Ｐウェル全体に共通のウェルコンタクトを形成し、Ｐウェル全体に共通の基板バイアスを印加するようにしてもよい。
また、第１の実施の形態の場合と同様に、単位画素１１１内において、図３８のＢに示されるように、素子分離領域２５１により分離した領域毎に、Ｐウェル２４１に対してウェルコンタクトを形成し、互いに独立して基板バイアスを印加するようにしてもよい。このようにすることにより、変換効率を変化させることができ、イメージセンサ１００のダイナミックレンジを拡大することができる。
＜製造装置＞
本実施の形態の場合も、第１の実施の形態の場合と同様の製造装置４００により、イメージセンサ１００を製造することができる。
＜製造処理の流れ＞
本実施の形態の場合も、第１の実施の形態の場合と同様の製造処理を実行することにより、イメージセンサ１００を製造することができる。
したがって、本実施の形態の場合も、製造装置４００は、本技術を適用したイメージセンサ１００を生成することができる。つまり、このように製造することにより、イメージセンサ１００は、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
＜５．第５の実施の形態＞
＜イメージセンサ＞
なお、イメージセンサ１００は、単層の半導体基板により構成されるようにしてもよい。本実施の形態の場合、イメージセンサ１００は、例えば図３９のＡに示されるように、画素基板１０１により構成されている。
画素基板１０１の単位画素１１１には、例えば、図３９のＢに示される例のような、第４の実施の形態場合と同様の読み出し回路が形成される。ただし、本実施の形態の場合の単位画素１１１には、その読み出し回路の全ての構成が形成される。例えば、本実施の形態の場合の単位画素１１１には、光電変換部７０１、並びに、リセットトランジスタ７０２乃至選択トランジスタ７０６が形成される。
つまり単位画素１１１内において、トランジスタが、光電変換部において得られる電荷を読み出して増幅する回路を形成するようにしてもよい。
なお、この単位画素１１１から読み出された画素信号のA/D変換は、画素基板１０１の画素アレイ１１０の外部に形成される回路によって実現されるようにしてもよい。また、画素基板１０１の外部の装置においてA/D変換が行われるようにしてもよい。
図４０は、この場合のイメージセンサ１００の構成例を示す断面図である。図４０に示されるように、この場合のイメージセンサ１００は、単層の画素基板１０１により構成されるため、トランジスタ配線層２１３の下側に、シリコン基板７３１が形成されている。
このような構成とすることにより、本実施の形態のイメージセンサ１００は、上述した他の実施の形態の場合と同様に、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
なお、本実施の形態の場合も、上述した他の実施の形態の場合と同様に、イメージセンサ１００は、裏面照射型のイメージセンサだけでなく、図４１に示されるような、トランジスタ配線層２１３が素子分離層２１２より光入射側に位置する表面照射型のイメージセンサにも適用することができる。
＜製造装置＞
本実施の形態の場合も、第１の実施の形態の場合と同様の製造装置４００により、イメージセンサ１００を製造することができる。
＜製造処理の流れ＞
本実施の形態の場合も、第１の実施の形態の場合と同様の製造処理を実行することにより、イメージセンサ１００を製造することができる。
したがって、本実施の形態の場合も、製造装置４００は、本技術を適用したイメージセンサ１００を生成することができる。つまり、このように製造することにより、イメージセンサ１００は、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
＜６．第６の実施の形態＞
＜イメージセンサ＞
なお、第５の実施の形態においてイメージセンサ１００の画素基板１０１の単位画素１１１に形成されるトランジスタが全てＮ型トランジスタであるようにしてもよい。つまり、図４２のＡに示されるような、単層基板の画素基板１０１の単位画素１１１において、第３の実施の形態において説明した読み出し回路（図３５）の各構成が形成されるようにしてもよい。
その読み出し回路の主な構成例を図４２のＢに示す。図４２のＢに示されるように、単位画素１１１には、光電変換部８０１、第１リセットトランジスタ８０２、転送トランジスタ８０３、第２リセットトランジスタ８０４、増幅トランジスタ８０５、および選択トランジスタ８０６が形成される。単位画素１１１には、さらに、第１浮遊拡散層８１１と第２浮遊拡散層８１２が形成される。また、第１浮遊拡散層８１１には、ウェルコンタクト８２１が形成される。また、第２浮遊拡散層８１２には、ウェルコンタクト８２２が形成される。
光電変換部８０１は、光電変換部６０１に対応する。また、第１リセットトランジスタ８０２乃至選択トランジスタ８０６は、それぞれ、第１リセットトランジスタ６０２乃至選択トランジスタ６０６に対応する。
したがって、本実施の形態のイメージセンサ１００は、上述した他の実施の形態の場合と同様に、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
本実施の形態のイメージセンサ１００は、図４２のＡに示されるような単層基板の画素基板１０１により形成される。したがって、本実施の形態のイメージセンサ１００の場合、単位画素１１１から読み出された画素信号をA/D変換するA/D変換回路は、画素基板１０１の画素アレイ１１０の外部の領域に形成されるようにしてもよいし、イメージセンサ１００の外部に形成されるようにしてもよい。
また、その単位画素１１１から読み出された画素信号をA/D変換するA/D変換回路は、単位画素毎に設けられるようにしてもよいし、画素アレイ１１０のカラム毎に設けられるようにしてもよいし、エリアごとに設けられるようにしてもよいし、画素アレイ１１０に対して１つ設けられるようにしてもよい。
＜製造装置＞
本実施の形態の場合も、第１の実施の形態の場合と同様の製造装置４００により、イメージセンサ１００を製造することができる。
＜製造処理の流れ＞
本実施の形態の場合も、第１の実施の形態の場合と同様の製造処理を実行することにより、イメージセンサ１００を製造することができる。
したがって、本実施の形態の場合も、製造装置４００は、本技術を適用したイメージセンサ１００を生成することができる。つまり、このように製造することにより、イメージセンサ１００は、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
＜７．第７の実施の形態＞
＜イメージセンサ＞
また、例えば、図４３に示されるように、イメージセンサ１００が、画素基板１０１と回路基板１０２の多層構造に形成され、画素基板の単位画素１１１には、その単位画素１１１の光電変換部から画素信号を読み出す読み出し回路が形成され、回路基板１０２には、その単位画素１１１から読み出された画素信号をA/D変換する、画素アレイ１１０のカラム毎に設けられたカラムA/D変換回路が形成されるようにしてもよい。
図４３に示されるように、画素基板１０１には、画素アレイ１１０が形成され、その画素基板１０１と重畳される回路基板１０２には、画素アレイ１１０のカラム毎に設けられたカラムA/D変換回路が配置される領域であるカラムADC８３１が形成される。つまり、カラムADC８３１には、複数の（例えば、画素アレイ１１０のカラム数（列数）分の）カラムA/D変換回路が配置される。
本実施の形態の場合のイメージセンサ１００の構成は、回路基板１０２におけるA/D変換部の構成以外は、第３の実施の形態の場合のイメージセンサ１００の構成と基本的に同様である。
したがって、本実施の形態の場合もイメージセンサ１００は、第３の実施の形態の場合と同様に、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
＜製造装置＞
本実施の形態の場合も、第１の実施の形態の場合と同様の製造装置４００により、イメージセンサ１００を製造することができる。
＜製造処理の流れ＞
本実施の形態の場合も、第１の実施の形態の場合と同様の製造処理を実行することにより、イメージセンサ１００を製造することができる。
したがって、本実施の形態の場合も、製造装置４００は、本技術を適用したイメージセンサ１００を生成することができる。つまり、このように製造することにより、イメージセンサ１００は、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
＜８．第８の実施の形態＞
＜撮像装置＞
なお、本技術は、撮像素子以外にも適用することができる。例えば、撮像装置のような、撮像素子を有する装置（電子機器等）に本技術を適用するようにしてもよい。図４４は、本技術を適用した電子機器の一例としての撮像装置の主な構成例を示すブロック図である。図４４に示される撮像装置９００は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。
図４４に示されるように撮像装置９００は、光学部９１１、CMOSイメージセンサ９１２、画像処理部９１３、表示部９１４、コーデック処理部９１５、記憶部９１６、出力部９１７、通信部９１８、制御部９２１、操作部９２２、およびドライブ９２３を有する。
光学部９１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ、露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等よりなる。光学部９１１は、被写体からの光（入射光）を透過し、CMOSイメージセンサ９１２に供給する。
CMOSイメージセンサ９１２は、入射光を光電変換して画素毎の信号（画素信号）をA/D変換し、CDS等の信号処理を行い、処理後の撮像画像データを画像処理部９１３に供給する。
画像処理部９１３は、CMOSイメージセンサ９１２により得られた撮像画像データを画像処理する。より具体的には、画像処理部９１３は、CMOSイメージセンサ９１２から供給された撮像画像データに対して、例えば、混色補正や、黒レベル補正、ホワイトバランス調整、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部９１３は、画像処理を施した撮像画像データを表示部９１４に供給する。
表示部９１４は、例えば、液晶ディスプレイ等として構成され、画像処理部９１３から供給された撮像画像データの画像（例えば、被写体の画像）を表示する。
画像処理部９１３は、さらに、画像処理を施した撮像画像データを、必要に応じて、コーデック処理部９１５に供給する。
コーデック処理部９１５は、画像処理部９１３から供給された撮像画像データに対して、所定の方式の符号化処理を施し、得られた符号化データを記憶部９１６に供給する。また、コーデック処理部９１５は、記憶部９１６に記録されている符号化データを読み出し、復号して復号画像データを生成し、その復号画像データを画像処理部９１３に供給する。
画像処理部９１３は、コーデック処理部９１５から供給される復号画像データに対して所定の画像処理を施す。画像処理部９１３は、画像処理を施した復号画像データを表示部９１４に供給する。表示部９１４は、例えば、液晶ディスプレイ等として構成され、画像処理部９１３から供給された復号画像データの画像を表示する。
また、コーデック処理部９１５は、画像処理部９１３から供給された撮像画像データを符号化した符号化データ、または、記憶部９１６から読み出した撮像画像データの符号化データを出力部９１７に供給し、撮像装置９００の外部に出力させるようにしてもよい。また、コーデック処理部９１５は、符号化前の撮像画像データ、若しくは、記憶部９１６から読み出した符号化データを復号して得られた復号画像データを出力部９１７に供給し、撮像装置９００の外部に出力させるようにしてもよい。
さらに、コーデック処理部９１５は、撮像画像データ、撮像画像データの符号化データ、または、復号画像データを、通信部９１８を介して他の装置に伝送させるようにしてもよい。また、コーデック処理部９１５は、撮像画像データや画像データの符号化データを、通信部９１８を介して取得するようにしてもよい。コーデック処理部９１５は、通信部９１８を介して取得した撮像画像データや画像データの符号化データに対して、適宜、符号化や復号等を行う。コーデック処理部９１５は、得られた画像データ若しくは符号化データを、上述したように、画像処理部９１３に供給したり、記憶部９１６、出力部９１７、および通信部９１８に出力するようにしてもよい。
記憶部９１６は、コーデック処理部９１５から供給される符号化データ等を記憶する。記憶部９１６に格納された符号化データは、必要に応じてコーデック処理部９１５に読み出されて復号される。復号処理により得られた撮像画像データは、表示部９１４に供給され、その撮像画像データに対応する撮像画像が表示される。
出力部９１７は、外部出力端子等の外部出力インターフェイスを有し、コーデック処理部９１５を介して供給される各種データを、その外部出力インターフェイスを介して撮像装置９００の外部に出力する。
通信部９１８は、コーデック処理部９１５から供給される画像データや符号化データ等の各種情報を、所定の通信（有線通信若しくは無線通信）の通信相手である他の装置に供給する。また、通信部９１８は、所定の通信（有線通信若しくは無線通信）の通信相手である他の装置から、画像データや符号化データ等の各種情報を取得し、それをコーデック処理部９１５に供給する。
制御部９２１は、撮像装置９００の各処理部（点線９２０内に示される各処理部、操作部９２２、並びに、ドライブ９２３）の動作を制御する。
操作部９２２は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等の任意の入力デバイスにより構成され、例えばユーザ等による操作入力を受け、その操作入力に対応する信号を制御部９２１に供給する。
ドライブ９２３は、自身に装着された、例えば、磁気ディスク、光ディスク、光磁気ディスク、または半導体メモリなどのリムーバブルメディア９２４に記憶されている情報を読み出す。ドライブ９２３は、リムーバブルメディア９２４からプログラムやデータ等の各種情報を読み出し、それを制御部９２１に供給する。また、ドライブ９２３は、書き込み可能なリムーバブルメディア９２４が自身に装着された場合、制御部９２１を介して供給される、例えば画像データや符号化データ等の各種情報を、そのリムーバブルメディア９２４に記憶させる。
以上のような撮像装置９００のCMOSイメージセンサ９１２として、各実施の形態において上述した本技術を適用する。すなわち、CMOSイメージセンサ９１２として、上述したイメージセンサ１００が用いられる。これにより、CMOSイメージセンサ９１２は、画素サイズの増大を抑制するとともに、撮像画像の画質の低減を抑制することができる。したがって撮像装置９００は、被写体を撮像することにより、より高解像度でより高画質な撮像画像を得ることができる。
＜９．その他＞
上述した一連の処理は、ハードウェアにより実行させることもできるし、ソフトウェアにより実行させることもできる。上述した一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、ネットワークや記録媒体からインストールされる。
この記録媒体は、例えば、図１４に示されるように、装置本体とは別に、ユーザにプログラムを配信するために配布される、プログラムが記録されているリムーバブルメディア４２１により構成される。このリムーバブルメディア４２１には、磁気ディスク（フレキシブルディスクを含む）や光ディスク（CD-ROMやDVDを含む）が含まれる。さらに、光磁気ディスク（MD（Mini Disc）を含む）や半導体メモリ等も含まれる。
その場合、プログラムは、そのリムーバブルメディア４２１をドライブ４１５に装着することにより、記憶部４１３にインストールすることができる。
また、このプログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の伝送媒体を介して提供することもできる。その場合、プログラムは、通信部４１４で受信し、記憶部４１３にインストールすることができる。
その他、このプログラムは、記憶部４１３や制御部４０１内のROM（Read Only Memory）等に、あらかじめインストールしておくこともできる。
なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
また、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
また、上述した各ステップの処理は、上述した各装置、若しくは、上述した各装置以外の任意の装置において、実行することができる。その場合、その処理を実行する装置が、上述した、その処理を実行するのに必要な機能（機能ブロック等）を有するようにすればよい。また、処理に必要な情報を、適宜、その装置に伝送するようにすればよい。
また、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、全ての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。
また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
例えば、本技術は、１つの機能を、ネットワークを介して複数の装置で分担、共同して処理するクラウドコンピューティングの構成をとることができる。
また、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。
さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。
＜イメージセンサの使用例＞
図４５は、上述のイメージセンサを使用する使用例を示す図である。
上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。例えば、上述したイメージセンサを搭載する装置やシステム、または、それらの製造装置や製造方法に限らず、上述したイメージセンサを搭載するあらゆる構成、例えば、システムLSI（Large Scale Integration）等としてのプロセッサ、複数のプロセッサ等を用いるモジュール、複数のモジュール等を用いるユニット、ユニットにさらにその他の機能を付加したセット等、または、それらの構成を製造する製造装置や製造方法として実施することもできる。
なお、本技術は以下のような構成も取ることができる。
（１） 入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域
を備える撮像素子。
（２） 前記素子分離領域は、前記半導体層に形成されるトランジスタ、拡散層、およびウェルの内、少なくともいずれか１つを、他と分離する
（１）に記載の撮像素子。
（３） 前記素子分離領域は、前記光電変換部において光電変換された電荷を蓄積する浮遊拡散層の側壁に接するように形成される
（２）に記載の撮像素子。
（４） 前記素子分離領域は、前記浮遊拡散層の複数の側壁に接するように形成される
（３）に記載の撮像素子。
（５） 前記素子分離領域は、前記画素内に形成される複数の前記浮遊拡散層同士を分離する
（２）乃至（４）のいずれかに記載の撮像素子。
（６） 前記素子分離領域は、ＰウェルとＮウェルとを分離するように形成される
（２）乃至（５）のいずれかに記載の撮像素子。
（７） 前記素子分離領域は、Ｐ型トランジスタとＮ型トランジスタとを分離するように形成される
（２）乃至（６）のいずれかに記載の撮像素子。
（８） 複数の前記画素が面状に配置された画素アレイを備える
（２）乃至（７）のいずれかに記載の撮像素子。
（９） 前記素子分離領域は、さらに、前記画素外において前記光電変換部の上部電極用の拡散層を分離するように形成される
（２）乃至（８）のいずれかに記載の撮像素子。
（１０） 前記素子分離領域は、前記上部電極用の拡散層の側壁に接するように形成される
（９）に記載の撮像素子。
（１１） 前記光電変換部および前記半導体層が形成される第１の基板と、前記第１の基板と異なる第２の基板とが積層され、
前記第１の基板に形成されるトランジスタと、前記第２の基板に形成されるトランジスタとが、前記光電変換部において得られる電荷を読み出して増幅してA/D変換する回路を形成する
（１）乃至（１０）のいずれかに記載の撮像素子。
（１２） 前記光電変換部は、互いに異なる波長域の光を光電変換する複数の光電変換部を積層した構造に形成される
（１）乃至（１１）のいずれかに記載の撮像素子。
（１３） 前記光電変換部および前記半導体層が形成される第１の基板と、前記第１の基板と異なる第２の基板とが積層され、
前記第１の基板に形成されるトランジスタが、前記光電変換部において得られる電荷を読み出して増幅する回路を形成し、
前記第２の基板に形成されるトランジスタが、前記回路において増幅された信号をA/D変換する回路を形成する
（１）乃至（１２）のいずれかに記載の撮像素子。
（１４） 前記光電変換部および前記半導体層が形成される第１の基板と、前記第１の基板と異なる第２の基板とが積層され、
前記第１の基板に形成されるトランジスタと、前記第２の基板に形成されるトランジスタとが、前記光電変換部において得られる電荷を読み出して増幅する回路を形成し、
さらに、前記第２の基板に形成されるトランジスタが、前記回路において増幅された信号をA/D変換する回路を形成する
（１）乃至（１３）のいずれかに記載の撮像素子。
（１５） 前記画素内において、前記トランジスタが、前記光電変換部において得られる電荷を読み出して増幅する回路を形成する
（１）乃至（１４）のいずれかに記載の撮像素子。
（１６） 前記画素内のトランジスタが全てＮ型トランジスタである
（１５）に記載の撮像素子。
（１７） 前記光電変換部および前記半導体層が形成される第１の基板と、前記第１の基板と異なる第２の基板とが積層され、
前記第２の基板に形成されるトランジスタが、前記回路において増幅された信号をA/D変換する、アレイ状に配置された前記画素のカラム毎に設けられた回路を形成する
（１６）に記載の撮像素子。
（１８） 被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域
を備える電子機器。
（１９） 撮像素子を製造する製造装置であって、
入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域を形成する素子分離領域形成部
を備える製造装置。
（２０） 撮像素子を製造する製造装置が、
入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域を形成する
製造方法。
１００ イメージセンサ， １０１ 画素基板， １０２ 回路基板， １１０ 画素アレイ， １１１ 単位画素， １２０ ADCアレイ， １２１ A/D変換部， １３１ 光電変換部， １３２ 第１リセットトランジスタ， １３３ 転送トランジスタ， １３４ 増幅トランジスタ， １３５ 第２リセットトランジスタ， １３６ 比較部， １３７および１３８ トランジスタ， １４１乃至１４４ トランジスタ， １５１ 第１浮遊拡散層， １５２ 第２浮遊拡散層， １６１および１６２ ウェルコンタクト， ２１１ 光電変換層， ２１２ 素子分離層， ２１３ トランジスタ配線層， ２２４ 上部電極， ２２５ 光電変換部， ２２６ 下部電極， ２４１ Ｐウェル， ２４２ Ｎウェル， ２５１ 素子分離領域， ２６１ Ｎ＋拡散層， ２６２ Ｐ＋拡散層， ２８２ 空乏層， ３１２ Ｎ＋拡散層， ４００ 製造装置， ４０２ 製造部， ４３２ 素子分離層形成部， ９００ 撮像装置， ９１２ CMOSイメージセンサ

Claims (20)

  1. 入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域
    を備える撮像素子。
  2. 前記素子分離領域は、前記半導体層に形成されるトランジスタ、拡散層、およびウェルの内、少なくともいずれか１つを、他と分離する
    請求項１に記載の撮像素子。
  3. 前記素子分離領域は、前記光電変換部において光電変換された電荷を蓄積する浮遊拡散層の側壁に接するように形成される
    請求項２に記載の撮像素子。
  4. 前記素子分離領域は、前記浮遊拡散層の複数の側壁に接するように形成される
    請求項３に記載の撮像素子。
  5. 前記素子分離領域は、前記画素内に形成される複数の前記浮遊拡散層同士を分離する
    請求項２に記載の撮像素子。
  6. 前記素子分離領域は、ＰウェルとＮウェルとを分離するように形成される
    請求項２に記載の撮像素子。
  7. 前記素子分離領域は、Ｐ型トランジスタとＮ型トランジスタとを分離するように形成される
    請求項２に記載の撮像素子。
  8. 複数の前記画素が面状に配置された画素アレイを備える
    請求項２に記載の撮像素子。
  9. 前記素子分離領域は、さらに、前記画素外において前記光電変換部の上部電極用の拡散層を分離するように形成される
    請求項２に記載の撮像素子。
  10. 前記素子分離領域は、前記上部電極用の拡散層の側壁に接するように形成される
    請求項９に記載の撮像素子。
  11. 前記光電変換部および前記半導体層が形成される第１の基板と、前記第１の基板と異なる第２の基板とが積層され、
    前記第１の基板に形成されるトランジスタと、前記第２の基板に形成されるトランジスタとが、前記光電変換部において得られる電荷を読み出して増幅してA/D変換する回路を形成する
    請求項１に記載の撮像素子。
  12. 前記光電変換部は、互いに異なる波長域の光を光電変換する複数の光電変換部を積層した構造に形成される
    請求項１に記載の撮像素子。
  13. 前記光電変換部および前記半導体層が形成される第１の基板と、前記第１の基板と異なる第２の基板とが積層され、
    前記第１の基板に形成されるトランジスタが、前記光電変換部において得られる電荷を読み出して増幅する回路を形成し、
    前記第２の基板に形成されるトランジスタが、前記回路において増幅された信号をA/D変換する回路を形成する
    請求項１に記載の撮像素子。
  14. 前記光電変換部および前記半導体層が形成される第１の基板と、前記第１の基板と異なる第２の基板とが積層され、
    前記第１の基板に形成されるトランジスタと、前記第２の基板に形成されるトランジスタとが、前記光電変換部において得られる電荷を読み出して増幅する回路を形成し、
    さらに、前記第２の基板に形成されるトランジスタが、前記回路において増幅された信号をA/D変換する回路を形成する
    請求項１に記載の撮像素子。
  15. 前記画素内において、前記トランジスタが、前記光電変換部において得られる電荷を読み出して増幅する回路を形成する
    請求項１に記載の撮像素子。
  16. 前記画素内のトランジスタが全てＮ型トランジスタである
    請求項１５に記載の撮像素子。
  17. 前記光電変換部および前記半導体層が形成される第１の基板と、前記第１の基板と異なる第２の基板とが積層され、
    前記第２の基板に形成されるトランジスタが、前記回路において増幅された信号をA/D変換する、アレイ状に配置された前記画素のカラム毎に設けられた回路を形成する
    請求項１６に記載の撮像素子。
  18. 被写体を撮像する撮像部と、
    前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
    を備え、
    前記撮像部は、
    入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域
    を備える電子機器。
  19. 撮像素子を製造する製造装置であって、
    入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域を形成する素子分離領域形成部
    を備える製造装置。
  20. 撮像素子を製造する製造装置が、
    入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域を形成する
    製造方法。
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