JP2014022448A - 固体撮像装置 - Google Patents

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Abstract

【課題】形成される画像の画質を向上する。
【解決手段】本実施形態の固体撮像装置は、半導体基板１５０の素子分離領域９に囲まれた画素領域と、半導体基板１５０の第１の面側に設けられ、配線を含む層間絶縁膜９２と、画素領域内に設けられ、半導体基板１５０の第２の面側からの光を光電変換する光電変換素子１と、素子分離領域９内に設けられ、半導体基板１５０の第２の面から突出する突出部９９を有する素子分離層９０Ａと、半導体基板１５０の第２の面側に設けられ、突出部９９間に設けられた色素膜１７を有するカラーフィルタ１１７と、を含む。
【選択図】図４

Description

本発明の実施形態は、固体撮像装置に関する。
ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの固体撮像装置は、デジタルスチルカメラ、ビデオカメラ、或いは、監視カメラ等、多様な用途で使われている。単一の画素アレイで複数の色情報を取得する単板式イメージセンサが、主流となっている。
近年では、被写体からの光を半導体基板の裏面側から取り込む裏面照射型イメージセンサの開発が推進されている。
特開２０１０−１６１３２１号公報
イメージセンサによって形成される画像の画質を向上する技術を提案する。
本実施形態の固体撮像装置は、半導体基板の素子分離領域に囲まれた画素領域と、前記半導体基板の第１の面側に設けられ、配線を含む層間絶縁膜と、前記画素領域内に設けられ、前記半導体基板の前記第１の面に対向する第２の面側からの光を光電変換する光電変換素子と、前記素子分離領域内に設けられ、前記半導体基板の前記第２の面から突出する突出部を有する素子分離層と、前記半導体基板の前記第２の面側に設けられ、前記突出部間に設けられた色素膜を有するカラーフィルタと、を含む。
固体撮像装置のチップのレイアウトの一例を示す平面図。 固体撮像装置の構造の一例を示す断面図。 画素アレイ及び画素アレイ近傍の回路構成を示す等価回路図。 第１の実施形態の固体撮像装置の構造の一例を示す断面図。 第１の実施形態の固体撮像装置の製造方法の一工程を説明するための図。 第１の実施形態の固体撮像装置の製造方法の一工程を説明するための図。 第１の実施形態の固体撮像装置の製造方法の一工程を説明するための図。 第１の実施形態の固体撮像装置の製造方法の一工程を説明するための図。 第２の実施形態の固体撮像装置の構造の一例を示す断面図。 実施形態の固体撮像装置の変形例を説明するための図。 実施形態の固体撮像装置の変形例を説明するための図。 実施形態の固体撮像装置の適用例を説明するための図。
［実施形態］
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
（１） 第１の実施形態
図１乃至図８を参照して、第１の実施形態に係る固体撮像装置及びその製造方法について説明する。
（ａ） 構造
図１乃至図４を用いて、第１の実施形態に係る固体撮像装置の構造について、説明する。
図１は、本実施形態の固体撮像装置（以下、イメージセンサとよぶ）のチップのレイアウト例を示す模式図である。図２は、本実施形態のイメージセンサの構造を模式的に示す断面図である。
図１及び図２に示されるように、本実施形態のイメージセンサ１００において、画素アレイ１２０及びそれを制御するためのアナログ回路又はロジック回路が形成される周辺回路領域１２５が、１つの半導体基板（チップ）１５０内に設けられている。
半導体基板１５０として、Ｓｉの単結晶基板（バルク基板）、又は、ＳＯＩ基板のエピタキシャル層が用いられている。
画素アレイ１２０は、複数の単位セルＵＣを含む。単位セル（単位セル領域ＵＣは、画素アレイ１２０内に、マトリクス状に配列されている。
各単位セルＵＣは、被写体からの光（外部からの光）を電気信号へ変換するための光電変換素子を含む。１つの単位セルＵＣは、少なくとも１つの光電変換素子を含む。光電変換素子を用いて、画素が形成される。単位セル領域内において画素が形成される領域のことを、画素領域とよぶ。各画素領域は、１つの光電変換素子を含む。
互いに隣り合う単位セルＵＣ、互いに隣り合う画素領域、及び、互いに隣り合う光電変換素子は、素子分離領域９によって、分離されている。各単位セルＵＣ及び各光電変換素子の形成領域は、素子分離領域９に取り囲まれている。
光電変換素子１は、例えば、フォトダイオードを用いて、形成されている。図２に示されるように、フォトダイオード１は、半導体基板１０内の少なくとも１つの不純物層１０を用いて、形成される。フォトダイオード１は、被写体からの光を、その光量に応じた電気信号（電荷、電圧）に光電変換する。フォトダイオード１は、不純物層１０内に発生した電荷を蓄積できる。
半導体基板１５０内に、フローティングディフュージョン（浮遊拡散層、検出部）６としての不純物層６０が、設けられている。フローティングディフュージョン６としての不純物層６０は、後述の電界効果トランジスタ２を経由してフォトダイオード１から出力された電荷を、一時的に保持する。
フォトダイオード１とフローティングディフュージョン６との間において、電界効果トランジスタ２が、半導体基板１５０上に設けられている。電界効果トランジスタ２のゲート電極２１は、ゲート絶縁膜２２を挟んで、半導体基板１５０内のチャネル領域上に設けられる。
単位セルＵＣ（画素）を用いて、イメージセンサが構成される。単位セルＵＣは、イメージセンサの回路構成に応じて、少なくとも１つのフォトダイオード１、フローティングディフュージョン６及びトランスファゲート２に加え、他の構成要素を含んでもよい。例えば、単位セルＵＣは、アンプトランジスタやリセットトランジスタとよばれる電界効果トランジスタを、構成要素として含む。
図３は、画素アレイ１２０及びその近傍の回路の回路構成例を示す図である。
画素アレイ１２０内にマトリクス状に配置された単位セルＵＣは、読み出し制御線ＴＲＦと垂直信号線ＶＳＬとの交差位置に、設けられている。
画素アレイ１２０のロウ方向に沿って配列された複数の単位セルＵＣは、共通の読み出し制御線ＴＲＦに接続されている。画素アレイ１２０のカラム方向に沿って配列された複数の単位セルＵＣは、共通の垂直信号線ＶＳＬに接続されている。
例えば、各単位セルＵＣは、単位セルＵＣ及びフォトダイオード１の動作を制御するために、４つの電界効果トランジスタ２，３，４，５を含む。図３に示される例において、単位セルＵＣに含まれる４つの電界効果トランジスタ２，３，４，５は、トランスファゲート（リードトランジスタ）２、アンプトランジスタ３、リセットトランジスタ４及びアドレストランジスタ５である。各電界効果トランジスタ２，３，４，５は、例えば、Ｎチャネル型ＭＯＳトランジスタである。
単位セルＵＣ内の各素子１，２，３，４，５は、以下のように、接続されている。
フォトダイオード１のアノードは、例えば、接地されている。フォトダイオード１のカソードは、トランスファゲート２の電流経路を介して、フローティングディフュージョン６に、接続されている。
トランスファゲート２は、フォトダイオード１によって光電変換された信号電荷の蓄積及び転送を制御する。トランスファゲート２のゲートは、読み出し制御線ＴＲＦに接続されている。トランスファゲート２の電流経路の一端はフォトダイオード１のカソードに接続され、トランスファゲート２の電流経路の他端はフローティングディフュージョン６に接続されている。
アンプトランジスタ３は、フローティングディフュージョン６の信号（電位）を検知及び増幅する。アンプトランジスタ３のゲートは、フローティングディフュージョン６に接続されている。アンプトランジスタ３の電流経路の一端は垂直信号線ＶＳＬに接続され、アンプトランジスタ３の電流経路の他端はアドレストランジスタ５の電流経路の一端に接続されている。アンプトランジスタ３によって増幅された信号は、垂直信号線ＶＳＬに出力される。アンプトランジスタ３は、ソースフォロワとして機能する。
リセットトランジスタ４は、フローティングディフュージョン６の電位（信号電荷の保持状態）をリセットする。リセットトランジスタ４のゲートはリセット制御線ＲＳＴに接続されている。リセットトランジスタ４の電流経路の一端はフローティングディフュージョン６に接続され、リセットトランジスタ４の電流経路の他端は電源端子１３５に接続されている。
アドレストランジスタ５は、単位セルＵＣの活性化を制御する。アドレストランジスタ５のゲートは、アドレス制御線ＡＤＲに接続されている。アドレストランジスタ５の電流経路の一端はアンプトランジスタ３の電流経路の他端に接続され、アドレストランジスタ５の電流経路の他端は電源端子１３５に接続されている。
電源端子１３５は、ドレイン電源、又は、グランド電源、又はオプティカルブラック領域内の単位セル（基準電位セル）に接続されている。
本実施形態において、１つの単位セルＵＣが、１つの画素を形成する１つのフォトダイオード１を含む構成のことを、１画素１セル構造とよぶ。
垂直シフトレジスタ１３３は、読み出し制御線ＴＲＦ、アドレス制御線ＡＤＲ及びリセット制御線ＲＳＴに接続されている。垂直シフトレジスタ１３３は、読み出し制御線ＴＲＦ、アドレス制御線ＡＤＲ及びリセット制御線ＲＳＴの電位を制御し、画素アレイ１２０内の複数の単位セルＵＣ及び画素をロウ単位で制御及び選択する。垂直シフトレジスタ１３３は、各トランジスタ２，４，５のオン及びオフを制御するための制御信号（電圧パルス）を、各制御線ＴＲＦ，ＡＤＲ，ＲＳＴに出力する。
ＡＤ変換回路１３１は、垂直信号線ＶＳＬに接続されている。ＡＤ変換回路１３１は、単位セルＵＣからのアナログ信号をデジタル信号に変換したり、単位セルＵＣからの信号をＣＤＳ（Corrected Double Sampling：相関二重サンプリング）処理したりするための処理ユニット８５を含む。
負荷トランジスタ１３４は、垂直信号線ＶＳＬに対する電流源として用いられる。負荷トランジスタ１３４のゲートは選択線ＳＦに接続されている。負荷トランジスタ１３４の電流経路の一端は、垂直信号線ＶＳＬを介して、アンプトランジスタ３の電流経路の一端に接続される。負荷トランジスタ１３４の電流経路の他端は、制御線ＤＣに接続されている。
尚、各単位セルＵＣは、アドレストランジスタ５を含まなくともよい。この場合、単位セルＵＣにおいて、リセットトランジスタ４の電流経路の他端が、アンプトランジスタ３の電流経路の他端に接続される。単位セルＵＣがアドレストランジスタ５を含まない場合、アドレス信号線ＡＤＲも設けられない。
単位セルＵＣは、２画素１セル構造、４画素１セル構造或いは８画素１セル構造のように、１つの単位セルが、２以上の画素（フォトダイオード）を含む回路構成（多画素１セル構造）でもよい。複数の画素を含む単位セル内において、２以上のフォトダイオードが、１つのフローティングディフュージョン６及びリセットトランジスタ３、アンプトランジスタ４及びアドレストランジスタ５を共有する。複数の画素を含む単位セルにおいて、１つのフォトダイオードに対して、１つのトランスファゲートがそれぞれ設けられる。尚、１つの画素から形成される単位セルは、１つの画素領域を含み、複数の画素から形成される単位セルは、複数の画素領域を含む。多画素１セル構造の単位セルにおいて、各画素領域は、素子分離領域によって、互いに分離されている。
図１及び図２に示されるように、周辺回路領域１２５は、素子分離領域を挟んで、画素アレイ１２０に隣り合うように、半導体基板１５０内に設けられる。
周辺回路領域１２５内に、上述の垂直シフトレジスタ１３３のような画素アレイ１２０の動作を制御する回路や、ＡＤ変換回路１３１のような画素アレイ１２０からの信号を処理する回路が、設けられている。
周辺回路領域１２５は、素子分離領域によって、画素アレイ１２０から電気的に分離されている。周辺回路領域１２５を区画するための素子分離領域内に、例えば、ＳＴＩ構造の素子分離絶縁膜９１が埋め込まれている。
周辺回路領域１２５内の回路は、電界効果トランジスタ７、抵抗素子、容量素子などの複数の素子を用いて、形成される。図２において、図示の簡単化のため、電界効果トランジスタ７のみが、示されている。図２において、１つの電界効果トランジスタのみが図示されているが、半導体基板１５０上に、周辺回路を形成するための複数のトランジスタが設けられている。
例えば、周辺回路領域１２５内において、電界効果トランジスタ（例えば、ＭＯＳトランジスタ）７は、半導体基板１５０内のウェル領域１５９内に設けられている。ウェル領域１５９内に、２つの拡散層（不純物層）７３が設けられている。これらの２つの拡散層７３は、トランジスタ７のソース／ドレインとして、機能する。２つの拡散層７３間のウェル領域（チャネル領域）表面に、ゲート絶縁膜７２を介して、ゲート電極７１が設けられる。これによって、ウェル領域１５９内に、電界効果トランジスタ７が、形成される。
尚、電界効果トランジスタ７が、Ｐチャネル型であるかＮチャネル型であるかは、そのトランジスタ７が設けられるウェル領域１５９の導電型及びソース／ドレインとなる拡散層７３の導電型によって、決まる。
トランジスタ２，７のゲート電極２１，７１及びフォトダイオード１の上面を覆うように、複数の層間絶縁膜９２が、半導体基板１５０上に積層されている。層間絶縁膜９２には、例えば、酸化シリコンが用いられる。
本実施形態のイメージセンサ１００に、多層配線技術が用いられている。すなわち、積層された層間絶縁膜９２内に、各配線レベル（基板表面を基準とした高さ）に応じて、複数の配線８０が設けられている。各配線８０は、層間絶縁膜９２内のそれぞれに埋め込まれたプラグ８１，ＣＰ１，ＣＰ２によって、異なる配線レベルに位置する他の配線に、電気的に接続されている。尚、配線８０は、素子及び回路に接続されないダミー層（例えば、遮光膜）を含む。
トランジスタ２，７のゲート電極２１，７１やソース／ドレイン７３、半導体基板１５０上に形成された素子の端子は、コンタクトプラグＣＰ１，ＣＰ２を介して、層間絶縁膜９２内の配線８０に接続される。下層の配線８０と上層の配線８０とは、層間絶縁膜９２内に埋め込まれたビアプラグ８１を介して、半導体基板１５０上に設けられた複数の素子を接続する。このように、多層配線技術によって、イメージセンサ内の複数の回路が形成される。
本実施形態において、素子が形成された面、より具体的には、トランジスタ２，７のゲート電極２１，７１が設けられている半導体基板１５０の面を、半導体基板１５０の表面（第１の面）とよぶ。半導体基板１５０の表面上に、多層配線技術によって形成された層間絶縁膜９２及び配線８０が設けられている。以下では、半導体基板１５０の表面に対して垂直方向において、半導体基板１５０の表面に対向する面（表面の反対側の面）を、裏面（第２の面）とよぶ。本実施形態において、半導体基板１５０の表面及び裏面を区別しない場合には、半導体基板１５０の表面／裏面のことを、半導体基板１５０の主面とよぶ。
例えば、ＴＳＶ（Through Substrate Via）技術によって、半導体基板１５０の表面側から裏面側に向かって半導体基板１５０を貫通するように、ビア（以下では、貫通ビア又は貫通電極とよぶ）８８Ａが半導体基板１５０内に形成される。貫通ビア８８Ａは、半導体基板１５０内に形成された貫通孔（開口部）内に、埋め込まれる。貫通孔の内側面上に、絶縁層９８Ａが設けられ、貫通ビア８８Ａは、絶縁層９８Ａによって、半導体基板１５０から電気的に分離されている。
貫通ビア８８Ａは、コンタクトプラグＣＰ２を経由して、層間絶縁膜９２内の配線８０に接続される。貫通ビア８８Ａは、ビアプラグ８８Ｂを経由して、半導体基板１５０の裏面側に設けられたパッド（電極）８９に接続される。パッド８９は、半導体基板１５０の裏面上の絶縁層（平坦化層又は保護膜）９５上に設けられている。パッド８９は、絶縁層９５によって半導体基板１５０から電気的に分離されている。
本実施形態において、図２に示されるように、半導体基板１５０の裏面側に、例えば、保護層（図示せず）や接着層（図示せず）を介して、カラーフィルタ１１７が設けられる。カラーフィルタ１１７は、半導体基板１５０の裏面側において画素アレイ１２０に対応する位置に、設けられている。例えば、本実施形態のイメージセンサ１００は、単板式のイメージセンサ１００である。単板式のイメージセンサは、単一の画素アレイ１２０で複数の色情報を取得する。それゆえ、単板式のイメージセンサに用いられるカラーフィルタ１１７は、被写体からの光が含む複数の色（色情報）に対応する複数の色素膜を有している。
本実施形態のイメージセンサ１００において、カラーフィルタ１１７は、トランジスタ２，７のゲート電極２１，７１及び層間絶縁膜９２が設けられた面（表面）とは反対側の半導体基板１５０の面（裏面）側に、設けられている。
被写体からの光は、カラーフィルタ１１７を経由して、半導体基板１５０の裏面側から画素アレイ１２０に照射され、フォトダイオード１に取り込まれる。
支持基板１１９は、層間絶縁膜９２上に設けられている。支持基板１１９は、例えば、保護層（図示せず）及び接着層（図示せず）を介して、層間絶縁膜９２上に積層される。支持基板１１９には、例えば、シリコン基板や絶縁性基板が用いられる。素子が形成された半導体基板１５０は、支持基板１１９とカラーフィルタ１１７とに挟まれている。
本実施形態において、被写体からの光の受光面は、カラーフィルタ１１７が取り付けられた半導体基板１５０の裏面である。
本実施形態のイメージセンサ１００のように、半導体基板１５０の裏面側からの光がフォトダイオード１に照射される構造のイメージセンサは、裏面照射型イメージセンサとよばれる。
図４は、本実施形態の裏面照射型イメージセンサ１００の画素アレイ１２０の断面構造の一例を示している。
図４において、単位セルＵＣの構成要素として、図示の明確化のために、フォトダイオード１、トランスファゲート２及びフローティングディフュージョン６のみを図示している。以下では、単位セル領域内において、フォトダイオード１、トランスファゲート２及びフローティングディフュージョン６が形成された領域を、画素領域ともよぶ。
図４において、半導体基板１５０の表面側の層間絶縁膜、配線及び支持基板を簡略化して、示している。
図４に示されるように、フォトダイオード１、トランスファゲート２及びフローティングディフュージョン６は、素子分離層９０Ａによって区画された素子形成領域（アクティブ領域）内に設けられている。
フォトダイオード１の不純物層１０がＰ型の半導体基板（半導体層）１５０内に形成される場合、フォトダイオード１の不純物層１０は、Ｎ型の不純物層１０である。
図４において、図示の簡単化のために、フォトダイオード１の構成要素として１つのＮ型不純物層１０のみが図示されているが、フォトダイオード１の特性（例えば、感度及び光電変換効率）を向上させるために、半導体基板１５０の深さ方向において不純物濃度の異なる複数のＮ型及びＰ型不純物層が、フォトダイオード１の形成領域（フォトダイオード形成領域とよぶ）内に設けられてもよい。
フローティングディフュージョン６は、トランスファゲート１を挟んでフォトダイオード１に対向するように、半導体基板１５０内に設けられている。フォトダイオード１とフローティングディフュージョン６とは、トランスファゲート２のチャネル長方向に配列している。
フローティングディフュージョン６は、半導体基板１５０内に形成されたＮ型の不純物層６０である。例えば、フローティングディシュージョン６としてのＮ型不純物層６０の不純物濃度は、フォトダイオード１のＮ型不純物層１０の不純物濃度より高い。
トランスファゲート２は、フォトダイオード１とフローティングディフュージョン６との間において、半導体基板１５０上に配置されている。
トランスファゲート２のゲート電極２１は、ゲート絶縁膜２２を介して、半導体基板１５０上に設けられている。フォトダイオード１の構成要素としてのＮ型不純物層１０及びフローティングディフュージョン６としてのＮ型不純物層６０が、トランスファゲート１３２のソース及びドレインとしてそれぞれ機能する。そして、半導体基板１５０内において、２つのＮ型不純物層１０，６０間の半導体領域が、トランスファゲート２のチャネル領域となる。
半導体基板１５０の表面側において、表面シールド層１８が、フォトダイオード１のＮ型不純物層１０内に設けられている。表面シールド層１８は、例えば、Ｐ型不純物層である。表面シールド層１８は、トランスファゲート１３２のチャネル領域から離間するように、Ｎ型不純物層１０の表層内に形成されている。表面シールド層１８の上面は、層間絶縁膜９２に接触する。
半導体基板１５０の裏面側において、裏面シールド層１９が、半導体基板１５０内に設けられている。裏面シールド層１９は、例えば、Ｎ型不純物層１０に接してもよい。裏面シールド層１９は、例えば、Ｐ型不純物層である。
表面／裏面シールド層１８，１９によって、フォトダイオード１に生じる暗電流を抑制できる。
本実施形態のイメージセンサ１００において、画素アレイ１２０内の素子分離層９０Ａは、半導体基板１５０内に形成されたトレンチ（溝、開口部、貫通孔）内に、設けられている。素子分離層９０Ａは、ＤＴＩ（Deep Trench Isolation）構造を有し、半導体基板１５０の表面と裏面との間を貫通している。例えば、半導体基板１５０の表面側において、素子分離層９０Ａの端部は、層間絶縁膜９２に接触している。
素子分離層９０Ａは、単位セル領域内及び画素領域内において、少なくともフォトダイオードの形成領域の周囲を取り囲んでいる。
素子分離層９０Ａは、例えば、積層構造を有し、第１の部分９０１と、第１の部分９０１の側面及び層間絶縁膜９２側の面を覆う第２の部分９０９とを、含んでいる。第２の部分９０９は、第１の部分９０１の側面と半導体基板１５０との間、及び、第１の部分９０１と層間絶縁膜９２との間に、設けられている。
第２の部分９０９は、半導体基板内に形成されたトレンチの側面及び底面に沿って、形成されている。以下では、説明の明確化のため、第１の部分のことを埋め込み部９０１とよび、第２の部分９０９のことを側壁部とよぶ。
例えば、積層構造の素子分離層９０Ａにおいて、埋め込み部９０１はタングステンなどの金属（導電体）から形成され、側壁部９０９は窒化チタンからなる。側壁部９０９としての窒化チタンは、バリアメタルとして機能する。素子分離層９０Ａが導電体を含む場合、イメージセンサの特性に応じて、素子分離層９０Ａに一定の電圧（０Ｖ、正／負の固定電圧）が印加されてもよいし、電圧が印加されなくともよい。
以下では、説明の明確化のため、ＤＴＩ構造の素子分離層９０Ａにおいて、半導体基板１５０の表面（層間絶縁膜）側における素子分離層９０Ａの端部（面）を、素子分離層９０Ａの下端又は底部とよび、半導体基板１５０の裏面側における素子分離層９０Ａの端部（面）を、素子分離層９０Ｂの上端又は上部とよぶ。
尚、半導体基板１５０の表面側における素子分離層９０Ａの底部（下端）は、層間絶縁膜９２と接触しなくともよく、半導体基板１５０の表面側における素子分離層９０Ａの底部と層間絶縁膜９２との間に、他の部材（例えば、不純物層又は絶縁体）が設けられていてもよい。また、半導体基板１５０の表面側の素子分離層９０Ａの端部は、半導体基板１５０の表面から突出し、層間絶縁膜９２に形成された溝内に、設けられていてもよい。
本実施形態のイメージセンサ１００において、半導体基板１５０の裏面側における素子分離絶縁層９０の端部（上部、上端）９９は、半導体基板１５０の主面に対して垂直方向において半導体基板１５０の裏面から突出している。
半導体基板１５０の主面に対して垂直方向において半導体基板１５０の裏面から突出した素子分離層９０Ａの部分９９のことを、突出部９９とよぶ。
半導体基板の主面に対して垂直方向における素子分離層９０Ａの寸法は、半導体基板１５０内に形成されたトレンチＤＴの深さより大きい。半導体基板の主面に対して垂直方向における素子分離層９０Ａの寸法は、半導体基板１５０の厚さより大きい。
本実施形態のイメージセンサ１００において、カラーフィルタ１１７は、半導体基板１５０から突出した素子分離層９０Ａ間に設けられている。
そして、本実施形態において、カラーフィルタ１１７が含む各色素膜１７は、素子分離層９０Ａの突出部９９によって、フォトダイオード１毎に分割されている。隣り合う色素膜１７間に、素子分離層９０Ａが設けられている。
単板式のイメージセンサにおいて、カラーフィルタ１１７は、例えば、赤、青及び緑の色素膜１７を含む。各色素膜１７において、１色の色素膜が、１つのフォトダイオード１に対応するように、カラーフィルタ１１７内に設けられている。各色Ｃ１，Ｃ２，Ｃ３の色素膜１７は、例えば、ベイヤーパターンのレイアウトを有するように、カラーフィルタ１１７内に配列されている。尚、カラーフィルタ１１７は、赤、緑及び青に加え、黄や白のフィルタを有してもよい。
互いに隣り合う２つのフォトダイオード１において、各フォトダイオード１に対して設けられた色素膜１７の色Ｃ１，Ｃ２，Ｃ３は、異なっている。互いに隣り合う２つのフォトダイオードに対応する色素膜１７の色が異なっていれば、ある色Ｃ１の色素膜１７を挟んで配列されている２つの色素膜１７の色Ｃ２，Ｃ３は、カラーフィルタ１１７の配列パターンに応じて、同じである場合もあるし、異なる場合もある。
色素膜１７は、塗布法（スピンコート）などによって形成される有機膜でもよいし、ＣＶＤ法などによって形成される無機膜でもよい。
色素膜１７と半導体基板１５０との間に、反射防止膜１１５が設けられている。反射防止膜１１５は、可視光に対する透過性を有している。
反射防止膜１１５は、色素膜１７と素子分離層９０Ａの側面（突出部９９の側面）との間に、介在している。また、反射防止膜１１５は、半導体基板１５０の裏面側における素子分離層９０Ａの上端上に設けられている。反射防止膜１１５は、素子分離層９０Ａの突出部９９を覆っている。
反射防止膜１１５が均一な膜厚を有するとみなした場合又は反射防止膜１１５の膜厚を無視した場合、半導体基板１５０の主面に対して垂直方向における色素膜１７の寸法（色素膜１７の膜厚）Ｔ１は、半導体基板１５０の主面に対して垂直方向における素子分離層９０Ａの突出部９９の寸法（高さ）Ｈ１と実質的に同じ大きさを有している。
半導体基板１５０の主面に対して平行方向における色素膜１７の寸法（色素膜１７の幅又は長さ）ＷＡは、反射防止膜１５が素子分離層の突出部９９の側面上に設けられていることによって、半導体基板１５０の主面に対して平行方向における突起部９９間の間隔ＷＸ以下の大きさを有している。例えば、色素膜１７の寸法ＷＡは、突起部９９間の間隔ＷＸよりも、反射防止膜１１５の膜厚の２倍の寸法分、小さい。
尚、半導体基板１５０の表面に対して垂直方向における突出部９９の寸法Ｈ１は、半導体基板１５０の裏面の位置から突出部９９（素子分離層）の上端までの寸法である。
半導体基板１５０側と反対側（受光面側）における各色素膜１７の面（上面）は、素子分離層９０の上端又は素子分離層９０Ａの上端上の反射防止膜１１５よりも半導体基板１５０側へ後退していてもよい。この場合、各色素膜１７の膜厚Ｔ１は、突出部９９の寸法Ｈ１より小さい。各色素膜１７の膜厚Ｔ１は、例えば色ごとに、互いに異なっていてもよい。
単板式のイメージセンサにおいて、複数の色素膜を含むカラーフィルタが、画素アレイ上に設けられている。１色の色素膜が１つのフォトダイオードに対応するように、各色の色素膜がカラーフィルタ内に配列されている。
色素膜とフォトダイオードとの間に合わせずれが生じた場合、１つのフォトダイオードに対して色の異なる２つの色素膜が、設けられる（オーバーラップする）可能性がある。また、カラーフィルタの合わせずれに起因して、１つのフォトダイオードに対して色素膜が設けられた領域と色素膜が設けられない領域とが、生じる可能性がある。
これらのカラーフィルタの色素膜とフォトダイオードとの合わせずれは、１組の色素膜とそれに対応するフォトダイオードだけでなく、画素アレイ内に配列されている色素膜及びフォトダイオードの組に対して連続して生じる可能性がある。
この色素膜及びフォトダイオードの合わせずれの結果として、あるフォトダイオード及び画素アレイ内のある領域内に、光学的クローストーク（混色）が生じる。
本実施形態のイメージセンサ１００及び後述のイメージセンサの製造方法のように、カラーフィルタ１１７が含む各色素膜１７は、素子分離層９０Ａの突起部９９と半導体基板１５０の裏面とから形成される凹部（溝）内に、自己整合的に形成される。
これによって、各色素膜１７は、素子分離層９０Ａによって区画された単位セル領域／画素領域内に収まるように、形成される。それゆえ、光電変換素子としてのフォトダイオード１と色素膜１７との合わせずれを防止できる。
本実施形態のように、色素膜とフォトダイオードとの合わせずれを防止できることによって、イメージセンサの光学的クロストークの悪影響を低減でき、形成される画像の混色が、抑制される。
また、本実施形態のように、フォトダイオード１と色素膜１７との合わせずれが実質的に生じない構造であれば、各フォトダイオード１に対応するマイクロレンズは、カラーフィルタ１１７上に設けられなくともよい。
これによって、マイクロレンズとフォトダイオード１との合わせずれ、或いは、マイクロレンズ間の形状／特性のばらつきに起因した、画素アレイ内のフォトダイオードの特性及び出力のばらつきを低減できる。
その結果として、本実施形態において、マイクロレンズによって引き起こされる可能性がある画質の劣化を、抑制できる。
以上のように、本実施形態のイメージセンサによれば、イメージセンサによって形成される画像の画質を向上できる。
（ｂ） 製造方法
図５乃至図８を用いて、第１の実施形態の固体撮像装置（例えば、イメージセンサ）の製造方法について、説明する。
図５乃至図８は、本実施形態のイメージセンサの製造方法の各工程における画素アレイ１２０の断面工程図を示している。ここでは、図５乃至図８に加えて、図２及び図４も適宜用いて、本実施形態のイメージセンサの製造方法の各工程について、説明する。
尚、本実施形態のイメージセンサの製造方法において、後述の各構成要素の形成順序は、プロセスの整合性が確保されていれば、適宜変更されてもよい。
図２に示されるように、フォトリソグラフィ及びＲＩＥ（Reactive Ion Etching）によって形成されたマスク（図示せず）を用いて、素子分離領域及び素子分離層９１が、半導体基板１５０内の所定の領域（例えば、周辺回路領域）内に形成される。
例えば、図２に示されるように、ＳＴＩ（Shallow Trench Isolation）構造の素子分離溝が、マスクに基づいて、半導体基板１５０内に形成され、絶縁体がＣＶＤ（Chemical Vapor Deposition）法又は塗布法によって、素子分離溝内に埋め込まれる。これによって、ＳＴＩ構造の素子分離絶縁膜９１が、半導体基板１５０内の所定の位置に形成される。
これによって、画素アレイ１２０、画素アレイ１２０内の単位セル領域ＵＣ、及び周辺回路領域１２５が、半導体基板１５０内に区画される。
素子分離層を形成するためのマスクとは異なるマスクを用いて、Ｎ型又はＰ型のウェル領域１５９が、半導体基板１５０内の所定の領域に形成される。
図２及び図５に示されるように、画素アレイ１２０の単位セル領域ＵＣ内に、単位セル（画素）の構成素子が形成される。また、図２に示されるように、周辺回路領域１２５のウェル領域１５９内に、周辺回路の構成素子（例えば、トランジスタ）が、形成される。
トランジスタ２，７のゲート絶縁膜２２，７２が、例えば、半導体基板１５０に対する熱酸化処理によって、半導体基板１５０の露出面（表面）上に形成される。
形成されたゲート絶縁膜２２，７２上に、ポリシリコン層が、ＣＶＤ法により、堆積される。そして、フォトリソグラフィ及びＲＩＥ法によって、ポリシリコン層が加工され、所定のゲート長及び所定のゲート幅を有するゲート電極２１，７１，が、ゲート絶縁膜２２，７２を挟んで、半導体基板１５０の表面（第１の面）上に形成される。
図２及び図５に示されるように、画素アレイ１２０内において、形成されたゲート電極２２及びレジスト膜（図示せず）がマスクとして用いられ、フォトダイオード１のＮ型不純物層１０が、イオン注入法によって、単位セル領域ＵＣ内のフォトダイオード形成領域内に形成される。
単位セル領域ＵＣのフローティングディフュージョン形成領域内において、フローティングディフュージョン６としての不純物層６０が、イオン注入によって、半導体基板１５０内に形成される。
また、アンプトランジスタのような、画素アレイ１２０内の各トランジスタのソース／ドレインとしての不純物層（図示せず）が、イオン注入によって、それぞれ形成される。
フォトダイオード１のＮ型不純物層１０の表層（露出面）において、表面シールド層１８としてのＰ型不純物層１８が、イオン注入によってＮ型不純物層１０内に形成される。
例えば、画素アレイ１２０内に、フォトダイオード１及びフローティングディフュージョン６を形成するためのイオン注入が実行されている期間において、周辺回路領域１２５は、レジスト膜（図示せず）に覆われている。
図２の周辺回路領域１２５内のトランジスタ７が形成される領域（Ｎ型又はＰ型ウェル領域）１５９において、ゲート電極７２をマスクに用いたイオン注入によって、トランジスタ７のソース／ドレインとしてのＰ型又はＮ型の不純物層７３が、半導体基板１５０内に形成される。尚、周辺回路領域１２５内のトランジスタ７の形成工程は、画素アレイ１２０内のトランジスタの形成工程と共通化されてもよい。
図２及び図５に示されるように、トランジスタ２のゲート電極２１が形成された半導体基板１５０の表面上に、多層配線技術によって、複数の層間絶縁膜９２及び複数の配線８０を含む多層配線構造が形成される。層間絶縁膜９２は、半導体基板１５０の表面側を覆い、例えば、トランジスタ２のゲート電極２１を覆っている。
多層配線構造の各配線レベルの形成工程において、図２に示されるように、例えば、シリコン酸化膜の層間絶縁膜９２が、ＣＶＤ法を用いて堆積される。各配線レベルにおいて、層間絶縁膜９２に対してＣＭＰ法による平坦化処理が施された後、図２に示されるように、層間絶縁膜９２内にフォトリソグラフィ及びＲＩＥ法によって形成されたコンタクトホール内に、コンタクトプラグＣＰ１又はビアプラグ８１が、埋め込まれる。
例えば、アルミニウムや銅などを主成分として含む導電層が、スパッタ法によって層間絶縁膜９２上及びプラグＣＰ１，８１上に堆積される。堆積された導電層は、フォトリソグラフィ及びＲＩＥ法によって、プラグＣＰ１，８１に接続されるように、所定の形状に加工される。これによって、配線としての導電層８０が、形成される。配線としての導電層８０の形成と同時に、同じ材料からなる遮光膜及びダミー層が、層間絶縁膜９２上に形成される。ダマシン法を用いて、銅又は銅合金からなる配線が、層間絶縁膜内に形成された溝（ダマシン溝）内に、自己整合的に形成されてもよい。
このように、半導体基板１５０の複数の素子１，２，７が、多層配線技術の配線によって接続され、イメージセンサの各回路が形成される。
図２及び図５に示されるように、半導体基板１５０の表面側における最上層の層間絶縁膜９２（及び導電層）に対して平坦化処理が施された後、最上層の層間絶縁膜９２の平坦化された面上に、接着層（図示せず）が形成される。そして、支持基板１１９が、層間絶縁膜９２上の接着層に貼り付けられる。これによって、支持基板１１９が、半導体基板の表面を覆う層間絶縁膜９２に接合する。
例えば、支持基板１１９が層間絶縁膜９２に貼り付けられる前に、再配線技術による再配線が、層間絶縁膜９２内の配線に接続されるように、最上層の層間絶縁膜９２上に形成されてもよい。
支持基板１１９が層間絶縁膜９２に貼り付けられた後、半導体基板１５０の裏面が、ＣＭＰ法、ＨＦ溶液を用いたウェットエッチングなどを用いて、選択的にエッチングされる。これによって、半導体基板１５０の厚さが、薄くされる。
図５に示されるように、半導体基板１５０が薄くされた後、半導体基板１５０の裏面側において、裏面シールド層１９としてのＰ型不純物層１９が、イオン注入によって、画素アレイ１２０内の半導体基板１５０内に形成される。
半導体基板１５０の裏面上に、ハードマスク３００が、例えば、ＣＶＤ法を用いて形成される。ハードマスク３００は、フォトリソグラフィによってパターニングされる。画素アレイ１２０内における素子分離領域９の形成位置に対応するように、開口部が、ハードマスク３００内に形成される。ハードマスク３００の膜厚は、カラーフィルタの色素膜の膜厚に応じて、調整される。例えば、ハードマスクの膜厚は、０．２μｍ程度から０．８μｍ程度の範囲に設定される。
パターニングされたハードマスク３００に基づいて、例えば、ＲＩＥによって、半導体基板１５０がエッチングされる。このエッチングによって、画素アレイ１２０内の素子分離領域９内において、トレンチＤＴが、半導体基板１５０内に形成される。例えば、トレンチＤＴは、薄くされた半導体基板１５０の厚さに応じて、１．５μｍ〜３μｍ程度の深さ（半導体基板の主面に対して垂直方向の寸法）を有するように、形成される。トレンチＤＴは、例えば、半導体基板１５０の裏面から表面に向かって貫通し、トレンチＤＴを介して、半導体基板１５０の側面（内側面）及び半導体基板１５０側における層間絶縁膜９２の面が露出する。
尚、半導体基板１５０に対するエッチングによって、層間絶縁膜９２もエッチングされ、トレンチＤＴの形成位置において層間絶縁膜９２に窪み（溝）が形成される場合もある。トレンチＤＴの形成位置において、層間絶縁膜９２が露出しない場合もある。また、トレンチＤＴの深さに応じて、トレンチＤＴの断面形状が、テーパー状になる場合もある。
図６に示されるように、素子分離層を形成するための部材（以下では、素子分離材とよぶ）９０１Ｚ，９０９Ｚが、半導体基板１５０上及びハードマスク３００上に、ＣＶＤ法又はスパッタ法などを用いて、堆積される。
例えば、形成される素子分離層９０Ａが２つの部材９０１Ｚ，９０９Ｚを含む場合、第１の素子分離材（側壁膜）９０９Ｚが、トレンチＤＴ内部を満たさないように、露出した半導体基板１５０の側面上に形成される。形成される第１の素子分離材９０９Ｚの膜厚は、例えば、半導体基板１５０の主面に対して平行方向におけるトレンチＤＴの寸法（幅）の２分の１より小さい。素子分離材９０９Ｚは、半導体基板１５０に対する酸化処理によって形成されてもよいし、ＣＶＤ法／スパッタ法などの膜堆積技術によって形成されてもよい。
第２の素子分離材（埋め込み材）９０１Ｚが、トレンチＤＴ内部を満たすように、第１の素子分離材９０９Ｚ上に形成される。例えば、第２の素子分離材の堆積時、第１の素子分離材９０９Ｚは、バリア膜として機能する。
トレンチＤＴが層間絶縁膜９２に達する場合、第２の素子分離材９０１Ｚと層間絶縁膜９２との間に、トレンチＤＴの底部に形成された第１の素子分離材９０９Ｚが介在している。
ハードマスク３００をストッパとして、形成された素子分離材９０１Ｚ，９０９Ｚに対してＣＭＰが施される。
図７に示されるように、ハードマスク３００が露出するまで、素子分離材が研削される。これによって、ＤＴＩ構造の素子分離層９０Ａが、画素アレイ１２０内に形成される。
例えば、層間絶縁膜９２側に対して反対側における素子分離層９０Ａの面（上面）は、ハードマスクの面と平坦になっている。
半導体基板の主面に対して垂直方向における素子分離層９０Ａの寸法は、形成されたトレンチＤＴの深さより大きい。
素子分離層９０Ａは、半導体基板１５０の裏面から突出した突起部９９を有するように、形成される。
ハードマスク３００をストッパとしたＣＭＰによって素子分離材が加工される場合、半導体基板１５０の主面に対して垂直方向における素子分離層９０Ａの突出部９９の寸法Ｈ１は、ハードマスク３００の膜厚と実質的に同じ大きさに、設定されている。つまり、ハードマスク３００の膜厚を調整することによって、素子分離層９０Ａの突出部９９の寸法Ｈ１を制御できる。
このように、突出部９９を有する素子分離層９０Ａが、画素アレイ１２０の素子分離領域９内に、形成される。
ＤＴＩ構造の素子分離層９０Ａが形成された後、ハードマスク３００が、選択的に除去される。
図８に示されるように、ハードマスクが除去された後、反射防止膜１１５が、半導体基板１５０の裏面上及び素子分離層９０Ａ上に、形成される。
カラーフィルタ１１７に設定された配列パターンに基づいて、カラーフィルタ１１７が含む各色Ｃ１，Ｃ２，Ｃ３の色素膜１７が、順次形成される。
例えば、緑の色素膜１７が、画素アレイ１２０の全体において、例えば、塗布法やＣＶＤ法によって、半導体基板１５０の裏面上に堆積される。色素膜１７は、ＣＭＰ又はエッチバックによって加工され、素子分離層９０Ａの突起部９９間に、満たされる。
緑の色素膜１７上に、カラーフィルタ１１７が含む色の配列パターンに対応したパターンを有するマスク３０９が、形成される。
マスク３０９は、素子分離層９０Ａの突起部の上面と、オーバーラップするように、パターニングされている。
このカラーフィルタの色の配列パターンに応じたマスク３０９に基づいて、緑の色素膜１７が、素子分離層９０Ａに囲まれた所定の単位セル領域（画素領域）内に残存され、且つ、赤及び青の色素膜に対応する単位セル領域内及び画素領域内から除去されるように、画素アレイ１２０内の色素膜が、加工される。
素子分離層９０Ａに囲まれた領域内において、色素膜は、素子分離層９０Ａの突出部９９間に自己整合的に形成される。この結果として、フォトダイオードと色素膜との合わせずれは、ほとんど生じない。
カラーフィルタの所定の配列パターンに対応する位置に、緑の色素膜１７が形成された後、赤及び青の色素膜１７が、カラーフィルタ１１７の配列パターンに対応する所定の単位セル領域（画素領域）の位置に、順次形成される。ベイヤーパターなどのカラーフィルタに設定される配列パターンに基づいて、互いに異なる色の色素膜１７が隣り合うように、カラーフィルタ１１７が形成される。
尚、色素膜１７の加工時、素子分離層９０Ａの上端上の反射防止膜は、色素膜１７に対するＣＭＰ又はエッチングによって、除去される場合もある。この場合、素子分離層９０Ａの上端は露出し、反射防止膜１１５は、色素膜１７と素子分離層９０Ａとの間、及び、色素膜１７と半導体基板１５０との間に残存する。
図２及び図４に示されるように、形成されたカラーフィルタ１１７上に、保護膜としての絶縁膜（図示せず）が形成される。
カラーフィルタ１１７が形成される前又は形成された後に、半導体基板１５０の裏面側における配線、パッド又は金属の遮光層が形成されてもよい。例えば、金属膜が、スパッタ法によって絶縁膜９５上に堆積される。堆積された金属膜が、フォトリソグラフィ法及びＲＩＥ法によって、所定の形状に加工される。加工された金属膜によって、半導体基板１５０の裏面側の配線、パッド８９及び金属の遮光層が、形成される。
例えば、カラーフィルタ１１７が形成された後、図２に示されるように、貫通ビア８８Ａが、半導体基板１５０内に形成された貫通孔内に、埋め込まれる。
カラーフィルタ１１７が形成される前に、貫通ビア８８Ａが形成されてもよい。貫通ビア８８Ａを埋め込む貫通孔は、画素アレイ１２０内における素子分離層９０Ａを埋め込むトレンチＤＴの形成と同時に、半導体基板１５０内に形成されてもよい。素子分離層９０Ａが導電体である場合、素子分離層９０Ａと同じ材料を用いて、貫通ビア８８Ａを形成してもよい。
本実施形態において、マイクロレンズアレイがカラーフィルタ１１７上に形成されずに、イメージセンサのパッケージ化及びモジュール化が、実行される。
以上の工程によって、本実施形態のイメージセンサが、形成される。
本実施形態のイメージセンサの製造方法において、画素アレイ１２０の素子分離領域９内において、ＤＴＩ構造の素子分離層９０Ａが、単位セル領域（及び画素領域）を区画するように、形成される。
本実施形態において、半導体基板１５０の裏面から突出した突出部９９Ａを有する素子分離層９０Ａが、半導体基板１５０内に形成される。
カラーフィルタ１１７が含む各色Ｃ１，Ｃ２，Ｃ３の色素膜１７は、所定の配列パターンを有するように、素子分離層９０の突起部９９Ａ間に、順次埋め込まれていく。
それゆえ、フォトダイオード１とカラーフィルタ１１７の色素膜１７との合わせずれの発生が、ほぼ防止される。この結果として、画素（単位セル）と色素膜１７とのアライメントのずれに起因した混色の発生が、抑制される。
本実施形態において、マイクロレンズアレイがカラーフィルタ１１７上に形成されない。そのため、各マイクロレンズの形状／特性ばらつきに起因した画質の劣化が、低減される。
以上のように、第１の実施形態の固体撮像装置及びその製造方法によれば、画質を向上できるイメージセンサを提供できる。
（２） 第２の実施形態
図９を参照して、第２の実施形態の固体撮像装置（例えば、イメージセンサ）について、説明する。尚、本実施形態において、第１の実施形態で述べた構成と実質的に同じ構成に関する説明は、必要に応じて行う。
図９は、本実施形態のイメージセンサの断面構造を模式的に示す断面図である。尚、図９において、図４と同様に、半導体基板の表面側の層間絶縁膜、配線及び支持基板の図示は簡略化している。
本実施形態のイメージセンサ１００において、カラーフィルタ１１７の各色素膜１７は、素子分離層９０Ａの突起部９９間の部分（第３の部分）７１０と、被写体からの光の照射側（半導体基板１５０側と反対側）において、部分７１０上に設けられた部分（第４の部分）７１１とを有している。
以下では、説明の明確化のため、各色素膜１７が含む２つの部分１７１，１７９のうち、素子分離層９０Ａ間に設けられた、半導体基板１５０側の部分１７１を下層部１７１とよび、半導体基板１５０側とは反対側に設けられた部分１７９のことを、上層部１７９とよぶ。
素子分離層９０Ａの上端部（上面、半導体基板側の反対側の面）上に、色素膜１７の上層部１７１が設けられている。例えば、色の異なる２つの色素膜１７が、素子分離層９０Ａの上端部上に設けられ、２つの色素膜１７が素子分離層９０Ａ上で接触している。
本実施形態において、素子分離層９０Ａの突起部９９の寸法（高さ）Ｈ１は、色素膜１７の膜厚Ｔ２より小さい。例えば、色素膜の膜厚Ｔ２は、０．６μｍ〜０．７μｍ程度である場合、突起部９９の寸法Ｈ１は、０．６μｍ〜０．７μｍより小さい。例えば、突起部９０Ａの寸法は、０．２μｍ程度である。
半導体基板１５０の主面に対して平行方向における色素膜１７の上層部１７９の寸法（幅又は長さ）ＤＡは、半導体基板１５０の主面に対して平行方向における色素膜１７の下層部１７１の寸法ＤＢより大きい。下層部１７１の寸法ＤＢは、素子分離層９０Ａの突起部９９の側面間の間隔ＤＸ以下の大きさを有している。但し、下層部１７１と突起部９９との間に、反射防止膜１１５が設けられている場合、反射防止膜１１５の膜厚に応じて、下層部１７１の寸法ＤＢは、突起部９９の側面間の間隔ＤＸより小さくなる。
本実施形態において、各色素膜１７は、半導体基板１５０側に対して突出した凸型の断面形状を有している。
本実施形態のイメージセンサにおいて、例えば、マイクロレンズアレイ１１８が、保護層（図示せず）及び接着層（図示せず）を介して、カラーフィルタ１１７上に取り付けられている。マイクロレンズアレイ１１８は、カラーフィルタ１１７を介して、半導体基板１５０の主面に対して垂直方向において画素アレイ１２０と重なる位置に、設けられている。マイクロレンズアレイ１１７は、複数のマイクロレンズが、２次元に配列されることによって、形成されている。
マイクロレンズＭＬは、各単位セルＵＣのフォトダイオード１にそれぞれ対応するように、設けられ、１つのマイクロレンズＭＬが、１つの色素膜１７上に、設けられている。マイクロレンズは、被写体からの光をフォトダイオード１へ集光する。
単位セル（画素）毎に設けられたマイクロレンズＭＬによって、集光特性が改善される。そのため、図９に示されるように、各色素膜１７が素子分離層９０Ａによって分割されない部分（上層部）１７９を有し、各色素膜１７の部分１７９が互いに接触していても、色素膜１７間の光の漏れは、低減される。
例えば、本実施形態のイメージセンサの製造方法において、図８の製造工程において、色素膜１７を素子分離層９０Ａ間に自己整合的に埋め込むための色素膜１７に対するＣＭＰを実行せずに、色素膜上に形成されたマスク３０９に基づいて、色素膜が加工される。これによって、図９に示されるように、下層部１７１及び上層部１７９を有する色素膜１７３が、形成される。
第１の実施形態と同様に、本実施形態のイメージセンサにおいて、カラーフィルタ１１７を形成する各色素膜１７において、各単位セル領域（画素領域）を区画する素子分離層９０Ａの突起部９９間は、１色の色素膜１７によって満たされるため、互いに異なる色Ｃ１，Ｃ２，Ｃ３が割り付けられた単位セル及び画素間の光の漏れに起因する混色は、防止される。
本実施形態のイメージセンサ１００において、被写体からの光の照射方向（半導体基板１５０の主面に対して垂直方向）に対して、色素膜１７の上層部１７９側の面積（長さ及び幅）が、素子分離層９０Ａに囲まれた色素膜１７の下層部１７１側の面積より大きい。
このため、各色の光の取得に寄与するフォトダイオード１（単位セル及び画素）の受光面側の開口面積が、大きくなる。この結果として、被写体からの光の受光に対して有効となる領域（例えば、素子分離層の上方の領域）が拡張するため、各色素膜１７からフォトダイオード１に対して入射される光の量を、増大できる。それゆえ、イメージセンサが取得した光に基づく画像の色調が、向上する。
以上のように、第２の実施形態のイメージセンサは、第１の実施形態のイメージセンサと同様に、イメージセンサによって形成される画像の画質を向上できる。
（３） 変形例
図１０及び図１１を参照して、実施形態の固体撮像装置の変形例について、説明する。
尚、本変形例において、第１及び第２の実施形態で述べた構成と実質的に同じ構成に関する説明は、必要に応じて行う。また、図１０及び図１１において、半導体基板の表面側の層間絶縁膜、配線及び支持基板の図示は簡略化している。
図１０は、実施形態のイメージセンサの変形例の１つを示している。
図１０に示されるように、第１の実施形態と同様に、光の受光面側において、色素膜１７の面と素子分離絶縁層９０Ｂの上端の面は平坦になっている。
受光面側の面が平坦な（段差を含まない）色素膜１７及び素子分離層９０Ｂ上に、マイクロレンズ１１８が設けられてもよい。マイクロレンズアレイ１１８内のマイクロレンズＭＬ間の特性ばらつきが小さければ、マイクロレンズＭＬによって各単位セルＵＣ及びフォトダイオード１に対する集光特性が向上し、フォトダイオード１に入射される光の量を増大できる。
反射防止膜は、ＤＴＩ構造の素子分離層９０Ｂが埋め込まれるトレンチＤＴが形成される前に、半導体基板１５０の裏面上に、形成されてもよい。
この場合、図１０に示されるように、反射防止膜１１５Ａは、各色素膜１７と半導体基板１５０の裏面との間に設けられ、素子分離層９０Ｂの突起部９９上に形成されない。反射防止膜１１５は、画素アレイ１２０内で連続せずに、素子分離層９０Ｂによって単位セル領域（又は、画素領域）ごとに分離されている。
図１０に示されるように、突起部９９を有する素子分離層９０Ｂは、１つの部材からなる単層構造でもよい。単層構造の素子分離層９０Ｂは、例えば、ＳｉＯ２又はＨｆＯなどの酸化物を用いて、形成される。単層構造の素子分離層９０Ｂは、導電体（例えば、金属）又は窒化物を用いて形成されてもよい。
また、上述のように、ＤＴＩ構造の素子分離層９０Ｂが、半導体基板１５０を貫通しない場合、図１０に示されるように、半導体基板９９の表面側において、素子分離層９０Ｂと層間絶縁膜９２との間に、素子分離層９０Ｚが設けられている。素子分離層９０Ｚは、例えば、不純物半導体領域又は絶縁体から形成される。素子分離層９０Ｚは、半導体基板１５０と同じ導電型及び同じ不純物濃度の半導体領域でもよい。絶縁体から形成される素子分離層９０Ｚは、ＳＴＩ構造を有していてもよい。素子分離層９０Ｚは、ＤＴＩ構造の素子分離層９０Ｂと同じ材料から形成されてもよい。半導体基板１５０の主面に対して垂直方向における素子分離層９０Ｚの寸法は、半導体基板１５０の主面に対して垂直方向における素子分離層９０Ｂの寸法より小さい。
図１１は、図１０とは異なる実施形態のイメージセンサの変形例を示している。
図１１に示されるように、突起部９９を有する素子分離層９０Ｃの内部は、空洞でもよい。
トレンチ９０Ｃの内部において、半導体基板１５０の露出面（溝の内側面）上に、素子分離層９０Ｃの側壁膜９０９が設けられている。側壁膜９０９は、ＳｉＯ２のような絶縁体でもよいし、ＴｉＮのような導電体でもよい。空洞を有する素子分離層９０Ｃの上端（被写体からの光の照射面側）は、部分（閉塞部）９０５によって閉口されている。閉塞部９０５は、側壁膜９０９に連続している部材でもよいし、側壁膜９０９とは異なる部材でもよい。閉塞部９０５に側壁膜９０９と異なる部材が用いられている場合、埋め込み性又はカバレッジが悪い（粘性の高い）部材が、閉塞部９０５に用いられることが好ましい。
例えば、素子分離層９０Ｃの空洞は、アルゴン（Ａｒ）のような不活性ガスや、酸素、窒素又は炭素などを含むガスによって満たされている。素子分離層９０Ｃの空洞は、真空状態でもよい。
図１１に示されるように、色素膜１７の上面は、９０Ｃの上端よりも、半導体基板１５０側へ後退していてもよい。この場合において、色素膜１７の膜厚Ｔ３は、素子分離層９０Ｃの突起部９９の寸法（高さ）Ｈ１よりも小さい
図１０及び図１１に示される変形例においても、第１及び第２の実施形態と実質的に同様の効果が得られる。
（４） 適用例
図１２を参照して、各実施形態の固体撮像装置の適用例について、説明する。
実施形態の固体撮像装置（イメージセンサ）は、モジュール化され、デジタルカメラやカメラ付携帯電話に適用される。
図１２は、本実施形態のイメージセンサの適用例を示すブロック図である。
本実施形態のイメージセンサ１００を含むカメラ（又はカメラ付携帯電話）９００は、イメージセンサ１００の他に、例えば、光学レンズ部（レンズユニット）１０１、信号処理部（例えば、ＤＳＰ：Digital Signal Processor）１０２、記憶部（メモリ）１０３、表示部（ディスプレイ）１０４、及び、制御部（コントローラ）１０５を含んでいる。
イメージセンサ１００は、上述のように、被写体からの光を、電気信号に変換する。
レンズユニット１０１は、被写体からの光をイメージセンサ１００に集光し、被写体からの光に対応する像をイメージセンサ１００上に結像させる。レンズユニット１０１は、複数のレンズを含み、各レンズによって機械的又は電気的にレンズユニット１０１の光学特性（例えば、焦点距離）を制御できる。
ＤＳＰ１０２は、イメージセンサ１００から出力された信号を処理する。ＤＳＰ１０２はイメージセンサ１００からの信号に基づいて、被写体に対応する画像（画像データ）を形成する。
メモリ１０３は、ＤＳＰ１０２からの画像データを記憶する。メモリ１０３は、外部から与えられた信号及びデータや、イメージセンサから直接供給される信号及びデータを、記憶することもできる。メモリ１０３は、カメラ９００内に搭載されたＤＲＡＭやフラッシュメモリなどのメモリチップでもよいし、カメラ９００本体から着脱可能なメモリカードやＵＳＢメモリでもよい。
ディスプレイ１０４は、ＤＳＰ１０２又メモリ１０３からの画像データを、表示する。ＤＳＰ１０２又はメモリ１０３からのデータは、静止画データ又は動画データである。
コントローラ１０５は、カメラ９００内の各構成１００〜１０４の動作を制御する。
第１の実施形態のイメージセンサ１００のように、カラーフィルタ１１７上のマイクロレンズアレイ（オンチップレンズ）を含まない場合、実施形態のイメージセンサ１００を用いて形成されたカメラモジュールは、レンズユニット１０１とイメージセンサ１００のチップ上のカラーフィルタとの間に、マイクロレンズアレイが、設けられていない。
例えば、図１２に示されるように、カメラ（及びカメラモジュール）９００が第１の実施形態のイメージセンサを含む場合において、レンズユニット１０１からの光は、イメージセンサ１００のカラーフィルタ１１７に直接照射される。
第２の実施形態及び変形例で述べたイメージセンサが、カメラに適用されてもよい。
以上のように、本実施形態のイメージセンサは、カメラ９００に適用できる。
本実施形態のイメージセンサ１００を含むカメラ９００は、形成される画像の画質を改善できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１２０：画素アレイ、ＵＣ：単位セル、９：素子分離領域、１：フォトダイオード、２：トランジスタ（トランスファゲート）、６：フローティングディフュージョン、１１７：カラーフィルタ、１７：色素膜、９０Ａ，９０Ｂ，９０Ｃ：素子分離層、９９：突出部。

Claims (5)

  1. 半導体基板の素子分離領域に囲まれた画素領域と、
    前記半導体基板の第１の面側に設けられ、配線を含む層間絶縁膜と、
    前記画素領域内に設けられ、前記半導体基板の前記第１の面に対向する第２の面側からの光を光電変換する光電変換素子と、
    前記素子分離領域内の前記半導体基板の前記第２の面側から前記第１の面側に向かって延在するトレンチ内に設けられ、前記半導体基板の第２の面から突出する突出部を有する素子分離層と、
    前記半導体基板の前記第２の面側に設けられ、前記突出部間に設けられた色素膜を有するカラーフィルタと、
    を具備し、
    前記半導体基板の前記第２の面に対して垂直方向における前記突出部の第１の寸法は、前記半導体基板の前記第２の面に対して垂直方向における前記色素膜の第２の寸法より小さく、
    前記色素膜は、前記突出部間の下層部と、前記下層部上に設けられた上層部とを含み、
    前記半導体基板の前記第２の面に対して平行方向における前記下層部の第３の寸法は、前記半導体基板の前記第２の面に対して平行方向における前記上層部の第４の寸法より小さい、
    ことを特徴とする固体撮像装置。
  2. 半導体基板の素子分離領域に囲まれた画素領域と、
    前記半導体基板の第１の面側に設けられ、配線を含む層間絶縁膜と、
    前記画素領域内に設けられ、前記半導体基板の前記第１の面に対向する第２の面側からの光を光電変換する光電変換素子と、
    前記素子分離領域内に設けられ、前記半導体基板の前記第２の面から突出する突出部を有する素子分離層と、
    前記半導体基板の前記第２の面側に設けられ、前記突出部間に設けられた色素膜を有するカラーフィルタと、
    を具備することを特徴とする固体撮像装置。
  3. 前記半導体基板の前記第２の面に対して垂直方向における前記突出部の第１の寸法は、前記半導体基板の前記第２の面に対して垂直方向における前記色素膜の第２の寸法より小さい、
    ことを特徴とする請求項２に記載の固体撮像装置。
  4. 前記色素膜は、
    前記突出部間に設けられる下層部と、
    前記半導体基板側と反対側において前記第下層部上に設けられる上層部と、
    を含み、
    前記半導体基板の前記第２の面に対して平行方向における前記下層部の第３の寸法は、前記半導体基板の前記第２の面に対して平行方向における前記上層部の第４の寸法より小さい、
    ことを特徴とする請求項２又は３のいずれか１項に記載の固体撮像装置。
  5. 前記素子分離層は、前記半導体基板の前記第２の面から前記第１の面に向かって延在するトレンチ内に設けられている、
    ことを特徴とする請求項２乃至４のいずれか１項に記載の固体撮像装置。
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