KR102589016B1 - 반도체 소자 - Google Patents

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Abstract

본 발명의 실시예들에 따른 반도체 소자는 기판; 상기 기판 내에 제공되며, 픽셀들을 정의하는 소자 분리 패턴; 상기 소자 분리 패턴 내에 배치된 도전 패턴; 및 상기 소자 분리 패턴의 측벽을 따라 제공되고, 상기 기판과 다른 도전형의 불순물을 포함하는 도핑막을 포함할 수 있다.

Description

반도체 소자{Semiconductor devices}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 반도체 소자의 소자 분리 패턴에 관한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기적 신호로 변환하는 반도체 소자이다. 이미지 센서는 CCD(Charge coupled device) 형 및 CMOS(Complementary metal oxide semiconductor) 형으로 분류될 수 있다. CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수개의 픽셀들을 구비한다. 픽셀들 각각은 포토 다이오드(photodiode, PD)를 포함한다. 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
본 발명이 해결하고자 하는 과제는 향상된 화질의 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
반도체 소자가 제공된다. 본 발명의 실시예들에 따르면, 반도체 소자는 기판; 상기 기판 내에 제공되며, 픽셀들을 정의하는 소자 분리 패턴; 상기 소자 분리 패턴 내의 도전 패턴; 및 상기 소자 분리 패턴의 측벽을 따라 제공되고, 상기 기판과 다른 도전형의 불순물을 포함하는 도핑막을 포함할 수 있다.
본 발명의 실시예들에 따르면, 반도체 소자는 도핑 영역을 포함하는 갖는 기판; 상기 도핑 영역 내에 제공되며, 픽셀들을 정의하는 절연 패턴; 및 상기 절연 패턴의 적어도 일부를 관통하는 도전 비아를 포함하되, 상기 도핑 영역은 상기 기판과 pn접합을 이룰 수 있다.
본 발명의 실시예들에 따르면, 반도체 소자는 서로 대향하는 제1 면 및 제2 면을 가지고, 제1 도전형의 불순물을 포함하는 기판; 상기 기판 내에 제공되고, 도전 패턴 및 절연 패턴을 포함하는 소자 분리 패턴; 및 상기 소자 분리 패턴의 측벽 상에 제공되며, 제2 도전형의 불순물로 도핑된 전하 트랩 패턴을 포함하되, 상기 절연 패턴은 상기 도전 패턴 및 상기 전하 트랩 패턴 사이에 개재될 수 있다.
본 발명에 따르면, 도핑막은 기판과 다른 도전형의 불순물을 포함하여, 도핑막과 기판 사이에 공핍 영역이 형성될 수 있다. 소자 분리 패턴과 도핑막 사이의 계면 결함에 의해 생성된 전자(예를 들어, 노이즈 전자)는 공핍 영역을 통과하지 못하고, 도핑막 내에 트랩될 수 있다. 소자 분리 패턴은 도전 패턴을 포함하고, 도전 패턴에 양의 전압이 인가될 수 있다. 이에 따라, 노이즈 전자가 도핑막에 더 많이 트랩될 수 있다. 트랩된 노이즈 전자는 제1 배선 패턴으로 방출될 수 있다. 노이즈 전자가 광전 변환 영역들로 이동하는 현상이 방지/감소되어, 반도체 소자의 화질이 향상될 수 있다.
도 1은 실시예들에 따른 반도체 소자의 픽셀의 회로도이다.
도 2a는 실시예들에 따른 반도체 소자를 나타낸 평면도이다.
도 2b는 도 2a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 2c는 도 2b의 Ⅲ영역을 확대 도시하였다.
도 3a 내지 도 3d는 실시예들에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 4는 실시예들에 따른 반도체 소자를 도시한 단면도이다.
도 5는 실시예들에 따른 반도체 소자를 도시한 블록도이다.
도 6은 실시예들에 따른 반도체 소자의 픽셀의 회로도이다.
도 7a는 실시예들에 따른 반도체 소자를 도시한 단면도이다.
도 7b는 도 7a의 Ⅰ'-Ⅱ' 선을 따라 자른 단면이다.
본 발명의 실시예들에 따른 반도체 소자를 설명한다.
도 1은 실시예들에 따른 반도체 소자의 픽셀의 회로도이다.
도 1을 참조하면, 반도체 소자의 픽셀들 각각은 광전 변환 영역(PD), 제1 트랜스퍼 트랜지스터(Tx), 제1 소스 팔로워 트랜지스터(Sx), 제1 리셋 트랜지스터(Rx), 및 제1 선택 트랜지스터(Ax)를 포함할 수 있다. 제1 트랜스퍼 트랜지스터(Tx), 제1 소스 팔로워 트랜지스터(Sx), 제1 리셋 트랜지스터(Rx), 및 제1 선택 트랜지스터(Ax)는 각각 제1 트랜스퍼 게이트(TG), 제1 소스 팔로워 게이트(SG), 제1 리셋 게이트(RG) 및 제1 선택 게이트(AG)를 포함할 수 있다. 반도체 소자는 이미지 센서일 수 있다.
광전 변환 영역(PD)은 n형 불순물 영역과 p형 불순물 영역을 포함하는 포토다이오드일 수 있다. 제1 플로팅 확산 영역(FD1)은 제1 트랜스퍼 트랜지스터(Tx)의 드레인으로 기능할 수 있다. 제1 플로팅 확산 영역(FD1)은 제1 리셋 트랜지스터(Rx, reset transistor)의 소스로 기능할 수 있다. 제1 플로팅 확산 영역(FD1)은 상기 제1 소스 팔로워 트랜지스터(Sx, source follower transistor)의 제1 소스 팔로워 게이트(SG)와 전기적으로 연결될 수 있다. 제1 소스 팔로워 트랜지스터(Sx)는 제1 선택 트랜지스터(Ax, selection transistor)에 연결된다.
반도체 소자의 동작을 도 1을 참조하여 설명하면 다음과 같다. 먼저, 빛이 차단된 상태에서 상기 제1 리셋 트랜지스터(Rx)의 드레인과 상기 제1 소스 팔로워 트랜지스터(Sx)의 드레인에 전원전압(VDD)을 인가하고 상기 제1 리셋 트랜지스터(Rx)를 턴 온(turn-on)시켜 제1 플로팅 확산 영역(FD1)에 잔류하는 전하들을 방출시킨다. 그 후, 제1 리셋 트랜지스터(Rx)를 오프(OFF)시키고, 외부로부터의 빛을 광전 변환 영역(PD)에 입사시키면, 광전 변환 영역(PD)에서 전자-정공 쌍이 생성된다. 정공은 광전 변환 영역(PD)의 P형 불순물 영역쪽으로, 전자는 n형 불순물 영역으로 이동하여 축적된다. 제1 트랜스퍼 트랜지스터(Tx)를 온(ON) 시키면, 이러한 전자 및 정공과 같은 전하는 제1 플로팅 확산 영역(FD1)으로 전달되어 축적된다. 축적된 전하량에 비례하여 상기 제1 소스 팔로워 트랜지스터(Sx)의 게이트 바이어스가 변하여, 제1 소스 팔로워 트랜지스터(Sx)의 소스 전위의 변화를 초래하게 된다. 이때 제1 선택 트랜지스터(Ax)를 온(ON) 시키면, 컬럼 라인으로 전하에 의한 신호가 읽히게 된다.
도 1에서 하나의 광전 변환 영역(PD)과 4개의 트랜지스터들(Tx Rx, Ax, Sx)을 구비하는 픽셀을 예시하고 있지만, 본 발명에 따른 실시예들이 이에 한정되는 것은 아니다. 예를 들어, 픽셀들은 복수로 제공되고, 제1 리셋 트랜지스터(Rx), 제1 소스 팔로워 트랜지스터(Sx), 또는 제1 선택 트랜지스터(Ax)는 이웃하는 픽셀들에 의해 서로 공유될 수 있다. 이에 따라, 반도체 소자의 집적도가 향상될 수 있다.
도 2a는 실시예들에 따른 반도체 소자를 나타낸 평면도이다. 도 2b는 도 2a의 Ⅰ-Ⅱ선을 따라 자른 단면이다. 도 2c는 도 2b의 Ⅲ영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2a 내지 도 2c를 도 1과 함께 참조하면, 반도체 소자(1)는 기판(100), 소자 분리 패턴(200), 및 광전 변환 영역들(PD)을 포함할 수 있다. 반도체 소자(1)는 이미지 센서일 수 있다. 기판(100)은 복수의 픽셀들(Px)을 가질 수 있다. 기판(100)은 서로 마주 보는 제1 면(100a) 및 제2 면(100b)을 가질 수 있다. 기판(100)의 제1 면(100a)은 전면이고, 기판(100)의 제2 면(100b)은 후면일 수 있다. 예를 들어, 기판(100)은 반도체 기판(예를 들어, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판) 또는 SOI(Silicon on insulator) 기판일 수 있다. 기판(100)은 제1 도전형의 불순물을 포함할 수 있다. 예를 들어, 제1 도전형의 불순물은 알루미늄(Al), 붕소(B), 인듐(In) 및/또는 갈륨(Ga)과 같은 p형 불순물을 포함할 수 있다.
광전 변환 영역들(PD)이 기판(100) 내에서 픽셀들(Px)에 각각 배치될 수 있다. 광전 변환 영역들(PD) 각각은 도 2의 광전 변환 영역(PD)과 동일한 기능 및 역할을 수행할 수 있다. 광전 변환 영역들(PD) 각각은 제1 불순물 영역(110) 및 제2 불순물 영역(120)을 포함할 수 있다. 제1 불순물 영역(110)은 기판(100)의 제1 면(100a)에서 깊게 배치될 수 있다. 제1 불순물 영역(110)은 기판(100) 내의 제1 도전형의 불순물로 도핑된 영역일 수 있다. 제1 불순물 영역(110)은 웰 영역으로 기능할 수 있다. 제2 불순물 영역(120)이 제1 불순물 영역(110) 내에 제공될 수 있다. 제2 불순물 영역(120)은 제2 도전형의 불순물로 도핑된 영역일 수 있다. 제2 도전형의 불순물은 인, 비소, 비스무스, 및/또는 안티몬과 같은 n형 불순물을 포함할 수 있다.
제1 트랜스퍼 게이트들(TG)이 기판(100)의 제1 면(100a) 상에서 픽셀들(Px)에 각각 배치될 수 있다. 제1 트랜스퍼 게이트들(TG)은 기판(100) 내로 연장될 수 있다. 제1 트랜스퍼 게이트들(TG) 및 기판(100) 사이에 게이트 절연막들(190)이 각각 제공될 수 있다.
제1 플로팅 확산 영역(FD1)이 제1 불순물 영역(110) 내에 배치될 수 있다. 제1 플로팅 확산 영역(FD1)은 제1 트랜스퍼 게이트들(TG) 중 대응되는 것의 일측에 제공될 수 있다. 제1 플로팅 확산 영역(FD1)은 제1 불순물 영역(110)과 반대되는 도전형의 불순물로 도핑된 영역일 수 있다. 예를 들어, 제1 플로팅 확산 영역(FD1)은 n형 불순물로 도핑될 수 있다.
소자 분리 패턴(200)이 기판(100) 내에 제공되며, 픽셀들(Px)을 정의할 수 있다. 예를 들어, 소자 분리 패턴(200)은 기판(100)의 픽셀들(Px) 사이에 제공될 수 있다. 소자 분리 패턴(200)은 기판(100)의 제1 면(100a)으로부터 리세스된 트렌치(201) 내에 채워진 깊은 소자 분리(Deep Trench Isolation)막일 수 있다. 소자 분리 패턴(200)의 하면에서의 너비(W1)는 소자 분리 패턴(200)의 상면에서의 너비(W2)보다 클 수 있다. 이 때, 소자 분리 패턴(200)의 하면은 기판(100)의 제1 면(100a)과 공면(coplanar)을 이루거나, 소자 분리 패턴(200)의 상면보다 기판(100)의 제1 면(100a)에 인접할 수 있다. 그러나, 소자 분리 패턴(200)의 너비 및 평면적 형상은 도시된 바에 제한되지 않고 다양할 수 있다. 예를 들어, 소자 분리 패턴(200)은 기판(100)의 제2 면(100b)으로부터 리세스된 트렌치(201) 내에 채워질 수 있다.
소자 분리 패턴(200)은 절연 패턴(210) 및 도전 패턴(220)을 포함할 수 있다. 절연 패턴(210)은 트렌치(201)의 측벽을 따라 제공될 수 있다. 예를 들어, 절연 패턴(210)은 실리콘 물질(예를 들어, 실리콘 질화물, 실리콘 산화물, 및/또는 실리콘 산화질화물) 및/또는 고유전 물질(예를 들어, 하프늄 산화물 및/또는 알루미늄 산화물)을 포함할 수 있다. 절연 패턴(210)은 기판(100) 또는 도핑막(150)보다 낮은 굴절률을 가질 수 있다. 이에 따라, 픽셀들(Px) 사이에 크로스 토크 현상이 방지/감소할 수 있다.
도전 패턴(220)이 절연 패턴(210) 내에 제공될 수 있다. 도전 패턴(220)은 기판(100)의 적어도 일부를 관통하는 도전 비아일 수 있다. 도전 패턴(220)의 상면(220b)은 기판(100)의 제2 면(100b)으로부터 이격되며, 절연 패턴(210) 내에 제공될 수 있다. 도전 패턴(220)은 도핑된 폴리 실리콘 또는 금속(예를 들어, 텅스텐 또는 알루미늄)을 포함할 수 있다.
도핑막(150)이 기판(100) 내에서 소자 분리 패턴(200)의 측벽 상에 제공될 수 있다. 예를 들어, 도핑막(150)은 소자 분리 패턴(200)의 측벽을 따라 연장될 수 있다. 도핑막(150)은 기판(100)과 다른 도전형의 불순물을 포함할 수 있다. 예를 들어, 도핑막(150)은 제2 도전형의 불순물(예를 들어, n형 불순물)을 포함할 수 있다. 도핑막(150)은 돌출부(151)를 포함할 수 있다. 돌출부(151)는 기판(100)의 제1 면(100a) 상에 제2 도전형의 불순물로 도핑된 영역일 수 있으며, 소자 분리 패턴(200)의 측벽 상의 도핑막(150)의 부분과 연결될 수 있다.
배선층(300)이 기판(100)의 제1 면(100a) 상에 형성될 수 있다. 배선층(300)은 절연층(350), 제1 배선 패턴(310), 및 제2 배선 패턴(320)을 포함할 수 있다. 도시되지는 않았으나, 절연층(350)은 복수의 층들을 포함할 수 있다. 제1 배선 패턴(310)은 기판(100)의 제1 면(100a) 상에 제공되며, 도핑막(150)과 전기적으로 연결될 수 있다. 예를 들어, 제1 배선 패턴(310)은 도핑막(150)의 돌출부(151)와 접촉할 수 있다. 제1 배선 패턴(310)은 금속층 및 콘택 플러그를 포함할 수 있다. 제1 배선 패턴(310)은 도핑막(150)에 제1 전압(V1)을 인가할 수 있다. 제1 전압(V1)은 양의 전압일 수 있다. 다른 예로, 제1 전압(V1)은 접지 전압일 수 있다. 제1 배선 패턴(310) 및 돌출부(151)는 복수로 제공될 수 있다. 돌출부들(151)은 픽셀들(Px)에 각각 제공될 수 있으며, 제1 배선 패턴들(310)은 돌출부들(151)과 각각 접속할 수 있다. 제1 배선 패턴(310) 및 돌출부(151)의 평면적 배치는 도 2a에 도시된 바에 한정되지 않고 다양하게 변형될 수 있다. 이하, 단수의 제1 배선 패턴(310)에 대해 기술한다.
제2 배선 패턴(320)은 기판(100)의 제1 면(100a) 상에 제공되며, 도전 패턴(220)과 전기적으로 연결될 수 있다. 제2 배선 패턴(320)은 도전 패턴(220)에 제2 전압(V2)을 인가할 수 있다. 제2 전압(V2)은 양의 바이어스 전압일 수 있다. 절연층(350)은 제1 및 제2 배선 패턴들(310, 320)을 덮을 수 있다. .
컬러 필터들(400) 및 마이크로렌즈들(900)이 기판(100)의 제2 면(100b) 상에 배치될 수 있다. 컬러 필터들(400) 및 마이크로렌즈들(900)은 픽셀들(Px)에 각각 배치될 수 있다. 예를 들어, 컬러 필터들(400)은 레드 필터들, 블루 필터들, 및 그린 필터들 중에서 어느 하나를 포함할 수 있다. 레드 필터들에 대응되는 광전 변환 영역들(PD)은 붉은 빛의 광전 신호들을 출력할 수 있다. 블루 필터들 및 그린 필터들에 대응되는 광전 변환 영역들(PD)은 각각 푸른 빛 및 녹색 빛의 광전 신호들을 출력할 수 있다. 그리드 패턴(555)이 기판(100)의 제2 면(100b) 상에서 컬러 필터들(400) 사이에 배치될 수 있다. 마이크로렌즈들(900)은 컬러 필터들(400) 상에 배치될 수 있다.
도 3a 내지 도 3d는 실시예들에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3a를 참조하면, 기판(100)이 준비될 수 있다. 기판(100) 내에 광전 변환 영역들(PD)이 형성될 수 있다. 기판(100)의 제1 면(100a) 상에 마스크막(미도시)이 형성될 수 있다. 상기 마스크막에 의해 노출된 기판(100)이 식각되어, 트렌치(201)가 기판(100) 내에 형성될 수 있다. 상기 트렌치(201)의 형성 과정에서, 기판(100)에 식각 스트레스가 가해질 수 있다. 트렌치(201)의 측벽(201c) 및 바닥면(201b) 상에 댕글링 본드와 같은 계면 결함이 형성될 수 있다.
도 3b를 참조하면, 도핑막(150)이 기판(100) 내에 형성될 수 있다. 예를 들어, 마스크 패턴(800)이 기판(100)의 제1 면(100a) 상에 형성될 수 있다. 도핑막(150)은 마스크 패턴(800)에 의해 노출된 트렌치(201) 내에 제2 도전형의 불순물을 주입하여 형성될 수 있다. 제2 도전형의 불순물은 트렌치(201)의 측벽(201c) 및 바닥면(201b) 상에 주입될 수 있다. 이 때, 트렌치(201)에 인접한 기판(100)의 제1 면(100a) 상에 제2 도전형의 불순물이 함께 주입되어, 돌출부(151)가 형성될 수 있다. 이후, 마스크 패턴(800)은 제거될 수 있다.
도 3c를 참조하면, 절연 패턴(210) 및 도전 패턴(220)이 트렌치(201) 내에 형성되어, 소자 분리 패턴(200)이 형성될 수 있다. 절연 패턴(210)은 도핑막(150) 상에 형성될 수 있다. 절연 패턴(210)은 트렌치(201)의 측벽(201c) 및 바닥면(201b)을 따라 연장될 수 있다. 도전 패턴(220)은 절연 패턴(210)의 적어도 일부를 관통할 수 있다. 도전 패턴(220)의 상면(220b)은 절연 패턴(210) 내에 제공될 수 있다. 그러나, 도전 패턴(220)의 상면(220b)의 배치는 이에 제한되지 않는다. 예를 들어, 도전 패턴(220)의 상면(220b)은 도핑막(150) 또는 기판(100) 내에 제공될 수 있다. 소자 분리 패턴(200)에 의해 기판(100) 내에 픽셀들(Px)이 정의될 수 있다.
도 3d를 참조하면, 제1 플로팅 확산 영역(FD1)이 기판(100) 내에 형성될 수 있다. 제1 트랜스퍼 게이트들(TG) 및 배선층(300)이 기판(100)의 제1 면(100a) 상에 형성될 수 있다. 이 후, 화학적 기계적 연마(CMP, chemical mechanical polishing) 또는 그라인딩 공정이 기판(100)의 제2 면(100b) 상에 수행되어, 기판(100)이 박형화될 수 있다. 기판(100)의 박형화는 일점 쇄선으로 표시한 바와 같이 절연 패턴(210)이 노출될 때까지 수행될 수 있다.
다시 도 2b를 참조하면, 컬러 필터들(400), 그리드 패턴(555), 및 마이크로렌즈들(900)이 기판(100)의 제2 면(100b) 상에 형성될 수 있다. 실시예들에 따른 반도체 소자(1)의 제조 방법은 도 3a 내지 도 3d에서 설명한 바에 제한되지 않을 수 있다. 예를 들어, 트렌치(201)는 기판(100)의 제2 면(100b)을 식각하여 형성될 수 있다. 이 경우, 광전 변환 영역들(PD), 제1 플로팅 확산 영역(FD1), 제1 트랜스퍼 게이트들(TG), 및 배선층(300)은 트렌치(201)를 형성하기 이전에 형성될 수 있다. 이하, 소자 분리 패턴(200) 및 도핑막(150)에 대하여 보다 상세하게 설명한다.
도 2b를 도 2c와 함께 참조하면, 빛이 기판(100)의 제2 면(100b) 상으로 입사될 수 있다. 광전 변환 영역들(PD)은 입사광으로부터 전자-정공 쌍을 형성하며, 상기 전자 및/또는 정공으로부터 전기적 신호를 발생시킬 수 있다. 도 3a에서 설명한 기판(100)의 식각 과정에서, 트렌치(201)의 측벽(201c) 상에 계면 결함이 발생할 수 있다. 전자는 입사광 뿐만 아니라 트렌치(201)의 계면 결함으로 인해 생성될 수 있다. 계면 결함에 의해 생성된 전자(e-)가 도핑막(150) 및 기판(100)을 통과하여 광전 변환 영역들(PD)로 이동하면, 픽셀들(Px)로부터 광전 신호뿐만 아니라 노이즈 신호가 출력될 수 있다. 여기에서, 광전 신호는 입사광에 의해 발생되는 전기적 신호를 의미하고, 노이즈 신호는 계면 결함에 의해 생성된 전자(e-)에 의한 발생되는 전기적 신호를 포함할 수 있다. 이하, 설명의 간소화를 위해 트렌치(201)의 측벽의 계면 결함에 인해 생성되는 전자(e-)를 노이즈 전자라 정의한다. 본 명세서에서 트렌치(201)의 계면 결함은 도핑막(150)과 소자 분리 패턴(200)의 절연 패턴(210) 사이에 계면 결함과 동일한 의미로 사용될 수 있다.
도핑막(150)은 기판(100)과 다른 도전형의 불순물을 포함하여, 기판(100)과 pn접합을 형성할 수 있다. 도 2c에 도시된 바와 같이, 도핑막(150)과 기판(100) 사이에 pn 접합에 의한 공핍(depletion) 영역이 형성될 수 있다. 공핍 영역(DR)이란 pn 접합의 경계면에서 p형 불순물의 정공과 n형 불순물의 전자의 재결합으로 인해 형성된 영역일 수 있다. 예를 들어, 도핑막(150)은 n형 불순물을 포함하고, 기판(100)은 p형 불순물을 포함할 수 있다. 이 경우, 도핑막(150)과 기판(100)의 접합면 근처에서, 도핑막(150)의 n형 불순물의 전자(155)가 기판(100)의 p형 불순물의 정공(105)과 재결합될 수 있다. 상기 재결합으로 인해 도핑막(150)의 공핍 영역(DR) 내에 n형 불순물의 전자(155)는 소멸될 수 있다. 따라서, 도핑막(150)의 공핍 영역(DR) 내에 전자(155)를 잃은 양이온이 남을 수 있다. 마찬가지로, 기판(100)의 공핍 영역(DR) 내에 P형 불순물의 정공(105)이s 소멸될 수 있다. 기판(100)의 공핍 영역(DR) 내에 정공(105)을 잃은 음이온이 남을 수 있다. 이에 따라, 공핍 영역(DR) 내에서 도핑막(150)과 기판(100)의 전위 차이가 발생할 수 있다. 공핍 영역(DR)의 전위 차이는 전자가 공핍 영역(DR)을 통과하기 위하여 필요한 전위로, 전자의 이동을 방해하는 장벽으로 작용할 수 있다.
계면 결함에 의해 생성된 전자, 즉 노이즈 전자(e-)는 공핍 영역(DR)의 전위 장벽으로 인하여 도핑막(150)으로부터 기판(100)으로 이동하기 어려울 수 있다. 이에 따라, 노이즈 전자(e-)는 도핑막(150) 내에 트랩될 수 있다. 반도체 소자(1) 동작 시, 제2 배선 패턴(320)은 도전 패턴(220)에 제2 전압(V2)을 인가할 수 있으며, 상기 제2 전압(V2)은 양의 바이어스 전압일 수 있다. 이 경우, 공핍 영역(DR) 내의 전위 차이가 더 증가될 수 있다. 따라서, 노이즈 전자(e-)는 공핍 영역(DR)을 통과하기 더 어려워, 도핑막(150) 내에 더 많이 트랩될 수 있다. 제1 배선 패턴(310)은 도핑막(150)에 제1 전압(V1)을 인가할 수 있고, 제1 전압(V1)은 양의 전압일 수 있다. 도핑막(150) 내에 트랩된 노이즈 전자(e-)는 제1 배선 패턴(310)으로 빠져나올 수 있다. 이에 따라, 노이즈 전자(e-)가 광전 변환 영역들(PD)로 이동하는 현상이 방지/감소되어, 반도체 소자(1)의 화질이 향상될 수 있다.
도 4는 실시예들에 따른 반도체 소자를 도시한 단면도로, 도 2a의 Ⅰ-Ⅱ 선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4를 도 2a와 함께 참조하면, 반도체 소자(2)는 기판(100), 소자 분리 패턴(200), 광전 변환 영역들(PD), 도핑막(150), 및 배선층(300)에 더하여 소자 절연 패턴(250)을 포함할 수 있다
소자 분리 패턴(200)의 상면(200b)은 기판(100)의 제2 면(100b)으로부터 이격될 수 있다. 예를 들어 도 3d에서 기판(100)의 연마 또는 그라인딩은 소자 분리 패턴(200)을 노출시키기 전까지 진행될 수 있다. 도핑막(150)은 소자 분리 패턴(200)의 측벽 상에 제공될 수 있다. 도핑막(150)은 소자 분리 패턴(200)의 상면(200b) 상으로 연장될 수 있다.
소자 절연 패턴(250)은 기판(100) 내에 제공될 수 있다. 있다. 소자 절연 패턴(250)은 얕은 소자 분리(STI)막으로, 소자 분리 패턴(200)보다 앝은 깊이를 가질 수 있다. 소자 절연 패턴(250)의 상면(250b)은 소자 분리 패턴(200)의 상면(200b)과 다른 레벨에 제공될 수 있다. 예를 들어, 소자 절연 패턴(250)의 상면(250b)은 소자 분리 패턴(200)의 상면(200b)보다 기판(100)의 제1 면(100a)에 보다 인접하여 배치될 수 있다. 소자 절연 패턴(250)은 소자 분리 패턴(200)과 계단형 구조를 이룰 수 있다. 예를 들어, 소자 절연 패턴(250)은 소자 분리 패턴(200)의 측벽 상에 제공되며, 기판의 제1 면(100a)을 따라 소자 분리 패턴(200)으로부터 옆으로 연장될 수 있다. 일 예로, 소자 절연 패턴(250)은 절연 패턴(210)과 동일한 물질을 포함하며, 절연 패턴(210)과 물리적으로 연결될 수 있다. 소자 절연 패턴(250)은 활성 영역을 정의할 수 있다. 활성 영역은 제1 트랜스퍼 트랜지스터(Tx) 및 독출 소자(T)의 동작을 위한 영역으로, 제1 플로팅 확산 영역(FD1) 및 독출 소자(T)의 소스/드레인 영역들(SDR)을 포함할 수 있다. 여기에서 독출 소자(T)는 도 1의 제1 소스 팔로워 트랜지스터(Sx), 제1 리셋 트랜지스터(Rx), 또는 제1 선택 트랜지스터(Ax)를 포함할 수 있다. 도핑막(150)은 소자 절연 패턴(250)의 측벽 및 상면(250b) 상에 제공되지 않을 수 있다. 다른 예로, 도핑막(150)은 소자 절연 패턴(250)과 기판(100) 사이에 더 제공될 수 있다.
도 5는 실시예들에 따른 반도체 소자를 도시한 블록도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5를 참조하면, 반도체 소자(3)는 광전 변환 영역들(PD1, PD2), 컬러 필터들(410, 420), 및 광전 변환부(PD3)를 포함할 수 있다. 광전 변환부(PD3)는 기판(100) 상에 제공될 수 있다. 제1 내지 제3 파장의 빛들(L1, L2, L3)이 광전 변환부(PD3)로 입사될 수 있다. 제1 및 제2 파장들은 제3 파장과 다를 수 있다. 제1 파장은 제2 파장과 다를 수 있다. 예를 들어, 제1 파장의 빛(L1)은 붉은 색을 나타내고, 제2 파장의 빛(L2)은 푸른 색을 나타내고, 제3 파장의 빛(L3)은 녹색을 나타낼 수 있다.
광전 변환부(PD3)는 제3 파장의 빛(L3)으로부터 제3 광전 신호(S3)를 발생시킬 수 있다. 광전 변환부(PD3)는 제1 파장의 빛(L1) 및 제2 파장의 빛(L2)을 투과시킬 수 있다. 광전 변환부(PD3)는 평면적 관점에서 광전 변환 영역들(PD1, PD2) 및 픽셀들(Px)과 중첩될 수 있다.
광전 변환부(PD3)를 투과한 빛(L1, L2)은 컬러 필터들(410, 420)에 입사될 수 있다. 컬러 필터들(410, 420)은 제1 컬러 필터(410) 및 제2 컬러 필터(420)를 포함할 수 있다. 픽셀들(Px) 각각에 제1 컬러 필터(410) 및 제2 컬러 필터(420) 중 어느 하나가 제공될 수 있다. 제1 파장의 빛(L1)은 제1 컬러 필터(410)를 투과하되, 제2 컬러 필터(420)를 투과하지 못할 수 있다. 제2 파장의 빛(L2)은 제2 컬러 필터(420)를 투과하되, 제1 컬러 필터(410)를 투과하지 못할 수 있다.
광전 변환 영역들(PD1, PD2)은 기판(100) 내의 픽셀들(Px)에 배치될 수 있다. 광전 변환 영역들(PD)은 제1 광전 변환 영역(PD1) 및 제2 광전 변환 영역(PD2)을 포함할 수 있다. 제1 광전 변환 영역(PD1)은 제1 컬러 필터(410)의 하면 상에 배치되고, 제2 광전 변환 영역(PD2)은 제2 컬러 필터(420)의 하면 상에 배치될 수 있다. 제1 컬러 필터(410)에 의해 제1 파장의 빛(L1)이 제1 광전 변환 영역(PD1)에 입사될 수 있다. 제1 광전 변환 영역(PD1)은 제1 파장의 빛(L1)으로부터 제1 광전 신호(S1)를 출력할 수 있다 제2 광전 변환 영역(PD2)은 제2 파장의 빛(L2)으로부터 제2 광전 신호(S2)를 발생시킬 수 있다. 실시예들에 따르면, 광전 변환부(PD3)가 광전 변환 영역들(PD1, PD2) 상에 적층되어, 반도체 소자(3)가 소형화될 수 있다.
제1 및 제2 광전 변환 영역들(PD1, PD2)의 동작은 도 1의 설명한 광전 변환 영역(PD)에서 설명한 바와 동일할 수 있다. 이하. 도 6을 참조하여, 광전 변환부(PD3)의 동작에 대하여 설명한다.
도 6은 실시예들에 따른 반도체 소자의 픽셀의 회로도이다.
도 6을 참조하면, 반도체 소자의 픽셀들 각각은 도 1의 제1 트랜스퍼 트랜지스터(Tx), 제1 소스 팔로워 트랜지스터(Sx), 제1 리셋 트랜지스터(Rx), 및 제1 선택 트랜지스터(Ax)에 더하여, 제2 소스 팔로워 트랜지스터(Sx'), 제2 리셋 트랜지스터(Rx'), 및 제2 선택 트랜지스터(Ax')를 포함할 수 있다. 제2 소스 팔로워 트랜지스터(Sx'), 제2 리셋 트랜지스터(Rx'), 및 제2 선택 트랜지스터(Ax')는 각각 제2 소스 팔로워 게이트(SG'), 제2 리셋 게이트(RG') 및 제2 선택 게이트(AG')를 포함할 수 있다. 도 1과 달리, 광전 변환부(PD3)와 제2 플로팅 확산 영역(FD2) 사이에 트랜스퍼 게이트가 제공되지 않을 수 있다.
광전 변환부(PD3)에서 생성된 광 전하는 제2 플로팅 확산 영역(FD2)으로 전송될 수 있다. 제2 소스 팔로워 트랜지스터(Sx'), 제2 리셋 트랜지스터(Rx'), 및 제2 선택 트랜지스터(Ax')의 동작 및 역할은 각각 앞서 도 1의 제1 소스 팔로워 트랜지스터(Sx), 제1 리셋 트랜지스터(Rx), 및 제1 선택 트랜지스터(Ax)에서 설명한 바와 실질적으로 동일할 수 있다. 일 예로, 제2 소스 팔로워 트랜지스터(Sx'), 제2 리셋 트랜지스터(Rx'), 및 제2 선택 트랜지스터(Ax')는 제1 트랜스퍼 트랜지스터(Tx), 제1 소스 팔로워 트랜지스터(Sx), 제1 리셋 트랜지스터(Rx), 및 제1 선택 트랜지스터(Ax)와 별도로 설계되며, 독립적으로 동작할 수 있다. 다른 예로, 광전 변환부(PD3)는 도 1의 광전 변환 영역(PD)의 제1 소스 팔로워 트랜지스터(Sx), 제1 리셋 트랜지스터(Rx), 또는 제1 선택 트랜지스터(Ax)를 공유할 수 있다. 이 경우, 공유되는 제2 소스 팔로워 트랜지스터(Sx'), 제2 리셋 트랜지스터(Rx'), 또는 제2 선택 트랜지스터(Ax')는 별도로 형성되지 않을 수 있다.
도 7a는 실시예들에 따른 반도체 소자를 도시한 단면도이다. 도 7b는 도 7a의 Ⅰ'-Ⅱ' 선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 7a 및 도 7b를 도 5 및 도 6과 함께 참조하면. 반도체 소자(3)는 기판(100), 소자 분리 패턴(200), 도핑막(150), 광전 변환 영역들(PD1, PD2), 및 배선층(300)에 더하여 광전 변환부(PD3)를 포함할 수 있다. 기판(100), 소자 분리 패턴(200), 및 도핑막(150)은 도 2a 내지 도 2c에서 설명한 바와 실질적으로 동일할 수 있다. 예들 들어, 도핑막(150)은 기판(100)과 소자 분리 패턴(200) 사이에 제공되며, 제2 도전형의 불순물을 포함할 수 있다. 제1 배선 패턴(310)은 도핑막(150)에 제1 전압(V1)을 인가할 수 있다. 절연 패턴(210)은 도전 패턴(220)과 기판(100) 사이에 개재될 수 있다. 도전 패턴(220)은 절연 패턴(210)을 관통할 수 있다. 도전 패턴(220)의 상면(220b)는 기판(100)의 제2 면(100b)과 공면을 이룰 수 있다.
광전 변환 영역들(PD1, PD2)은 기판(100) 내에 배치될 수 있다. 제1 및 제2 광전 변환 영역들(PD1, PD2) 각각의 동작 및 역할은 도 1의 설명한 광전 변환 영역(PD)에서 설명한 바와 동일할 수 있다. 제1 광전 변환 영역(PD1)은 제1 및 제2 불순물 영역들(110, 120)을 포함할 수 있다. 제2 광전 변환 영역(PD2)은 제1 및 제2 불순물 영역들(110, 120)을 포함할 수 있다. 픽셀들(Px) 각각에 제1 광전 변환 영역(PD1) 및 제1 광전 변환 영역(PD1) 중에서 적어도 하나가 제공될 수 있다. 보호층(500)이 기판(100)의 제2 면(100b) 상에 제공될 수 있다. 보호층(500)은 절연 물질, 예를 들어, 실리콘 산화물을 포함할 수 있다. 컬러 필터들(410, 420)이 보호층(500) 내에 제공될 수 있다. 제1 컬러 필터(410) 및 제2 컬러 필터(420)가 제1 광전 변환 영역(PD1) 및 제2 광전 변환 영역(PD2) 상에 각각 배치될 수 있다. 도 5에서 설명한 바와 같이, 제1 컬러 필터(410)는 제1 파장의 빛(L1)을 투과시킬 수 있다. 제1 광전 변환 영역(PD1)은 제1 파장의 빛(L1)으부터 제1 광전 신호(S1)를 출력할 수 있다 제2 컬러 필터(420)는 제2 파장의 빛(L2)을 투과시킬 수 있다. 제2 광전 변환 영역(PD2)은 제2 광전 신호(S2)를 출력할 수 있다.
하부 전극 패턴(610)이 보호층(500) 내에서 컬러 필터들(410, 420) 상에 제공될 수 있다. 하부 전극 패턴(610)은 투명 전도성 산화물을 포함할 수 있다. 연결부(550)가 도전 패턴(220) 및 하부 전극 패턴(610) 사이에 개재될 수 있다. 연결부(550)는 도전 패턴(220) 및 하부 전극 패턴(610)과 전기적으로 연결될 수 있다. 연결부(550)는 금속과 같은 도전 물질을 포함할 수 있다.
광전 변환부(PD3)가 하부 전극 패턴(610) 상에 제공될 수 있다. 광전 변환부(PD3)의 동작 및 역할은 도 6의 설명한 광전 변환부(PD3)에서 설명한 바와 동일할 수 있다. 광전 변환부(PD3)는 유기 광전 변환부를 포함할 수 있다. 광전 변환부(PD3)는 p형 유기 반도체 물질 및 n형 유기 반도체 물질을 포함하며, 상기 p형 유기 반도체 물질과 n형 유기 반도체 물질은 pn접합을 형성할 수 있다. 다른 예로, 광전 변환부(PD3)는 양자점(quantum dot) 또는 칼코게나이드(chalcogenide)를 포함할 수 있다. 광전 변환부(PD3)는 도 5에서 설명한 바와 같이 제3 파장의 빛(L3)을 흡수하고, 제3 파장의 빛(L3)으로부터 전자-정공 쌍을 형성할 수 있다. 이에 따라, 광전 변환부(PD3) 상에 별도의 컬러 필터가 생략될 수 있다.
상부 전극 패턴(620)이 광전 변환부(PD3) 상에 제공될 수 있다. 상부 전극 패턴(620)은 투명 전도성 산화물을 포함할 수 있다. 상부 전극 패턴(620)에 제3 전압(V3)이 인가될 수 있다. 제3 전압(V3)은 양의 바이어스 전압일 수 있다. 일 예로, 제3 전압(V3)은 광전 변환부(PD3)의 구동 전압일 수 있다. 상부 전극 패턴(620)에 제3 전압(V3)이 인가되면, 광전 변환부(PD3)에서 형성된 전자 또는 정공은 하부 전극 패턴(610) 및 연결부(550)를 통해 도전 패턴(220)으로 전달될 수 있다. 제2 배선 패턴(320)은 기판(100)의 제1 면(100a) 상에 배치되며, 도전 패턴(220) 및 제2 플로팅 확산 영역(FD2)과 전기적으로 연결될 수 있다. 도전 패턴(220)으로 전달된 전자 또는 정공은 제2 배선 패턴(320)을 통해 제2 플로팅 확산 영역(FD2)으로 전달될 수 있다. 도전 패턴(220)은 광전 변환부(PD3)에서 발생된 정공 또는 전자의 이동 통로의 역할을 할 수 있다. 제2 플로팅 확산 영역(FD2)은 기판(100) 내에 제공되며, 기판(100)의 제1 면(100a)에 인접할 수 있다. 제2 플로팅 확산 영역(FD2)은 소자 절연부(251)에 의해 제1 플로팅 확산 영역(FD1)과 전기적으로 분리될 수 있다. 소자 절연부(251)는 얕은 소자 분리(STI)막으로, 소자 분리 패턴(200)보다 앝은 깊이를 가질 수 있다. 도시되지는 않았으나, 도 5의 제2 트랜지스터들(Sx', Rx', 또는 Ax') 및 도 1의 트렌지스터들(Sx, Rx, Ax)이 기판(100)의 제1 면(100a) 상에 제공될 수 있다. 도 5의 트랜지스터들(Sx', Rx', Ax')은 도 1의 트렌지스터들(Sx, Rx, Ax)과 독립적으로 동작하거나, 또는 광전 변환부(PD3)는 광전 변환 영역들(PD1, PD2)과 적어도 일부의 트랜지스터들을 공유할 수 있다.
도핑막(150)은 기판(100)과 다른 불순물을 포함하여, 도핑막(150)과 기판(100) 사이에 공핍 영역이 형성될 수 있다. 상부 전극 패턴(620)에 인가된 제3 전압(V3)은 도전 패턴(220)에 전달되며, 제3 전압(V3)은 양의 전압일 수 있다. 이에 따라, 도전 패턴(220)에 양의 전압이 인가되어, 도핑막(150)과 기판(100) 사이에 공핍 영역 내의 전위 차이가 더욱 증가될 수 있다. 노이즈 전자는 도핑막(150) 내에 트랩될 수 있다. 제1 배선 패턴(310)이 도핑막(150)에 제1 전압(V1)을 인가하여, 트랩된 노이즈 전자가 도핑막(150)으로부터 제1 배선 패턴(310)으로 드레인될 수 있다.
도 7c는 실시예들에 따른 반도체 소자를 도시한 단면도로, 도 7a의 Ⅰ'-Ⅱ' 선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 7c를 참조하면. 반도체 소자(4)는 기판(100), 소자 분리 패턴(200), 도핑막(150), 광전 변환 영역들(PD1, PD2), 광전 변환부(PD3), 소자 절연부(251), 및 배선층(300)을 포함할 수 있다. 도전 패턴(220)은 하부 전극 패턴(610) 및 연결부(550)를 통해 광전 변환부(PD3)와 전기적으로 연결될 수 있다.
소자 절연 패턴(250)은 소자 분리 패턴(200)과 계단형 구조를 이룰 수 있다. 소자 절연 패턴(250)은 소자 분리 패턴(200)의 측벽 상에 제공되며, 절연 패턴(210)과 물리적으로 연결될 수 있다. 예를 들어, 소자 절연 패턴(250)은 소자 분리 패턴(200)으로부터 기판(100)의 제1 면(100a)을 따라 옆으로 연장될 수 있다. 소자 절연 패턴(250)의 상면(250b)은 소자 분리 패턴(200)의 상면(200b)보다 기판(100)의 제1 면(100a)에 더 인접할 수 있다. 소자 절연 패턴(250)은 소자 절연부(251)와 단일 공정에 의해 형성될 수 있다. 예를 들어, 소자 절연 패턴(250)은 소자 절연부(251)와 동일한 물질을 포함할 수 있다. 소자 절연부(251)의 배치 및 기능은 도 7b에서 설명한 바와 실질적으로 동일할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 기판;
    상기 기판 내에 제공되며, 제1 픽셀 및 제2 픽셀을 전기적으로 분리하는 소자 분리 패턴;
    상기 소자 분리 패턴 내의 도전 패턴;
    상기 소자 분리 패턴의 측벽을 따라 제공되고, 상기 기판과 다른 도전형을 갖는 도핑막; 및
    상기 기판 상에 배치되며, 상기 도핑막과 전기적으로 연결되는 배선 패턴을 포함하고,
    상기 도전 패턴에 양의 전압이 인가되도록 구성되는 반도체 소자.
  2. 제1 항에 있어서,
    상기 도핑막은 n형인 반도체 소자.
  3. 제1 항에 있어서,
    상기 배선 패턴에 전압원이 연결되어, 상기 배선 패턴에 양의 전압이 인가되도록 구성되는 반도체 소자.
  4. 제1 항에 있어서,
    상기 기판 내에서 상기 제1 및 제2 픽셀들에 각각 제공되는 제1 및 제2 광전 변환 영역들; 및
    상기 기판 상에 제공되어, 상기 제1 및 제2 광전 변환 영역들과 오버랩되는 광전 변환층을 더 포함하고,
    상기 도전 패턴은 상기 광전 변환층과 전기적으로 연결된 반도체 소자.
  5. 제1 항에 있어서,
    상기 소자 분리 패턴은 상기 도전 패턴 및 상기 도핑막 사이에 제공되고, 절연 물질을 포함하는 반도체 소자.
  6. 기판 내에 제공된 제1 광전 변환 영역 및 제2 광전 변환 영역;
    상기 제1 광전 변환 영역 및 상기 제2 광전 변환 영역 사이에 제공되고, 상기 기판의 일면에 수직한 수직 방향으로 연장된 소자 분리 패턴, 상기 소자 분리 패턴은 도전 패턴 및 상기 도전 패턴과 상기 기판 사이의 절연 패턴을 포함하고;
    상기 기판 및 상기 소자 분리 패턴 사이에 제공되며, 상기 절연 패턴과 직접 접촉하는 도핑 영역;
    상기 기판 상에서 상기 도핑 영역과 전기적으로 연결되는 제1 배선 패턴; 및
    상기 기판 상에서 상기 도전 패턴과 전기적으로 연결되는 제2 배선 패턴을 포함하고,
    상기 제2 배선 패턴은 상기 도전 패턴을 제1 전압원에 전기적으로 연결시키고,
    상기 제1 전압원은 상기 제2 배선 패턴에 제1 양의 전압을 인가하도록 구성되는 이미지 센서.
  7. 제6 항에 있어서,
    상기 제1 배선 패턴은 상기 도핑 영역을 제2 전압원에 전기적으로 연결시키고,
    상기 제2 전압원은 상기 제1 배선 패턴에 제2 양의 전압 또는 접지 전압을 인가하도록 구성된 이미지 센서.
  8. 삭제
  9. 서로 대향하는 제1 면 및 제2 면을 가지고, 제1 도전형인 기판;
    상기 기판 내에 제공되고, 도전 패턴 및 절연 패턴을 포함하는 소자 분리 패턴;
    상기 소자 분리 패턴의 측벽 상에 제공되며, 상기 제1 도전형과 다른 제2 도전형의 불순물을 포함하는 전하 트랩 패턴; 및
    상기 기판의 상기 제1 면 상에 배치되며, 상기 전하 트랩 패턴과 전기적으로 연결되는 제1 배선 패턴을 포함하되,
    상기 절연 패턴은 상기 도전 패턴 및 상기 전하 트랩 패턴 사이에 개재되고,
    상기 도전 패턴은 전압원과 연결되어, 상기 도전 패턴에 양의 전압이 인가되도록 구성된 반도체 소자.
  10. 제9 항에 있어서,
    상기 제2 도전형은 n형이고,
    상기 소자 분리 패턴은 픽셀들 사이에 제공되어, 상기 픽셀들을 서로 전기적으로 분리시키는 반도체 소자.
  11. 제9 항에 있어서,
    상기 기판 내의 플로팅 확산 영역; 및
    상기 기판의 상기 제1 면 상에 제공되며, 상기 도전 패턴 및 상기 플로팅 확산 영역과 전기적으로 연결되는 제2 배선 패턴을 더 포함하는 반도체 소자.
  12. 기판;
    상기 기판 내에서, 제1 픽셀 및 제2 픽셀을 서로 분리시키는 절연 분리 패턴;
    상기 절연 분리 패턴 내의 도전 패턴;
    상기 절연 분리 패턴의 측벽 상의 도핑막;
    상기 기판의 제1 면 상에 제공되고, 상기 제1 픽셀 및 상기 제2 픽셀과 이격된 광전 변환층; 및
    상기 기판 및 상기 광전 변환층 사이의 컬러 필터들을 포함하고,
    상기 도핑막은 상기 기판과 다른 도전형을 가지고,
    상기 도전 패턴에 양의 전압이 인가되도록 구성되는 반도체 소자.
  13. 제 12항에 있어서,
    상기 기판의 일면 상에서 상기 도핑막과 전기적으로 연결된 제1 배선 패턴을 더 포함하고,
    상기 제1 배선 패턴은 전압원과 전기적으로 연결되어, 상기 제1 배선 패턴에 양의 전압을 인가하도록 구성된 반도체 소자.
  14. 제 12항에 있어서,
    상기 기판 내의 플로팅 확산 영역; 및
    상기 기판의 제2 면 상에서, 상기 도전 패턴을 상기 플로팅 확산 영역과 전기적으로 연결시키는 제2 배선 패턴을 더 포함하는 반도체 소자.
  15. 제 12항에 있어서,
    상기 도핑막은 n형 도핑막이고,
    상기 도핑막은 상기 절연 분리 패턴 및 상기 기판과 직접 접촉하는 반도체 소자.
  16. 서로 대향하는 제1 면 및 제2 면을 가지고, 제1 도전형인 기판;
    상기 기판 내에 제공되고, 도전 패턴 및 절연 패턴을 포함하는 소자 분리 패턴;
    상기 소자 분리 패턴의 측벽 상에 제공되며, 상기 제1 도전형과 다른 제2 도전형의 불순물을 포함하는 전하 트랩 패턴;
    상기 기판의 상기 제1 면 상에 배치된 유기 광전 변환층;
    상기 기판의 상기 제1 면과 상기 유기 광전 변환층의 하면 사이의 하부 전극;
    상기 유기 광전 변환층의 상면 상의 상부 전극; 및
    상기 기판의 상기 제2 면 상에 제공되고, 상기 도전 패턴을 통해 상기 하부 전극과 전기적으로 연결된 제1 배선 패턴을 포함하고,
    상기 절연 패턴은 상기 도전 패턴 및 상기 전하 트랩 패턴 사이에 개재되고,
    상기 도전 패턴에 양의 전압이 인가되도록 구성되는 반도체 소자.
  17. 제 16항에 있어서,
    상기 기판은 제1 광전 변환 영역 및 제2 광전 변환 영역을 포함하고,
    상기 유기 광전 변환층은 상기 제1 광전 변환 영역 및 상기 제2 광전 변환 영역 상에 제공된 반도체 소자.
  18. 제 16항에 있어서,
    상기 기판 내의 플로팅 확산 영역;
    상기 기판의 상기 제2 면 상에서, 상기 전하 트랩 패턴과 전기적으로 연결된 제1 배선 패턴; 및
    상기 도전 패턴을 상기 플로팅 확산 영역과 전기적으로 연결시키는 제2 배선 패턴을 더 포함하는 반도체 소자.
  19. 기판 내에 제공된 제1 광전 변환 영역 및 제2 광전 변환 영역;
    상기 제1 광전 변환 영역 및 상기 제2 광전 변환 영역 사이에 제공되고, 도전 패턴 및 상기 도전 패턴과 상기 기판 사이의 절연 패턴을 포함하는 소자 분리 패턴;
    상기 기판 및 상기 소자 분리 패턴 사이에 제공되며, 상기 절연 패턴과 직접 접촉하는 도핑 영역;
    상기 기판의 제1 면 상에서 상기 도전 패턴과 전기적으로 연결된 하부 전극;
    상기 하부 전극 상의 광전 변환층;
    상기 기판의 제2 면 상에 제공되고, 상기 도핑 영역과 전기적으로 연결된 제1 배선 패턴; 및
    상기 기판의 상기 제2 면 상에 제공되고 상기 도전 패턴과 전기적으로 연결된 제2 배선 패턴을 포함하고,
    상기 제2 배선 패턴에 양의 전압이 인가되도록 구성되는 이미지 센서.
  20. 제 19항에 있어서,
    상기 기판은 제1 도전형이고,
    상기 도핑 영역은 상기 제1 도전형과 다른 제2 도전형인 이미지 센서.
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