KR20170084519A - 이미지 센서 - Google Patents

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KR20170084519A
KR20170084519A KR1020160003639A KR20160003639A KR20170084519A KR 20170084519 A KR20170084519 A KR 20170084519A KR 1020160003639 A KR1020160003639 A KR 1020160003639A KR 20160003639 A KR20160003639 A KR 20160003639A KR 20170084519 A KR20170084519 A KR 20170084519A
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KR1020160003639A
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히사노리 이하라
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삼성전자주식회사
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Abstract

본 발명에 따른 이미지 센서는 로직 회로들을 포함하는 하부 기판; 및 픽셀들을 갖는 상부 기판을 포함할 수 있다. 상부 기판에 제공되는 트랜지스터들 각각은 서로 동일한 도전형을 가질 수 있다. 상기 각각의 트랜지스터는 상기 상부 기판 내에 제공되는 소스/드레인 영역들; 상기 상부 기판 상에 배치되는 상부 게이트; 및 상기 상부 기판 및 상기 상부 게이트 사이에 배치되고, 상기 하부 기판 및 상기 상부 게이트와 물리적으로 접촉하는 실리콘 산화막을 포함할 수 있다.

Description

이미지 센서{Image sensors}
본 발명은 이미지 센서에 관한 것으로, 더욱 상세하게는 적층된 구조의 이미지 센서(stacked image sensor)에 관한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기신호로 변환하는 반도체 소자이다. 이미지 센서는 CCD(Charge coupled device) 형 및 CMOS(Complementary metal oxide semiconductor) 형으로 분류될 수 있다. 상기 CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수개의 픽셀들을 구비한다. 상기 픽셀들의 각각은 포토 다이오드(photodiode, PD)를 포함한다. 상기 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다. 반도체 소자가 고집적화됨에 따라, 이미지 센서의 고집적화에 대한 요구가 증가하고 있다.
본 발명이 해결하고자 하는 일 과제는 간소화된 이미지 센서의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 소형화된 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 이미지 센서가 제공될 수 있다. 본 발명에 따르면, 이미지 센서는 로직 회로들을 포함하는 하부 기판; 상기 하부 기판 상에 제공되고, 상기 로직 회로들과 전기적으로 연결되는 배선층; 및 상기 배선층 상에 제공되며, 픽셀들을 갖는 상부 기판을 포함하되, 상기 상부 기판은 서로 대향되는 제1 면 및 제2 면을 가지고, 상기 상부 기판에 제공되는 트랜지스터들 각각은 서로 동일한 도전형을 가지며, 상기 각각의 트랜지스터는: 상기 상부 기판 내에 제공되는 소스/드레인 영역들; 상기 상부 기판 상에 배치되는 상부 게이트; 및 상기 상부 기판 및 상기 상부 게이트 사이에 배치되고, 상기 상부 기판 및 상기 게이트와 물리적으로 접촉하는 실리콘 산화막을 포함할 수 있다.
실시예에 따르면, 상기 실리콘 산화막은 질소를 포함하지 않을 수 있다.
실시예에 따르면, 상기 소스/드레인 영역들은 n형 불순물을 포함할 수 있다.
실시예에 따르면, 상기 하부 기판은: 상기 하부 기판 내에 제공되는 소스/드레인 부들; 상기 소스/드레인 부들 사이의 채널 영역 상에 제공되는 하부 게이트; 상기 하부 기판과 상기 하부 게이트 사이에 개재되는 실리콘 산화물 패턴; 및 상기 실리콘 산화물 패턴 및 상기 하부 게이트 사이에 제공되는 실리콘 질화물 패턴을 포함할 수 있다.
실시예에 따르면, 상기 상부 게이트는 상기 하부 게이트와 동일한 도전형의 불순물을 포함하되, 상기 상부 기판 및 상기 상부 게이트 사이에 실리콘 질화막이 제공되지 않을 수 있다.
실시예에 따르면, 상기 상부 게이트는 트랜스터 게이트, 소스 팔로워 게이트, 선택 게이트, 및 리셋 게이트를 포함할 수 있다.
실시예에 따르면, 상기 트랜스퍼 게이트는: 상기 상부 기판 내로 연장되는 제1 부분; 및 상기 상부 기판의 상기 제2 면 상에 배치되며, 상기 제1 부분과 연결되는 제2 부분을 포함할 수 있다.
실시예에 따르면, 상기 소스 팔로워 게이트, 상기 선택 게이트, 및 상기 리셋 게이트는 상기 상부 기판의 상기 제2 면 상에서 상기 제2 면과 나란하게 배치될 수 있다.
실시예에 따르면, 상기 상부 기판 내에 제공되며, 상기 픽셀들을 정의하는 제1 소자 분리 패턴; 및 상기 상부 기판 내에 제공되며, 상기 소스/드레인 영역들을 정의하는 제2 소자 분리 패턴을 포함할 수 있다.
실시예에 따르면, 상기 제2 소자 분리 패턴은 상기 제1 소자 분리 패턴의 측벽 상에 배치되며, 상기 상부 기판의 상기 제1 면으로부터 이격될 수 있다.
실시예에 따르면, 상기 제1 소자 분리 패턴은 상면 및 상기 상면보다 상기 하부 기판의 상기 제2 면에 인접한 하면을 가지고, 상기 제1 소자 분리 패턴의 상기 상면에서의 너비는 상기 제1 소자 분리 패턴의 상기 하면에서의 너비보다 좁을 수 있다.
실시예에 따르면, 상기 제1 소자 분리 패턴의 측벽 상에 제공되는 도핑된 분리막을 더 포함할 수 있다.
실시예에 따르면, 상기 상부 기판 내에서 상기 픽셀들 각각에 제공되는 광전 변환 영역들; 상기 상부 기판 내에서 상기 상부 기판의 상기 제2 면에 인접하여 배치되는 플로팅 확산 영역; 상기 상부 기판의 상기 제1 면 상에 배치되는 컬러 필터; 및 상기 컬러 필터 상의 마이크로렌즈를 포함할 수 있다.
실시예에 따르면, 상기 상부 게이트는 불순물을 포함하고, 상기 불순물은 비소(As)를 포함하되, 붕소(B)를 포함하지 않을 수 있다.
본 발명에 따르면, 이미지 센서는 하부 기판; 상기 하부 기판 상에 제공되는 소스/드레인 부들; 상기 하부 기판 상에 제공되는 하부 게이트; 상기 하부 기판과 상기 하부 게이트 사이에 개재되는 실리콘 산화물 패턴; 상기 실리콘 산화물 패턴 및 상기 하부 게이트 사이에 개재되는 실리콘 질화물 패턴; 상기 하부 기판을 덮는 배선층; 상기 배선층 상에 제공되며, 픽셀들 및 상기 픽셀들 내에 제공되는 광전 변환 영역들을 갖는 상부 기판; 상기 상부 기판 내에 제공된 소스/드레인 영역들; 상기 상부 기판 상에 배치된 상부 게이트; 및 상기 상부 기판 및 상기 상부 게이트 사이에 개재되며, 상기 상부 기판 및 상기 상부게이트와 접촉하는 실리콘 산화막을 포함할 수 있다.
실시예에 따르면, 상기 소스/드레인 영역들 각각은 동일한 도전형을 가질 수 있다.
실시예에 따르면, 상기 상부 게이트는 상기 하부 게이트와 동일한 도전형의 불순물을 포함하되, 상기 상부 기판 및 상기 상부 게이트 사이에 실리콘 질화막이 제공되지 않을 수 있다.
실시예에 따르면, 상기 소스/드레인 부들은 n형 소스/드레인부들 및 p형 소스/드레인 부들을 포함하고, 상기 하부 게이트는 상기 n형 소스/드레인 부들 사이의 제1 채널 영역 상에 제공되는 제1 게이트 및 상기 p형 소스/드레인 부들 사이의 제2 채널 영역 상에 제공되는 제2 게이트를 포함하며, 상기 실리콘 질화물 패턴은 상기 하부 기판과 상기 제1 게이트 사이 그리고 상기 하부 기판과 상기 제2 게이트 사이에 각각 개재될 수 있다.
실시예에 따르면, 상기 상부 게이트에 포함된 불순물의 원자 크기는 상기 하부 게이트에 포함된 불순물의 원자 크기보다 더 클 수 있다.
실시예에 따르면, 상기 실리콘 산화막은 질소를 포함하지 않을 수 있다.
본 발명에 따르면, 이미지 센서는 P형 하부 트랜지스터 및 N형 하부 트랜지스터를 포함하는 하부 기판; 상기 하부 기판 상에 적층되며, 복수의 픽셀들을 갖는 상부 기판; 그리고 상기 하부 기판 및 상기 상부 기판 사이에 제공되는 배선층을 포함하고, 상기 상부 기판 내에 제공된 상부 트랜지스터들 각각은 NMOS 트랜지스터이고, 상부 트랜지스터들 각각은 상기 상부 기판 내의 소스/드레인 영역들; 상기 상부 기판의 일면 상의 게이트; 및 상기 상부 게이트 및 상기 상부 기판 사이에 제공된 실리콘 산화막을 포함하되, 상기 실리콘 산화막은 상기 게이트 및 상기 상부 기판과 물리적으로 접촉할 수 있다.
실시예에 따르면, 상기 실리콘 산화막은 질소를 포함하지 않을 수 있다.
실시예에 따르면, 상기 상부 트랜지스터들은 트랜스퍼 트랜지스터, 소스 팔로워 트랜지스터, 선택 트랜지스터, 및 리셋 트랜지스터를 포함할 수 있다.
실시예에 따르면, 상기 상부 기판은 n형 기판이며, 그 내부에 p형으로 도핑된 웰 영역을 포함하고, 상기 상부 트랜지스터들은 상기 웰 영역 상에 제공될 수 있다.
실시예에 따르면, 상기 상부 기판은 PMOS 트랜지스터를 포함하지 않을 수 있다.
본 발명에 따른 이미지 센서는 하부 기판 및 상기 하부 기판 상에 적층된 상부 기판을 포함할 수 있다. 하부 기판은 로직 트랜지스터를 포함할 수 있다. 상부 기판에 로직 영역들이 제공되지 않아, 이미지 센서는 소형화될 수 있다. 상부 기판에 제공된 상부 트랜지스터들 각각은 제2 도전형을 가질 수 있다. 제1 도전형의 트랜지스터는 상부 기판에 제공되지 않을 수 있다. 이에 따라, 이미지 센서의 제조가 간소화될 수 있다. 상부 트랜지스터의 게이트 절연막은 질소를 포함하지 않을 수 있다. 별도의 질화막 형성 또는 질소 주입 공정이 생략되어, 이미지 센서의 제조가 더 간소화될 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다.
도 2는 실시예들에 따른 이미지 센서의 픽셀의 회로도이다.
도 3a는 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 3b는 도 3a의 Ⅰ영역을 확대 도시하였다.
도 3c는 도 3b의 Ⅱ-Ⅲ선을 따라 자른 단면이다.
도 4a는 실시예에 따른 이미지 센서를 나타낸 평면도로, 도 3a의 Ⅰ영역을 확대 도시한 평면에 대응된다.
도 4b는 도 4a의 Ⅳ-Ⅴ선을 따라 자른 단면이다.
도 5는 실시예에 따른 이미지 센서를 나타낸 단면도이다.
도 6은 실시예에 따른 이미지 센서를 나타낸 단면도이다.
도 7a는 내지 도 7i는 실시예에 따른 이미지 센서의 제조 방법을 도시한 단면도들로, 도 4b의 Ⅳ-Ⅴ선을 따라 자른 단면들에 대응된다.
도 8은 실시예에 따른 이미지 센서를 나타낸 단면도이다.
도 9a는 내지 도 9e는 실시예에 따른 이미지 센서의 제조 방법을 도시한 단면도들이다.
도 10은 실시예에 따른 이미지 센서를 나타낸 단면도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다.
도 1을 참조하면, 이미지 센서(1)는 하부 기판(100) 상에 적층된 상부 기판(300)을 포함한다. 배선층(200)이 하부 기판(100) 및 상부 기판(300) 사이에 개재될 수 있다.
상부 기판(300)은 픽셀 센서 어레이(10)를 포함하여, 이미지 센싱의 역할을 수행할 수 있다. 픽셀 센서 어레이(10)는 2차원적으로 배열된 복수의 픽셀들(PX)을 포함하며, 광 신호를 전기적 신호로 변환할 수 있다. 상부 기판(300)은 상부 트랜지스터들(Tx, Sx, Rx, Ax)을 포함할 수 있으며, 상부 트랜지스터들(Tx, Sx, Rx, Ax)은 이미지 센싱 트랜지스터들일 수 있다. 상부 트랜지스터들(Tx, Sx, Rx, Ax) 각각은 서로 동일한 도전형을 가질 수 있다. 예를 들어, 상부 트랜지스터들(Tx, Sx, Rx, Ax) 각각은 NMOS 트랜지스터일 수 있다. 실시예에 따르면, 상부 트랜지스터들(Tx, Sx, Rx, Ax) 각각은 PMOS 트랜지스터일 수 있다. 상부 기판(300)은 로직 트랜지스터 또는 CMOS 트랜지스터를 포함하지 않을 수 있다.
하부 기판(100)은 행 디코더(row decoder; 20), 행 드라이버(row driver; 30), 열 디코더(column decoder; 40), 타이밍 발생기(timing generator; 50), 상관 이중 샘플러(CDS: Correlated Double Sampler; 60), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 70) 및 입출력 버퍼(I/O buffer; 80)를 포함할 수 있다. 도 1은 하부 기판(100) 내의 로직 회로들, 예를 들어, 행 디코더(20), 행 드라이버(30), 열 디코더(40), 타이밍 발생기(50), 상관 이중 샘플러(CDS, 60), 아날로그 디지털 컨버터(ADC: 70), 및 입출력 버퍼(80)를 설명하기 위한 기능 블록도로, 하부 기판(100) 내에서 이들의 배치는 도시된 바에 제한되지 않는다.
행 드라이버(30)는 행 디코더(20)에서 디코딩된 결과에 따라 픽셀들(PX)을 구동하기 위한 복수의 구동 신호들을 배선층(200)을 통해 상부 기판(300)의 픽셀 센서 어레이(10)로 제공한다. 상기 구동 신호들은 선택 신호, 리셋 신호, 또는 전하 전송 신호일 수 있다. 픽셀들(PX)이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다. 타이밍 발생기(50)는 행 디코더(20) 및 열 디코더(40)에 타이밍(timing) 신호 및 제어 신호를 제공한다.
상관 이중 샘플러(60)는 픽셀 센서 어레이(10)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링한다. 상관 이중 샘플러(60)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다. 상부 기판(300)에서 변환된 전기적 신호는 배선층(200)을 통하여 하부 기판(100)의 상관 이중 샘플러(60)에 제공될 수 있다.
아날로그 디지털 컨버터(70)는 상관 이중 샘플러(60)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다. 입출력 버퍼(80)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(40)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(미도시)로 디지털 신호를 출력한다. 하부 기판(100)은 상기 기능들을 구현하기 위한 하부 트랜지스터들(미도시)을 포함할 수 있으며, 하부 트랜지스터들은 로직 트랜지스터들일 수 있다. 하부 트랜지스터들은 서로 다른 도전형의 트랜지스터들을 포함할 수 있다. 실시예들에 따르면, 하부 트랜지스터들은 CMOS 트랜지스터를 포함할 수 있다.
도 2는 실시예들에 따른 이미지 센서의 픽셀의 회로도이다.
도 2를 참조하면, 이미지 센서(1)의 픽셀들(PX) 각각은 광전 변환 영역(PD), 트랜스퍼 트랜지스터(Tx), 소스 팔로워 트랜지스터(Sx), 리셋 트랜지스터(Rx), 및 선택 트랜지스터(Ax)를 포함할 수 있다. 상기 트랜스퍼 트랜지스터(Tx), 소스 팔로워 트랜지스터(Sx), 리셋 트랜지스터(Rx), 및 선택 트랜지스터(Ax)는 트랜스퍼 게이트(TG), 소스 팔로워 게이트(SG), 리셋 게이트(RG), 및 선택 게이트(AG)을 각각 포함한다. 광전 변환 영역(PD)은 N형 불순물 영역과 P형 불순물 영역을 포함하는 포토다이오드일 수 있다. 트랜스퍼 트랜지스터(Tx)의 드레인은 플로팅 확산 영역(FD)으로 이해될 수 있다. 플로팅 확산 영역(FD)은 리셋 트랜지스터(Rx, reset transistor)의 소스일 수 있다. 플로팅 확산 영역(FD)은 소스 팔로워 트랜지스터(Sx, source follower transistor)의 소스 팔로워 게이트(SG)와 전기적으로 연결될 수 있다. 소스 팔로워 트랜지스터(Sx)는 선택 트랜지스터(Ax, selection transistor)에 연결된다. 리셋 트랜지스터(Rx), 상기 소스 팔로워 트랜지스터(Sx) 및 선택 트랜지스터(Ax)는 이웃하는 픽셀들(PX)에 의해 서로 공유될 수 있으며, 이에 의해 이미지 센서(1)의 집적도가 향상될 수 있다.
이미지 센서(1)의 동작을 설명하면 다음과 같다. 먼저, 빛이 차단된 상태에서 리셋 트랜지스터(Rx)의 드레인과 상기 소스 팔로워 트랜지스터(Sx)의 드레인에 전원전압(VDD)을 인가하여 플로팅 확산 영역(FD)에 잔류하는 전하들을 방출시킬 수 있다. 그 후, 리셋 트랜지스터(Rx)를 오프(OFF)시키고, 외부로부터의 빛을 상기 광전 변환 영역(PD)에 입사시키면, 광전 변환 영역(PD)에서 전자-정공 쌍이 생성된다. 정공은 상기 P형 불순물 영역 쪽으로, 전자는 상기 N형 불순물 영역으로 이동하여 축적될 수 있다. 트랜스퍼 트랜지스터(Tx)를 온(ON) 시키면, 상기 전하는 플로팅 확산 영역(FD)으로 전달되어 축적될 수 있다. 축적된 전하량에 비례하여 소스 팔로워 트랜지스터(Sx)의 게이트 바이어스가 변하여, 소스 팔로워 트랜지스터(Sx)의 소스 전위의 변화를 초래할 수 있다. 이때 선택 트랜지스터(Ax)를 온(ON) 시키면, 칼럼 라인으로 전하에 의한 신호가 읽히게 된다.
도 3a는 실시예들에 따른 이미지 센서를 나타낸 평면도이다. 도 3b는 도 3a의 Ⅰ영역을 확대 도시하였다. 도 3c는 도 3b의 Ⅱ-Ⅲ선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3a 내지 도 3c를 도 1 및 도 2와 함께 참조하면, 이미지 센서(1)는 하부 기판(100), 배선층(200), 및 상부 기판(300)을 포함할 수 있다. 하부 기판(100)은 반도체 물질 또는 SOI(Silicon on insulator)를 포함할 수 있다. 하부 기판(100)은 제1 도전형의 기판일 수 있다.
하부 기판(100)은 복수의 하부 트랜지스터들(X1, X2)을 포함할 수 있다. 하부 트랜지스터들(X1, X2)은 로직 트랜지스터들일 수 있다. 도 1에서 설명한 바와 같이, 하부 트랜지스터들(X1, X2)은 행 디코더(20), 행 드라이버(30), 열 디코더(40), 타이밍 발생기(50), 상관 이중 샘플러(60), 아날로그 디지털 컨버터(70) 및 입출력 버퍼(80) 중에서 어느 하나로 기능할 수 있다.
하부 트랜지스터들(X1, X2)은 서로 다른 도전형의 트랜지스터들을 포함할 수 있다. 예를 들어, 하부 트랜지스터들(X1, X2)은 CMOS 트랜지스터들을 포함할 수 있다. 하부 트랜지스터들(X1, X2)은 제1 도전형의 제1 하부 트랜지스터(X1) 및 제2 도전형의 제2 하부 트랜지스터(X2)를 포함할 수 있다. 예를 들어, 제1 하부 트랜지스터(X1) 및 제2 하부 트랜지스터(X2) 중에서 어느 하나는 n형 트랜지스터이고, 다른 하나는 p형 트랜지스터일 수 있다. 제1 하부 트랜지스터(X1)는 제1 하부 게이트(G1) 및 하부 기판(100) 내의 제1 소스/드레인 부들(110)을 포함할 수 있다. 제1 채널 영역(111)이 하부 기판(100) 내에서 제1 소스/드레인 부들(110) 사이에 제공될 수 있다. 제1 하부 게이트(G1)는 하부 기판(100)의 제1 채널 영역(111)에 상에 제공될 수 있다. 제1 하부 게이트(G1) 및 제1 소스/드레인 부들(110)은 제1 도전형의 불순물을 포함할 수 있다. 도핑된 웰 영역(115)이 하부 기판(100) 내에 제공될 수 있다. 도핑된 웰 영역(115)은 하부 기판(100)과 다른 도전형, 예를 들어, 제2 도전형으로 도핑될 수 있다. 제1 하부 트랜지스터(X1)는 도핑된 웰 영역(115)은 내에 제공될 수 있다. 제2 하부 트랜지스터(X2)는 제2 하부 게이트(G2) 및 하부 기판(100) 내의 제2 소스/드레인 부들(120)을 포함할 수 있다. 제2 채널 영역(121)이 하부 기판(100) 내에서 제2 소스/드레인 부들(120) 사이에 제공될 수 있다. 제2 하부 게이트(G2)는 하부 기판(100)의 제2 채널 영역(121) 상에 제공될 수 있다. 제2 하부 게이트(G2) 및 제2 소스/드레인 부들(120)은 제2 도전형의 불순물을 포함할 수 있다. 게이트 절연 패턴(130)이 제1 하부 게이트(G1)와 하부 기판(100) 사이 그리고 제2 하부 게이트(G2)와 하부 기판(100) 사이에 제공될 수 있다. 게이트 절연 패턴(130)은 실리콘 산화물 패턴(131) 및 실리콘 질화물 패턴(132)을 포함할 수 있다. 실리콘 질화물 패턴(132)은 실리콘 산화물 패턴(131) 및 게이트들(G1, G2) 사이에 개재될 수 있다.
제1 하부 게이트(G1) 및 제2 하부 게이트(G2) 중에서 어느 하나는 P형 불순물, 예를 들어, 붕소(B)를 포함할 수 있다. 이하, 제1 하부 게이트(G1)가 p형 트랜지스터인 경우의 예에 대하여 설명하나, 본 발명은 이에 제한되지 않는다. 불순물의 원자 크기가 작을수록, 상기 불순물의 이동(migration)이 용이할 수 있다. 실리콘 질화물 패턴(132)이 생략되면, 이미지 센서(1) 동작 시, 제1 하부 게이트(G1)에 포함된 붕소(B)는 실리콘 산화물 패턴(131)을 통과하여, 제1 채널 영역(111) 내로 이동할 수 있다. 실시예들에 따르면, 실리콘 질화물 패턴(132)은 붕소(B)의 이동을 방지하여, 하부 트랜지스터들(X1, X2)의 문턱 전압이 감소하지 않을 수 있다. 제1 하부 게이트(G1)의 하면 상의 게이트 절연 패턴(130)은 제2 하부 게이트(G2)의 하면 상의 게이트 절연 패턴(130)과 동일한 공정에 의해 형성될 수 있다. 이에 따라, 실리콘 질화물 패턴(132)이 제2 하부 게이트(G2) 및 하부 기판(100) 사이에 개재될 수 있다.
상부 기판(300)의 제2 면(300b) 상에 배선층(200)이 배치될 수 있다. 배선층(200)은 절연 패턴(201) 및 도전 패턴(202)을 포함할 수 있다. 도전 패턴(202)는 제1 소스/드레인 부들(110) 및 제2 소스/드레인 부들(120)과 접속할 수 있다. 도시되지 않았으나, 도전 패턴(202)는 제1 하부 게이트(G1) 및 제2 하부 게이트(G2)와 접속할 수 있다.
상부 기판(300)이 배선층(200) 상에 배치될 수 있다. 상부 기판(300)은 반도체 기판 또는 SOI(Silicon on insulator) 기판일 수 있다. 상부 기판(300)은 하부 기판(100)과 동일한 도전형의 불순물, 예를 들어, 제1 도전형의 불순물을 포함할 수 있다.
상부 기판(300)은 복수의 픽셀들(PX)을 가질 수 있다. 상부 트랜지스터들(Tx, Sx, Rx, Ax) 각각은 이미지 트랜지스터일 수 있다. 예를 들어, 상부 트랜지스터들(Tx, Sx, Rx, Ax)은 앞서 도 2에서 설명한 트랜스퍼 트랜지스터(Tx), 소스 팔로워 트랜지스터(Sx), 리셋 트랜지스터(Rx), 및 선택 트랜지스터(Ax)일 수 있다. 하부 기판(100)이 로직 트랜지스터들을 포함하여, 상부 기판(300) 상에 로직 트랜지스터들이 제공되지 않을 수 있다. 상부 트랜지스터들(Tx, Sx, Rx, Ax) 각각은 동일한 도전형을 가질 수 있다. 예를 들어, 상부 트랜지스터들(Tx, Sx, Rx, Ax) 각각은 제2 도전형의 트랜지스터이고, 제1 도전형의 트랜지스터는 상부 기판(300) 상에 배치되지 않을 수 있다. 별도의 제1 도전형의 트랜지스터의 형성이 생략되어, 상부 트랜지스터들(Tx, Sx, Rx, Ax)의 제조가 간소화될 수 있다.
도 3c에 도시된 바와 같이, 상부 기판(300)은 서로 대향되는 제1 면(300a) 및 제2 면(300b)을 가질 수 있다. 상부 기판(300)의 제1 면(300a)은 후면이고, 제2 면(300b)은 전면일 수 있다.
제1 소자 분리 패턴(310)이 상부 기판(300) 내에 제공될 수 있다. 제1 소자 분리 패턴(310)은 깊은 소자 분리막(Deep Trench Isolation)일 수 있다. 예를 들어, 제1 소자 분리 패턴(310)은 상부 기판(300)의 제2 면(300b)으로부터 리세스된 제2 트렌치(311) 내에 제공된 절연물질을 포함할 수 있다. 제1 소자 분리 패턴(310)은 기판보다 낮은 굴절률을 갖는 물질을 포함할 수 있다. 예를 들어, 제1 소자 분리 패턴(310)은 실리콘 산화물, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다. 제1 소자 분리 패턴(310)은 상부 기판(300)을 관통하며, 기판의 제1 면(300a) 및 제2 면(300b)을 연결할 수 있다. 제1 소자 분리 패턴(310)에 의해, 픽셀들(PX) 사이의 크로스 토크(cross talk)의 발생이 방지될 수 있다.
도핑된 분리막(315)이 제1 소자 분리 패턴(310)의 측벽 상에 제공될 수 있다. 도핑된 분리막(315)은 제1 도전형의 불순물을 포함할 수 있다. 일 예로, 도핑된 분리막(315)은 p형 불순물을 포함할 수 있으나, 이에 제한되지 않는다. 실시예에 따르면, 도핑된 분리막(315)은 생략될 수 있다.
제2 소자 분리 패턴(320)이 상부 기판(300) 내에서, 상부 기판(300)의 제2 면(300b)에 인접하여 제공될 수 있다. 도 3b에 도시된 바와 같이, 제2 소자 분리 패턴(320)은 평면적 관점에서 제1 소자 분리 패턴(310)과 중첩되며, 제2 소자 분리 패턴(320)은 제1 소자 분리 패턴(310)과 연결될 수 있다. 제2 소자 분리 패턴(320)은 얕은 소자 분리막(STI)으로, 제1 소자 분리 패턴(310)보다 얕은 깊이를 가질 수 있다. 제2 소자 분리 패턴(320)은 제1 소자 분리 패턴(310)과 동일한 물질을 포함할 수 있으나, 이에 제한되지 않는다. 제2 소자 분리 패턴(320)은 제1 소자 분리 패턴(310)의 측벽 상에 제공되며, 상부 기판(300)의 제2 면(300b)을 따라 제1 소자 분리 패턴(310)으로부터 옆으로 연장될 수 있다. 제2 소자 분리 패턴(320)의 상면(320a)은 상부 기판(300)의 제1 면(300a)으로부터 이격되고, 제1 소자 분리 패턴(310)의 상면(310a)보다 상부 기판(300)의 제2 면(300b)에 더 인접할 수 있다. 도 3b에 도시된 바와 같이, 제2 소자 분리 패턴(320)은 활성 영역을 정의할 수 있다. 활성 영역은 트랜스퍼 트랜지스터(Tx), 소스 팔로워 트랜지스터(Sx), 리셋 트랜지스터(Rx), 및 선택 트랜지스터(Ax)의 동작을 위한 영역으로, 도 3c에서 플로팅 확산 영역(FD) 및 소스/드레인 영역들(SDR)을 포함할 수 있다. 플로팅 확산 영역(FD) 및 소스/드레인 영역들(SDR)은 상부 기판(300) 내에서 상부 기판(300)의 제2 면(300b)에 인접하여 배치될 수 있다. 플로팅 확산 영역(FD) 및 소스/드레인 영역들(SDR)은 제2 도전형의 불순물로 도핑된 영역일 수 있다. 실시예들에 따르면, 플로팅 확산 영역(FD) 및 소스/드레인 영역들(SDR)은 n형 불순물을 포함할 수 있다.
광전 변환 영역(PD1, PD2)이 상부 기판(300) 내에서 각 픽셀들(PX)에 제공될 수 있다. 광전 변환 영역(PD1, PD2)은 도 2의 광전 변환 영역(PD)과 동일한 기능 및 역할을 수행할 수 있다. 광전 변환 영역(PD1, PD2)은 제1 불순물 영역(PD1) 및 제2 불순물 영역(PD2)을 포함할 수 있다. 제1 불순물 영역(PD1)은 제1 도전형의 불순물로 도핑된 영역일 수 있다. 제1 불순물 영역(PD1)은 제2 불순물 영역(PD2)보다 상부 기판(300)의 제2 면(300b)에 인접할 수 있다. 제2 불순물 영역(PD2)은 제2 도전형의 불순물로 도핑된 영역일 수 있다.
트랜스퍼 게이트(TG)가 상부 기판(300)의 각 픽셀들(PX)에 배치될 수 있다. 소스 팔로워 게이트(SG), 리셋 게이트(RG), 및 선택 게이트(AG)는 각 픽셀들(PX)에서 트랜스퍼 게이트(TG)의 일 측에 배치될 수 있다. 트랜스퍼 게이트(TG), 소스 팔로워 게이트(SG), 리셋 게이트(RG), 및 선택 게이트(AG)는 상부 기판(300)의 제2 면(300b) 상에 배치되며, 플랫형(flat-type) 구조를 가질 수 있다. 예를 들어, 게이트들(TG, SG, RG, AG)의 상면들은 상부 기판(300)의 제2 면(300b)보다 낮은 레벨에 제공되고, 상부 기판(300)의 제2 면(300b)과 실질적으로 평행할 수 있다. 게이트들(TG, SG, RG, AG)은 폴리 실리콘을 포함할 수 있다. 게이트들(TG, SG, RG, AG)은 불순물을 포함할 수 있다. 게이트들(TG, SG, RG, AG)에 포함된 불순물은 소스/드레인 영역들(SDR)에 포함된 불순물과 동일할 수 있다. 게이트들(TG, SG, RG, AG)에 포함된 불순물은 제1 하부 게이트(G1) 및 제2 하부 게이트(G2) 중에서 어느 하나(예를 들어, 제2 하부 게이트(G2))에 포함된 불순물과 동일할 수 있다. 게이트들(TG, SG, RG, AG)에 포함된 불순물은 제1 하부 게이트(G1) 및 제2 하부 게이트(G2) 중에서 다른 하나(예를 들어, 제1 하부 게이트(G1))에 포함된 불순물보다 더 큰 평균 원자 크기를 가질 수 있다.
게이트 절연막들(GIL)이 상부 기판(300) 및 게이트들(TG, SG, RG, AG) 사이에 각각 개재될 수 있다. 게이트 절연막들(GIL)은 실리콘 산화물을 포함하되, 질소를 실질적으로 포함하지 않을 수 있다. 본 명세서에서 “어떠한 원소/물질을 포함하지 않는다”는 것은 실질적으로 상기 물질을 포함하지 않는 것을 의미한다. 즉, “어떠한 원소/물질 포함하지 않는다”는 것은 공정상 오차 범위를 포함하며, 의도적으로 어떤 구성요소에 원소/물질을 포함시키도록 구성된 공정을 수행하지 않았음을 의미한다. 상부 기판(300) 및 게이트들(TG, SG, RG, AG) 사이에 별도의 실리콘 질화막(미도시)이 개재되지 않을 수 있다. 예를 들어, 게이트 절연막들(GIL)은 상부 기판(300) 및 게이트들(TG, SG, RG, AG)과 각각 물리적으로 접촉할 수 있다. 게이트들(TG, SG, RG, AG) 중에서 어느 하나가 이동 능력이 우수한 불순물을 포함하는 경우, 상부 기판(300) 및 상기 게이트들(TG, SG, RG, AG) 중 어느 하나 사이에 별도의 실리콘 질화막이 요구될 수 있다. 이 경우, 실리콘 질화막(미도시)은 상부 기판(300) 및 게이트들(TG, SG, RG, AG) 사이에 각각 개재될 수 있다. 실시예들에 따르면, 게이트들(TG, SG, RG, AG) 각각은 비교적 낮은 이동 능력을 갖는 불순물을 포함할 수 있다. 예를 들어, 게이트들(TG, SG, RG, AG)은 비소(As) 또는 인(P), 바람직하게는 비소(As)를 포함하여, 상부 트랜지스터들(Tx, Sx, Rx, Ax)이 NMOS로 구동할 수 있다. 상부 기판(300) 및 게이트들(TG, SG, RG, AG) 사이에 별도의 실리콘 질화막의 형성이 요구되지 않아, 이미지 센서(1)의 제조가 간소화될 수 있다. 그러나, 게이트들(TG, SG, RG, AG)에 포함된 불순물은 비소(As) 또는 인(P)에 한정되지 않을 수 있다. 예를 들어, 게이트들(TG, SG, RG, AG)은 p형 불순물을 포함하며, 상기 p형 불순물은 낮은 이동도를 갖는 불순물일 수 있다.
버퍼막(330), 컬러 필터들(332), 및 마이크로렌즈들(333)이 상부 기판(300)의 제1 면(300a) 상에 배치될 수 있다. 그리드 패턴(331)이 버퍼막(330) 내에 제공될 수 있다. 실시예에 따르면, 그리드 패턴(331)은 생략될 수 있다. 컬러 필터들(332) 및 마이크로 렌즈들(333)은 각 픽셀들(PX)에 제공될 수 있다.
이미지 센서(1)에서, 광은 상부 기판(300)의 제1 면(300a) 상으로 입사할 수 있다. 배선층(200)은 상부 기판(300)의 제2 면(300b) 상에 배치되어, 이미지 센서(1)의 광전 효율이 향상될 수 있다. 도전 패턴(202)은 플로팅 확산 영역(FD) 및 소스/드레인 영역들(SDR)과 전기적으로 연결될 수 있다. 도시되지 않았으나, 도전 패턴(202)은 게이트들(TG, SG, RG, AG)과 접속할 수 있다.
도 4a는 실시예에 따른 이미지 센서를 나타낸 것으로, 도 3a의 Ⅰ영역을 확대 도시한 평면에 대응된다. 도 4b는 도 4a의 Ⅳ-Ⅴ선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4a 및 도 4b를 도 1 및 도 2와 함께 참조하면, 이미지 센서(2)는 하부 기판(100), 배선층(200), 및 상부 기판(300)을 포함할 수 있다. 하부 기판(100)은 제1 도전형의 불순물을 포함할 수 있다. 하부 기판(100)은 제1 도전형의 제1 하부 트랜지스터(X1) 및 제2 도전형의 제2 하부 트랜지스터(X2)를 포함할 수 있다. 게이트 절연 패턴(130)이 제1 하부 게이트(G1)와 하부 기판(100) 사이 그리고 제2 하부 게이트(G2)와 하부 기판(100) 사이에 제공될 수 있다. 게이트 절연 패턴(130)은 실리콘 산화물 패턴(131) 및 실리콘 질화물 패턴(132)을 포함할 수 있다. 배선층(200)은 하부 기판(100) 상에서 소스/드레인 부들(110, 120) 및 하부 게이트들(G1, G2)과 접속할 수 있다.
상부 기판(300)이 배선층(200) 상에 배치될 수 있다. 상부 기판(300)은 하부 기판(100)과 동일한 도전형의 불순물, 예를 들어, 제1 도전형의 불순물을 포함할 수 있다. 상부 기판(300)은 상부 트랜지스터들(Tx, X)을 포함할 수 있다. 하부 트랜지스터들(X1, X2)이 로직 트랜지스터로 기능을 하여, 상부 트랜지스터들(Tx, X)은 트랜스퍼 트랜지스터들(Tx) 및 독출 트랜지스터(X)를 포함할 수 있다. 예를 들어, 트랜스퍼 트랜지스터(Tx)는 앞서 도 2, 및 도 3a 내지 도 3c에서 설명한 바와 동일하며, 독출 트랜지스터(X)는 도 2에서 설명한 소스 팔로워 트랜지스터(Sx), 리셋 트랜지스터(Rx), 및 선택 트랜지스터(Ax) 중에서 어느 하나에 해당할 수 있다. 서로 이웃한 픽셀들(PX)은 배선층(200)을 통해 독출 트랜지스터(X)를 공유할 수 있다. 이에 따라, 이미지 센서(2)의 집적도가 향상될 수 있다. 하부 기판(100)이 로직 트랜지스터들을 포함하여, 상부 트랜지스터들(Tx, X)은 로직 트랜지스터로 기능하지 않을 수 있다. 상부 트랜지스터들(Tx, X) 각각은 이미지 트랜지스터로 기능할 수 있다. 상부 트랜지스터들(Tx, X) 각각은 동일한 도전형을 가질 수 있다. 예를 들어, 상부 트랜지스터들(Tx, X) 각각은 제2 도전형의 트랜지스터이고, 제1 도전형의 트랜지스터는 상부 기판(300) 상에 제공되지 않을 수 있다.
제1 소자 분리 패턴(310), 도핑된 분리막(315), 제2 소자 분리 패턴(320), 및 광전 변환 영역(PD1, PD2)이 상부 기판(300) 내에서 각 픽셀(PX)에 제공될 있다. 제1 소자 분리 패턴(310)의 상면(310a)에서의 너비(W1)는 제1 소자 분리 패턴(310)의 하면에서의 너비(W2)보다 좁을 수 있다. 이 때, 제1 소자 분리 패턴(310)의 상면(310a)은 상부 기판(300)의 제1 면(300a)에 인접한 면으로, 제1 소자 분리 패턴(310)의 하면은 제2 소자 분리 패턴(320)에 인접한 면으로 정의될 수 있다. 제1 소자 분리 패턴(310)의 너비는 그 하면에서 상면(310a)으로 갈수록 좁아질 수 있다. 도 4a에 도시된 바와 같이, 제2 소자 분리 패턴(320)은 평면적 관점에서 제1 소자 분리 패턴(310)과 중첩되며, 도 4b에 도시된 바와 같이, 제2 소자 분리 패턴(320)의 적어도 일부는 제1 소자 분리 패턴(310)과 연결될 수 있다. 제2 소자 분리 패턴(320)은 상부 기판(300) 내에 제공되며, 플로팅 확산 영역(FD) 및 소스/드레인 영역들(SDR)을 정의할 수 있다. 플로팅 확산 영역(FD) 및 소스/드레인 영역들(SDR)은 제2 도전형의 불순물로 도핑된 영역일 수 있다.
트랜스퍼 게이트(TG) 및 독출 게이트(G)가 상부 기판(300)의 각 픽셀(PX)에 배치될 수 있다. 트랜스퍼 게이트(TG)는 앞서 설명한 바와 동일할 수 있다. 독출 게이트(G)는 도 2, 및 도 3a 내지 도 3c에서 설명한 소스 팔로워 게이트(SG), 리셋 게이트(RG), 및 선택 게이트(AG) 중에서 어느 하나에 해당할 수 있다. 서로 이웃한 픽셀들(PX)은 배선층(200)을 통해 독출 게이트(G)를 공유할 수 있다. 픽셀들(PX)에서 독출 게이트(G)의 개수 및 배치는 도시된 바에 한정되지 않고 다양할 수 있다. 예를 들어, 픽셀들(PX)은 3개의 소자 구조, 5개의 소자 구조 또는 4개의 소자 구조와 유사한 포토게이트 구조로 구성될 수도 있다.
게이트 절연막들(GIL)이 상부 기판(300) 및 게이트들(TG, G) 사이에 각각 개재될 수 있다. 게이트 절연막들(GIL)은 실리콘 산화물을 포함하되, 질소를 포함하지 않을 수 있다. 상부 기판 및 게이트들(TG, G) 사이에 별도의 실리콘 질화막(미도시)이 개재되지 않을 수 있다. 게이트 절연막들(GIL)은 상부 기판(300) 및 게이트들(TG, G)과 물리적으로 접촉할 수 있다.
버퍼막(330), 그리드 패턴(331), 컬러 필터들(332), 및 마이크로렌즈들(333)이 상부 기판(300)의 제1 면(300a) 상에 제공될 수 있다. 배선층(200)은 게이트들(TG, G), 플로팅 확산 영역(FD), 및 소스/드레인 영역들(SDR)과 전기적으로 연결될 수 있다.
도 5는 실시예에 따른 이미지 센서를 나타낸 단면도로, 도 4a의 Ⅳ-Ⅴ선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5를 도 4a와 함께 참조하면, 이미지 센서(3)는 하부 기판(100), 배선층(200), 및 상부 기판(300)을 포함할 수 있다. 하부 기판(100) 및 배선층(200)은 도 4a 및 도 4b에서 설명한 바와 동일할 수 있다. 예를 들어, 하부 기판(100)은 제1 도전형의 기판일 수 있다. 하부 트랜지스터(X1, X2)들은 제1 도전형의 제1 하부 트랜지스터(X1) 및 제2 도전형의 제2 하부 트랜지스터(X2)를 포함할 수 있다. 게이트 절연 패턴(130)은 실리콘 산화물 패턴(131) 및 실리콘 질화물 패턴(132)을 포함할 수 있다.
상부 기판(300)은 제1 도전형의 기판일 수 있다. 상부 트랜지스터들(Tx, X)은 트랜스퍼 트랜지스터(Tx) 및 독출 트랜지스터(T)를 포함할 수 있다. 상부 기판(300) 상에 로직 트랜지스터가 제공되지 않을 수 있다. 상부 트랜지스터들(Tx, X) 각각은 제2 도전형의 트랜지스터이고, 제1 도전형의 트랜지스터는 상부 기판(300)에 제공되지 않을 수 있다.
상부 기판(300)은 제1 소자 분리 패턴(310), 도핑된 분리막(315), 제2 소자 분리 패턴(320), 광전 변환 영역(PD1, PD2), 플로팅 확산 영역(FD), 및 소스/드레인 영역들(SDR), 트랜스퍼 게이트(TG) 및 독출 게이트(G)를 포함할 수 있다. 트랜스퍼 게이트(TG)의 상면(TGa)은 상부 기판(300) 내에 배치될 수 있다. 예를 들어, 트랜스퍼 게이트(TG)의 상면(TGa)은 제1 불순물 영역(PD1) 내에 배치될 수 있다. 트랜스퍼 게이트(TG)는 상부 기판(300) 내로 연장된 제1 부분(TG1) 및 상부 기판(300)의 제2 면(300b) 상에서 배선층(200)에 덮힌 제2 부분(TG2)을 포함할 수 있다. 제2 부분(TG2)은 제1 부분(TG1)과 연결될 수 있다. 독출 게이트(G)는 상부 기판(300)의 제2 면(300b) 상에 배치되는 플랫형(flat-type) 구조를 가질 수 있다. 예를 들어, 독출 게이트(G)의 상면들은 기판의 제2 면(300b)보다 낮은 레벨에 배치되며, 상부 기판(300)의 제2 면(300b)과 나란할 수 있다.
게이트 절연막들(GIL)이 상부 기판(300) 및 게이트들(TG, G) 사이에 각각 개재될 수 있다. 게이트 절연막들(GIL)은 상부 기판(300)의 제2 면(300b) 상에서 트랜스퍼 게이트(TG)의 제1 부분(TG1)을 따라 상부 기판(300) 내로 연장될 수 있다. 게이트 절연막들(GIL)은 상부 기판(300)과 트랜스퍼 게이트(TG)의 제2 부분(TG2) 사이, 그리고 상부 기판(300)과 독출 게이트(G) 사이에 개재될 수 있다. 게이트 절연막들(GIL)은 실리콘 산화물을 포함하되, 질소를 실질적으로 포함하지 않을 수 있다. 상부 기판(300) 및 게이트들(TG, G) 사이에 별도의 실리콘 질화막(미도시)이 개재되지 않을 수 있다.
도 6은 실시예에 따른 이미지 센서를 나타낸 단면도로, 도 4a의 Ⅳ-Ⅴ선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6을 도 4a와 함께 참조하면, 이미지 센서(4)는 하부 기판(100), 배선층(200), 및 상부 기판(300)을 포함할 수 있다. 하부 기판(100)은 제1 도전형의 불순물을 포함할 수 있다. 하부 기판(100)은 하부 트랜지스터들(X1, X2)을 포함할 수 있다.
상부 기판(300)이 배선층(200) 상에 배치될 수 있다. 상부 기판(300)은 하부 기판(100)과 다른 도전형의 불순물, 예를 들어, 제2 도전형의 불순물을 포함할 있다. 상부 트랜지스터들(Tx, X) 각각은 동일한 도전형의 트랜지스터일 수 있다. 예를 들어, 상부 트랜지스터들(Tx, X) 각각은 제2 도전형의 트랜지스터이고, 제1 도전형의 트랜지스터는 상부 기판(300)에 제공되지 않을 수 있다. 트랜스퍼 게이트(TG) 및 독출 게이트(G)가 상부 기판(300)의 각 픽셀들(PX)에 배치될 수 있다. 트랜스퍼 게이트(TG) 및 독출 게이트(G)는 앞서 설명한 바와 동일할 수 있다. 상부 기판(300)은 제1 소자 분리 패턴(310), 도핑된 분리막(315), 및 제2 소자 분리 패턴(320)을 포함할 수 있다.
웰 영역(340)이 상부 기판(300) 내에 제공될 수 있다. 웰 영역(340)은 상부 기판(300)과 다른 종류의 도전형, 예를 들어, 제1 도전형의 불순물을 포함할 수 있다. 웰 영역(340) 내에 광전 변환 영역(PD1, PD2), 플로팅 확산 영역(FD), 및 소스/드레인 영역들(SDR)이 제공될 수 있다. 광전 변환 영역(PD1, PD2), 플로팅 확산 영역(FD), 및 소스/드레인 영역들(SDR)은 앞서 설명한 바와 동일한 종류의 불순물을 포함할 수 있다. 예를 들어, 제1 불순물 영역(PD1)은 제1 도전형의 불순물로 도핑된 영역일 수 있다. 제2 불순물 영역(PD2), 플로팅 확산 영역(FD), 및 소스/드레인 영역들(SDR)은 제2 도전형의 불순물로 도핑된 영역일 수 있다.
게이트 절연막들(GIL)이 상부 기판(300) 및 게이트들(TG, G) 사이에 각각 개재될 수 있다. 게이트 절연막들(GIL)은 실리콘 산화물을 포함하되, 질소를 포함하지 않을 수 있다. 게이트 절연막들(GIL)은 상부 기판(300) 및 게이트들(TG, G)과 각각 물리적으로 접촉할 수 있다.
도 7a는 내지 도 7i는 실시예에 따른 이미지 센서의 제조 방법을 도시한 단면도들로, 도 4a의 Ⅳ-Ⅴ선을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략하며, 도 7a는 내지 도 7i에서 상면 및 하면은 그 상하에 무관하게 도 4b를 기준으로 기술한다.
도 7a를 참조하면, 하부 배선층(210)이 하부 기판(100) 상에 형성될 수 있다. 하부 기판(100)은 도 4a 및 도 4b에서 설명한 바와 동일할 수 있다. 하부 기판(100)은 제1 도전형의 기판일 수 있다. 제2 도전형의 불순물이 하부 기판(100) 내에 주입되어, 도핑된 웰 영역(115)이 형성될 수 있다. 산화 공정에 의해, 산화막(미도시)이 하부 기판(100)의 상면 상에 성장될 수 있다. 상기 산화막은 실리콘 산화물을 포함할 수 있다. 상기 산화막 상에 질소의 이온 주입 공정 및 열처리 공정이 수행될 수 있다. 열처리 공정에 의해, 산화막 내에 주입된 질소가 어닐링되어, 질화막(미도시)이 상기 산화막 상에 형성될 수 있다. 산화막 및 질화막의 패터닝에 의해, 실리콘 산화물 패턴(131) 및 실리콘 질화물 패턴(132)이 각각 형성될 수 있다. 게이트 절연 패턴(130)은 실리콘 산화물 패턴(131) 및 실리콘 질화물 패턴(132)을 포함할 수 있다. 제1 하부 게이트(G1), 제1 소스/드레인 부들(110), 제2 하부 게이트(G2), 및 제2 소스/드레인 부들(120)이 형성되어, 제1 하부 트랜지스터(X1) 및 제2 하부 트랜지스터(X2)가 제조될 수 있다. 예를 들어, 제1 하부 트랜지스터(X1)는 p형 트랜지스터이고, 제2 하부 트랜지스터(X2)는 n형 트랜지스터일 수 있으나, 이에 제한되지 않는다. 제1 하부 게이트(G1)는 제1 소스/드레인 부들(110)과 동일한 불순물을 포함할 수 있으며, 제2 하부 게이트(G2)는 제2 소스/드레인 부들(120)과 동일한 불순물을 포함할 수 있다. 예를 들어, 제1 하부 게이트(G1)는 붕소(B)를 포함하고, 제2 하부 게이트(G2)는 비소(As) 또는 인(P)을 포함할 수 있다.
하부 배선층(210)이 하부 기판(100) 상에 형성되며, 제1 및 제2 하부 게이트들(G1, G2)을 덮을 수 있다. 하부 배선층(210)은 절연 패턴(201) 및 도전 패턴(202)을 포함할 수 있다. 도전 패턴(202)은 제1 하부 게이트(G1), 제1 소스/드레인 부들(110), 제2 하부 게이트(G2), 및 제2 소스/드레인 부들(120)과 접속할 수 있다. 제1 패드(211)가 하부 배선층(210)의 상면 상에 형성될 수 있다.
도 7b를 참조하면, 제1 도전형의 상부 기판(300)이 준비될 수 있다. 상부 기판(300)은 서로 대향되는 제1 면(300a) 및 제2 면(300b)을 가질 수 있다. 상부 기판(300) 내에 복수의 불순물 주입 공정이 수행되어, 광전 변환 영역(PD1, PD2)이 형성될 수 있다. 광전 변환 영역(PD1, PD2)은 제1 불순물 영역(PD1) 및 제2 불순물 영역(PD2)을 포함할 수 있다. 제1 불순물 영역(PD1)은 제2 불순물 영역(PD2)보다 상부 기판(300)의 제2 면(300b)에 인접할 수 있다. 상부 기판(300)의 제2 면(300b)을 노출시키는 제1 마스크 패턴(410)이 형성될 수 있다. 제1 마스크 패턴(410)을 사용한 식각 공정에 의해, 제1 트렌치(321)가 상부 기판(300) 내에 형성될 수 있다.
도 7c를 참조하면, 제2 트렌치(311)가 상부 기판(300) 내에 형성될 수 있다. 예를 들어, 제2 마스크 패턴(420)이 상부 기판(300)의 제2 면(300b) 상에 형성되어, 제1 트렌치(321)의 바닥면을 노출시킬 수 있다. 제2 마스크 패턴(420)을 사용하여, 상부 기판(300)이 식각될 수 있다. 상기 식각 공정에 의해 제2 트렌치(311)가 상부 기판(300) 내에 형성될 수 있다. 제2 트렌치(311)의 깊이는 제1 트렌치(321)의 깊이보다 깊을 수 있다. 평면적 관점에서, 제2 트렌치(311)는 제1 트렌치(321)와 중첩될 수 있다. 제2 트렌치(311)의 너비는 상부 기판(300)의 제1 면(300a)에 인접할수록 더 좁아질 수 있다. 제2 트렌치(311) 내에 불순물이 주입되어, 도핑된 분리막(315)이 형성될 수 있다. 도핑된 분리막(315)은 제1 도전형의 불순물 포함할 수 있다. 제1 마스크 패턴(410) 및 제2 마스크 패턴(420)이 제거될 수 있다. 실시예들에 따르면, 제1 트렌치(321) 및 제2 트렌치(311)의 형성 순서는 이에 제한되지 않으며, 다양할 수 있다. 예를 들어, 제2 트렌치(311)가 형성된 후, 제1 트렌치(321)가 형성될 수 있다.
도 7d를 참조하면, 소자 분리 패턴들(310, 320), 절연층(GILa), 및 게이트층(Ga)이 상부 기판(300)에 형성될 수 있다. 실시예들에 따르면, 제1 트렌치(321) 및 제2 트렌치(311) 내에 절연 물질이 제공되어, 제1 소자 분리 패턴(310) 및 제2 소자 분리 패턴(320)이 형성될 수 있다. 제1 소자 분리 패턴(310)은 제2 소자 분리 패턴(320)과 동일한 물질을 포함할 수 있다. 제1 소자 분리 패턴(310)의 상면(310a)에서의 너비(W1)는 제1 소자 분리 패턴(310)의 하면에서의 너비(W2)보다 좁을 수 있다. 제1 소자 분리 패턴(310)의 상면(310a)은 상부 기판(300)의 제1 면(300a)에 인접한 면일 수 있다. 제1 소자 분리 패턴(310)에 의해 픽셀들(PX)이 정의될 수 있다.
절연층(GILa)이 상부 기판(300)의 제2 면(300b) 상에서 형성될 수 있다. 절연층(GILa)은 실리콘 산화물을 포함할 수 있다. 질소 이온 주입 공정 및 열처리 공정(예를 들어, 어닐링 공정)이 생략되어, 절연층(GILa)은 실리콘 질화물을 포함하지 않을 수 있다. 절연층(GILa)은 각 픽셀들(PX)에 동시에 형성될 수 있다. 게이트층(Ga)이 절연층(GILa) 상에 형성될 수 있다. 게이트층(Ga)은 폴리실리콘을 포함할 수 있다.
도 7e를 참조하면 게이트 절연막들(GIL), 게이트들(TG, G), 플로팅 확산 영역(FD), 및 소스/드레인 영역들(SDR)이 상부 기판(300) 상에 형성될 수 있다. 예를 들어, 절연층(GILa) 및 게이트층(Ga)이 패터닝되어, 게이트 절연막들(GIL) 및 게이트들(TG, G)이 형성될 수 있다.
상부 기판(300)의 제2 면(300b) 상에 제2 소자 분리 패턴(320)을 덮는 마스크막(430)이 형성될 수 있다. 제2 도전형의 불순물이 마스크막(430)에 의해 노출된 상부 기판(300)의 제2 면(300b) 상에 주입되어, 플로팅 확산 영역(FD) 및 소스/드레인 영역들(SDR)이 형성될 수 있다. 상기 제2 도전형의 불순물은 게이트들(TG, G)에 함께 주입될 수 있다. 상부 기판(300) 상에 형성된 게이트들(TG, G) 각각 및 소스/드레인 영역들(SDR) 각각은 제2 도전형의 불순물을 포함할 수 있다. 제1 도전형의 소스/드레인 영역들(SDR)은 형성되지 않아, 이미지 센서(2)의 제조가 간소화될 수 있다. 예를 들어, 제2 도전형의 소스/드레인 영역들(SDR)을 덮는 마스크(미도시)의 형성 및 제1 도전형의 불순물 주입 공정은 생략될 수 있다. 소스/드레인 영역들(SDR)의 형성을 위한 불순물 주입 공정에서, 비교적 낮은 이동 능력을 갖는 불순물, 예를 들어, 비소(As) 또는 인(P)이 사용될 수 있다. 따라서, 상기 불순물의 이동을 방지하기 위한 실리콘 질화막(미도시)의 형성 공정이 생략될 수 있다. 이에 따라, 이미지 센서(2)의 제조가 더 간소화될 수 있다. 마스크막(430)은 제거될 수 있다.
도 7f를 참조하면, 상부 기판(300)의 제2 면(300b) 상에 상부 배선층(220)이 형성되어, 게이트들(TG, G)을 덮을 수 있다. 상부 배선층(220)은 절연 패턴(201) 및 도전 패턴(202)을 포함할 수 있다. 도전 패턴(202)은 플로팅 확산 영역(FD), 소스/드레인 영역들(SDR), 및 게이트들(TG, G)과 접속할 수 있다. 상부 배선층(220)의 하면에 제2 패드(221)가 제공될 수 있다.
도 7g를 참조하면, 상부 기판(300)이 하부 기판(100) 상에 적층될 수 있다. 이 때, 도 7a에서 설명한 바와 같이 제조된 하부 기판(100) 및 하부 배선층(210)이 준비될 수 있다. 상부 기판(300)은 도 7b 내지 도 7f와 같이 제조될 수 있다. 상부 기판(300)이 뒤집어져, 상부 기판(300)의 제1 면(300a)이 위를 향할 수 있다. 상부 배선층(220)의 제2 패드(221)가 하부 배선층(210)의 제1 패드(211)와 접속하여, 상부 배선층(220)이 하부 배선층(210)과 전기적으로 연결될 수 있다. 배선층(200)은 하부 기판(100) 및 상부 기판(300) 사이에 제공되며, 하부 배선층(210) 및 상부 배선층(220)을 포함할 수 있다. 상부 기판(300)은 배선층(200)에 의해 하부 기판(100)과 전기적으로 연결될 수 있다.
도 7h를 참조하면, 상부 기판(300)의 제1 면(300a) 상에 화학적 기계적 연마(CMP, chemical mechanical polishing) 또는 그라인딩 공정이 수행되어, 파선으로 도시된 바와 같이, 상부 기판(300)의 일부가 제거될 수 있다. 상부 기판(300)의 제거는 제1 소자 분리 패턴(310)의 상면(310a)이 노출될 때 또는 그 이후까지 진행될 수 있다.
도 7i를 참조하면, 버퍼막(330), 그리드 패턴(331), 컬러 필터들(332), 및 마이크로렌즈들(333)이 상부 기판(300)의 제1 면(300a) 상에 형성될 수 있다. 지금까지 설명한 제조예에 의해, 도 4a 및 도 4b의 이미지 센서(2)의 제조가 완성될 수 있다.
도 8은 실시예에 따른 이미지 센서를 나타낸 단면도로, 도 4a의 Ⅳ-Ⅴ선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 8를 도 1, 도 2, 및 도 4a와 함께 참조하면, 이미지 센서(5)는 하부 기판(100), 배선층(200), 및 상부 기판(300)을 포함할 수 있다. 하부 기판(100), 배선층(200), 및 상부 기판(300)은 도 1, 도 2, 도 4a, 및 도 4b에서 설명한 바와 동일할 수 있다. 이미지 센서(5)는 도 7a 내지 도 7i에서 설명한 바와 같이 제조될 수 있다. 제1 소자 분리 패턴(310)의 상면에서의 너비(W1)는 제1 소자 분리 패턴(310)의 하면에서의 너비(W2)보다 좁을 수 있다. 다만, 도 7g의 상부 기판(300)의 연마 또는 그라인딩 공정은 제1 소자 분리 패턴(310)의 상면(310a)이 노출되지 않을 때까지 수행될 수 있다. 제1 소자 분리 패턴(310)의 상면(310a)은 기판의 제1 면(300a)으로부터 이격될 수 있다.
도 9a는 내지 도 9e는 실시예에 따른 이미지 센서의 제조 방법을 도시한 단면도들로, 도 4a의 Ⅳ-Ⅴ선을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 9a를 참조하면, 상부 기판(300) 내에 제2 소자 분리 패턴(320), 광전 변환 영역(PD1, PD2), 플로팅 확산 영역(FD), 및 소스/드레인 영역들(SDR)이 형성될 수 있다. 상부 기판(300)의 제2 면(300b) 상에 게이트 절연막들(GIL), 게이트들(TG, G) 및 하부 배선층(210)이 형성될 수 있다. 제2 소자 분리 패턴(320), 광전 변환 영역(PD1, PD2), 플로팅 확산 영역(FD), 소스/드레인 영역들(SDR), 게이트 절연막들(GIL), 게이트들(TG, G) 및 상부 배선층(220)은 도 7b 내지 도 7f에서 설명한 바와 동일하게 형성될 수 있다. 다만, 도 7b 및 도 7c에서 설명한 제1 소자 분리 패턴(310)은 형성되지 않을 수 있다.
도 9b를 참조하면, 상부 배선층(220)이 하부 기판(100)을 향하도록, 상부 기판(300)이 하부 기판(100) 상에 제공될 수 있다. 여기에서, 도 7a에서 설명한 바와 같이 제조된 하부 기판(100) 및 하부 배선층(210)이 사용될 수 있다. 상부 기판(300) 및 상부 배선층(220)은 도 9a에서 설명한 바와 같이 제조될 수 있다. 상부 배선층(220)의 제2 패드(221)가 하부 배선층(210)의 제1 패드(211)와 접속하여, 상부 배선층(220)이 하부 배선층(210)에 연결될 수 있다. 배선층(200)은 하부 기판(100) 및 상부 기판(300) 사이에 제공될 수 있다.
도 9c를 참조하면, 상부 기판(300)의 제1 면(300a) 상에 화학적 기계적 연마(CMP, chemical mechanical polishing) 또는 그라인딩 공정이 수행되어, 파선으로 도시된 바와 같이, 상부 기판(300)의 일부가 제거될 수 있다.
도 9d를 참조하면, 제1 소자 분리 패턴(310)이 상부 기판(300) 내에 형성되어, 픽셀들(PX)을 정의할 수 있다. 예를 들어, 상부 기판(300)의 제1 면(300a) 상에 제2 마스크 패턴(421)이 형성되어, 상부 기판(300)의 제1 면(300a)을 노출시킬 수 있다. 제2 마스크 패턴(421)에 의해 노출된 상부 기판(300)이 식각되어, 제2 트렌치(311)가 상부 기판(300) 내에 형성될 수 있다. 이 때, 제2 소자 분리 패턴(320)이 식각 정지막의 역할을 하여, 제2 트렌치(311)는 제2 소자 분리 패턴(320)을 노출시킬 수 있다. 제2 트렌치(311)의 너비는 상부 기판(300)의 제2 면(300b)에 인접할수록 더 좁아질 수 있다. 도시된 바와 달리, 제2 트렌치(311)는 제2 소자 분리 패턴(320) 내로 더 연장될 수 있다. 제2 트렌치(311) 내에 절연 물질이 제공되어, 제1 소자 분리 패턴(310)이 형성될 수 있다. 제1 소자 분리 패턴(310)의 상면(310a)에서의 너비(W3)는 제1 소자 분리 패턴(310)의 하면(310b)에서의 너비(W4) 보다 더 넓을 수 있다. 도 7c와 달리, 도핑된 분리막(315)은 형성되지 않을 수 있다. 이 후, 제2 마스크 패턴(421)은 제거될 수 있다.
도 9e를 참조하면, 버퍼막(330), 그리드 패턴(331), 컬러 필터들(332), 및 마이크로렌즈들(333)이 상부 기판(300)의 제1 면(300a) 상에 형성될 수 있다. 지금까지 설명한 제조예에 의해, 이미지 센서(6)의 제조가 완성될 수 있다.
도 10은 실시예에 따른 이미지 센서를 나타낸 단면도로, 도 4a의 Ⅳ-Ⅴ선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 10을 도 1, 도 2, 및 도 4a와 함께 참조하면, 이미지 센서(7)는 하부 기판(100), 배선층(200), 및 상부 기판(300)을 포함할 수 있다. 하부 기판(100), 배선층(200), 및 상부 기판(300)은 도 1, 도 4a, 및 도 4b에서 설명한 바와 동일할 수 있다. 이미지 센서(6)는 도 9a 내지 도 9c에서 설명한 바와 동일한 방법에 의해 제조될 수 있다. 예를 들어, 제1 소자 분리 패턴(310)은 도 9b와 같이 형성될 수 있다. 제1 소자 분리 패턴(310)의 상면(310a)에서의 너비(W3)는 제1 소자 분리 패턴(310)의 하면(310b)에서의 너비(W4)보다 넓을 수 있다. 다만, 제1 소자 분리 패턴(310)의 하면(310b)은 제2 소자 분리 패턴(320)과 이격될 수 있다.

Claims (20)

  1. 로직 회로들을 포함하는 하부 기판;
    상기 하부 기판 상에 제공되고, 상기 로직 회로들과 전기적으로 연결되는 배선층; 및
    상기 배선층 상에 제공되며, 픽셀들을 갖는 상부 기판을 포함하되,
    상기 상부 기판은 서로 대향되는 제1 면 및 제2 면을 가지고,
    상기 상부 기판에 제공되는 트랜지스터들 각각은 서로 동일한 도전형을 가지며, 상기 트랜지스터들 각각은:
    상기 상부 기판 내에 제공되는 소스/드레인 영역들;
    상기 상부 기판 상에 배치되는 상부 게이트; 및
    상기 상부 기판 및 상기 상부 게이트 사이에 배치되고, 상기 상부 기판 및 상기 상부 게이트와 물리적으로 접촉하는 실리콘 산화막을 포함하는 이미지 센서.
  2. 제1 항에 있어서,
    상기 실리콘 산화막은 질소를 포함하지 않는 이미지 센서.
  3. 제1 항에 있어서,
    상기 소스/드레인 영역들은 n형 불순물을 포함하는 이미지 센서.
  4. 제1 항에 있어서,
    상기 하부 기판은:
    상기 하부 기판 내에 제공되는 소스/드레인 부들;
    상기 소스/드레인 부들 사이의 채널 영역 상에 제공되는 하부 게이트;
    상기 하부 기판과 상기 하부 게이트 사이에 개재되는 실리콘 산화물 패턴; 및
    상기 실리콘 산화물 패턴 및 상기 하부 게이트 사이에 제공되는 실리콘 질화물 패턴을 포함하는 이미지 센서.
  5. 제4 항에 있어서,
    상기 상부 게이트는 상기 하부 게이트와 동일한 도전형의 불순물을 포함하되, 상기 상부 기판 및 상기 상부 게이트 사이에 실리콘 질화막이 제공되지 않는 이미지 센서.
  6. 제1 항에 있어서,
    상기 상부 게이트는 트랜스터 게이트, 소스 팔로워 게이트, 선택 게이트, 및 리셋 게이트를 포함하는 이미지 센서.
  7. 제6 항에 있어서,
    상기 트랜스퍼 게이트는:
    상기 상부 기판 내로 연장되는 제1 부분; 및
    상기 상부 기판의 상기 제2 면 상에 배치되며, 상기 제1 부분과 연결되는 제2 부분을 포함하는 이미지 센서.
  8. 제7 항에 있어서,
    상기 소스 팔로워 게이트, 상기 선택 게이트, 및 상기 리셋 게이트는 상기 상부 기판의 상기 제2 면 상에서 상기 제2 면과 나란하게 배치되는 이미지 센서.
  9. 제1 항에 있어서,
    상기 상부 기판 내에 제공되며, 상기 픽셀들을 정의하는 제1 소자 분리 패턴; 및
    상기 상부 기판 내에 제공되며, 상기 소스/드레인 영역들을 정의하는 제2 소자 분리 패턴을 포함하는 이미지 센서.
  10. 제9 항에 있어서,
    상기 제2 소자 분리 패턴은 상기 제1 소자 분리 패턴의 측벽 상에 배치되며, 상기 상부 기판의 상기 제1 면으로부터 이격되는 이미지 센서.
  11. 제9 항에 있어서,
    상기 제1 소자 분리 패턴은 상면 및 상기 상면보다 상기 하부 기판의 상기 제2 면에 인접한 하면을 가지고,
    상기 제1 소자 분리 패턴의 상기 상면에서의 너비는 상기 제1 소자 분리 패턴의 상기 하면에서의 너비보다 좁은 이미지 센서.
  12. 제11 항에 있어서,
    상기 제1 소자 분리 패턴의 측벽 상에 제공되는 도핑된 분리막을 더 포함하는 이미지 센서.
  13. 제1 항에 있어서,
    상기 상부 기판 내에서 상기 픽셀들 각각에 제공되는 광전 변환 영역들;
    상기 상부 기판 내에서 상기 상부 기판의 상기 제2 면에 인접하여 배치되는 플로팅 확산 영역;
    상기 상부 기판의 상기 제1 면 상에 배치되는 컬러 필터; 및
    상기 컬러 필터 상의 마이크로렌즈를 포함하는 이미지 센서.
  14. 제1 항에 있어서,
    상기 상부 게이트는 불순물을 포함하고,
    상기 불순물은 비소(As)를 포함하되, 붕소(B)를 포함하지 않는 이미지 센서.
  15. 하부 기판;
    상기 하부 기판 상에 제공되는 소스/드레인 부들;
    상기 하부 기판 상에 제공되는 하부 게이트;
    상기 하부 기판과 상기 하부 게이트 사이에 개재되는 실리콘 산화물 패턴;
    상기 실리콘 산화물 패턴 및 상기 하부 게이트 사이에 개재되는 실리콘 질화물 패턴;
    상기 하부 기판을 덮는 배선층;
    상기 배선층 상에 제공되며, 픽셀들 및 상기 픽셀들 내에 제공되는 광전 변환 영역들을 갖는 상부 기판;
    상기 상부 기판 내에 제공된 소스/드레인 영역들;
    상기 상부 기판 상에 배치된 상부 게이트; 및
    상기 상부 기판 및 상기 상부 게이트 사이에 개재되며, 상기 상부 기판 및 상기 상부 게이트와 접촉하는 실리콘 산화막을 포함하는 이미지 센서,
  16. 제15 항에 있어서,
    상기 소스/드레인 영역들 각각은 동일한 도전형을 가지는 이미지 센서.
  17. 제 15항에 있어서,
    상기 상부 게이트는 상기 하부 게이트와 동일한 도전형의 불순물을 포함하되, 상기 상부 기판 및 상기 상부 게이트 사이에 실리콘 질화막이 제공되지 않는 이미지 센서.
  18. 제15 항에 있어서,
    상기 소스/드레인 부들은 n형 소스/드레인부들 및 p형 소스/드레인 부들을 포함하고,
    상기 하부 게이트는 상기 n형 소스/드레인 부들 사이의 제1 채널 영역 상에 제공되는 제1 게이트 및 상기 p형 소스/드레인 부들 사이의 제2 채널 영역 상에 제공되는 제2 게이트를 포함하며,
    상기 실리콘 질화물 패턴은 상기 하부 기판과 상기 제1 게이트 사이 그리고 상기 하부 기판과 상기 제2 게이트 사이에 각각 개재되는 이미지 센서.
  19. 제15 항에 있어서,
    상기 상부 게이트에 포함된 불순물의 원자 크기는 상기 하부 게이트에 포함된 불순물의 원자 크기보다 더 큰 이미지 센서.
  20. P형 하부 트랜지스터 및 N형 하부 트랜지스터를 포함하는 하부 기판;
    상기 하부 기판 상에 적층되며, 복수의 픽셀들을 갖는 상부 기판; 그리고
    상기 하부 기판 및 상기 상부 기판 사이에 제공되는 배선층을 포함하고,
    상기 상부 기판 내에 제공된 상부 트랜지스터들 각각은 NMOS 트랜지스터이고, 상부 트랜지스터들 각각은 상기 상부 기판 내의 소스/드레인 영역들; 상기 상부 기판의 일면 상의 게이트; 및 상기 게이트 및 상기 상부 기판 사이에 제공된 실리콘 산화막을 포함하되,
    상기 실리콘 산화막은 상기 게이트 및 상기 상부 기판과 물리적으로 접촉하는 이미지 센서.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220020181A (ko) * 2020-08-11 2022-02-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 저 굴절률 그리드 구조체 및 그 형성 방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102589016B1 (ko) * 2016-08-25 2023-10-16 삼성전자주식회사 반도체 소자
US10271037B2 (en) * 2017-01-20 2019-04-23 Semiconductor Components Industries, Llc Image sensors with hybrid three-dimensional imaging
EP4007268A1 (en) * 2017-02-16 2022-06-01 Sony Semiconductor Solutions Corporation Imaging system and imaging device
JP6982977B2 (ja) * 2017-04-24 2021-12-17 キヤノン株式会社 固体撮像装置の製造方法
US10825853B2 (en) * 2017-11-09 2020-11-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor image sensor device with deep trench isolations and method for manufacturing the same
DE102018124703A1 (de) * 2017-11-17 2019-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterstruktur und Verfahren zur Herstellung derselben
CN108831898A (zh) * 2018-05-08 2018-11-16 苏州解光语半导体科技有限公司 一种固态多光谱传感器
CN112889147A (zh) * 2018-12-13 2021-06-01 索尼半导体解决方案公司 固体摄像元件和视频记录装置
US20220352220A1 (en) * 2021-04-28 2022-11-03 Omnivision Technologies, Inc. Pixel layout with photodiode region partially surrounding circuitry
US20210405632A1 (en) * 2021-09-09 2021-12-30 Intel Corporation Technology to cluster multiple sensors towards a self-moderating and self-healing performance for autonomous systems

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5990516A (en) * 1994-09-13 1999-11-23 Kabushiki Kaisha Toshiba MOSFET with a thin gate insulating film
US6897082B2 (en) * 2003-06-16 2005-05-24 Micron Technology, Inc. Method of forming well for CMOS imager
US7279770B2 (en) * 2004-08-26 2007-10-09 Micron Technology, Inc. Isolation techniques for reducing dark current in CMOS image sensors
KR100850289B1 (ko) 2007-06-08 2008-08-04 (주)실리콘화일 적층 구조의 이미지센서 및 그 제조방법
US7781716B2 (en) 2008-03-17 2010-08-24 Eastman Kodak Company Stacked image sensor with shared diffusion regions in respective dropped pixel positions of a pixel array
KR20080085798A (ko) 2008-08-05 2008-09-24 이영주 적층형 열화상 센서장치
US8294159B2 (en) 2009-10-12 2012-10-23 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8637910B2 (en) 2009-11-06 2014-01-28 Samsung Electronics Co., Ltd. Image sensor
TWI420662B (zh) * 2009-12-25 2013-12-21 Sony Corp 半導體元件及其製造方法，及電子裝置
KR101745638B1 (ko) 2011-01-12 2017-06-09 삼성전자 주식회사 광대역 갭 물질층 기반의 포토 다이오드 소자, 및 그 포토 다이오드 소자를 포함하는, 후면 조명 씨모스 이미지 센서 및 태양 전지
KR101867488B1 (ko) 2012-01-10 2018-06-14 삼성전자주식회사 이미지 센서
KR101867337B1 (ko) 2012-01-30 2018-06-15 삼성전자주식회사 이미지 센서 및 그 제조 방법
US8957358B2 (en) 2012-04-27 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensor chips with stacked scheme and methods for forming the same
JP6012262B2 (ja) * 2012-05-31 2016-10-25 キヤノン株式会社 半導体装置の製造方法
US9165968B2 (en) 2012-09-14 2015-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. 3D-stacked backside illuminated image sensor and method of making the same
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
KR102087233B1 (ko) 2013-01-17 2020-03-10 삼성전자주식회사 수직 구조 전송 게이트 전극을 갖는 시모스 이미지 센서 및 제조방법
US8773562B1 (en) 2013-01-31 2014-07-08 Apple Inc. Vertically stacked image sensor
KR102007279B1 (ko) * 2013-02-08 2019-08-05 삼성전자주식회사 3차원 이미지 센서의 거리 픽셀, 이를 포함하는 3차원 이미지 센서 및 3차원 이미지 센서의 거리 픽셀의 구동 방법
US9059061B2 (en) * 2013-03-15 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D image sensor
KR101377063B1 (ko) 2013-09-26 2014-03-26 (주)실리콘화일 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로
KR102209097B1 (ko) 2014-02-27 2021-01-28 삼성전자주식회사 이미지 센서 및 이의 제조 방법
JP2016001709A (ja) * 2014-06-12 2016-01-07 キヤノン株式会社 固体撮像装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220020181A (ko) * 2020-08-11 2022-02-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 저 굴절률 그리드 구조체 및 그 형성 방법
US11728364B2 (en) 2020-08-11 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Low-refractivity grid structure and method forming same

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Publication number Publication date
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CN107068703A (zh) 2017-08-18
CN107068703B (zh) 2022-03-08
US10424611B2 (en) 2019-09-24

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