TWI420662B - 半導體元件及其製造方法，及電子裝置 - Google Patents

半導體元件及其製造方法，及電子裝置 Download PDF

Info

Publication number
TWI420662B
TWI420662B TW099139812A TW99139812A TWI420662B TW I420662 B TWI420662 B TW I420662B TW 099139812 A TW099139812 A TW 099139812A TW 99139812 A TW99139812 A TW 99139812A TW I420662 B TWI420662 B TW I420662B
Authority
TW
Taiwan
Prior art keywords
semiconductor
segment
wiring
connection
wiring layer
Prior art date
Application number
TW099139812A
Other languages
English (en)
Other versions
TW201126707A (en
Inventor
Kazuichiro Itonaga
Machiko Horiike
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of TW201126707A publication Critical patent/TW201126707A/zh
Application granted granted Critical
Publication of TWI420662B publication Critical patent/TWI420662B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14645—Colour imagers
    • H01L27/14647—Multicolour imagers having a stacked pixel-element structure, e.g. npn, npnpn or MQW elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14638—Structures specially adapted for transferring the charges across the imager perpendicular to the imaging plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/1469—Assemblies, i.e. hybrid integration
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect not connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted, e.g. the upper semiconductor or solid-state body being mounted in a cavity or on a protrusion of the lower semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/02002—Arrangements for conducting electric current to or from the device in operations

Description

半導體元件及其製造方法，及電子裝置
本發明係關於一種諸如一固態成像元件之半導體元件、製造該半導體元件之一種方法及一種電子裝置，諸如具有該固態成像元件之一相機。
本申請案主張優先於2009年12月25日在日本專利局提出申請之日本優先權專利申請案JP 2009-294698，該案之全部內容以引用方式併入本文中。
固態成像元件包含一放大型固態成像元件，其一例示性實例係一MOS影像感測器，諸如一CMOS(互補金屬氧化物半導體)。另外，固態成像元件包含一電荷傳送型固態成像元件，其一例示性實例係一CCD(電荷耦合元件)影像感測器。此等固態成像元件廣泛地用於數位靜態相機、數位視訊相機及諸如此類中。於最近數年中，就低電壓、電力消耗及諸如此類而言，MOS影像感測器已廣泛地用作安裝於行動裝置(諸如具有一附接相機之可攜式電話或PDA(個人數位助理))上之固態成像元件。
一MOS固態成像元件包含一像素陣列(像素區域)，其中各自包含充當一光電轉換單元之一光電二極體之複數個單位像素與複數個像素電晶體配置成一二維陣列之形式；及一周邊電路區域。該複數個像素電晶體形成為MOS電晶體，且包含為一傳送電晶體、一重設電晶體及一放大電晶體的三個電晶體，或包含另外包含一選擇電晶體的四個電晶體。
過去，已建議各種各樣之MOS固態成像元件，其中形成有配置複數個像素之一像素陣列之一半導體晶片與其中形成有執行一信號處理之一邏輯電路之一半導體晶片彼此電連接以形成一個元件。日本未審查專利申請公開案第2006-49361號揭示一種半導體模組，其中在每一像素胞中包含一微墊之一背向照明式影像感測器晶片與包含一信號處理電路及若干微墊之一信號處理晶片藉由一微凸塊彼此連接。
國際公開案第WO 2006/129762號揭示一種半導體影像感測器模組，其中堆疊包含一影像感測器之一第一半導體晶片、包含一類比/數位轉換器陣列之一第二半導體晶片、及包含一記憶體組件陣列之一第三半導體晶片。該第一與第二半導體晶片藉由一凸塊彼此連接，該凸塊係一導電連接導體。該第二與第三半導體晶片藉由穿透第二半導體晶片之一貫通觸點彼此連接。
如日本未審查專利申請公開案第2006-49361號中所揭示，已建議用於組合不同種類之電路晶片(諸如一影像感測器晶片及執行信號處理之一邏輯電路)之各種技術。在根據一相關領域之技術中，藉由形成一貫通連接孔或經由一凸塊將處於一幾乎完成狀態下之功能性晶片彼此連接。
本發明人已辨識關於經接合之半導體晶片區段之一問題，其中配對接地電容及相鄰耦合電容作為寄生電容出現。配對接地電容係出現於一佈線與(舉例而言)具有一接地電位之一半導體基板之間的一寄生電容。相鄰耦合電容係在相鄰敷設佈線或相鄰導體之間的寄生電容。儘管在增強一電源或提供一緩衝電路以允許電流流動時反接地電容可被清除，但相鄰耦合電容可由於相鄰線之間的干擾而不被清除。
關於寄生電容之此問題亦可出現於一半導體元件中，其中各自包含一半導體積體電路之半導體晶片區段彼此接合，且該兩個半導體晶片區段藉由一連接導體及一貫通連接導體連接。
期望提供一種半導體元件，諸如降低寄生電容以達成高效能之一固態成像元件，及一種製造該半導體元件之方法。期望提供一種包括該固態成像元件之電子裝置，諸如一相機。
符合本發明之一個實施例提供一種半導體元件，其包括一第一半導體區段，其在其一側上包含一第一佈線層，一第二半導體區段，其在其一側上包含一第二佈線層，該第一與第二半導體區段固定在一起，其中該第一及第二半導體區段之各別第一及第二佈線層彼此面對，及一導電材料，其穿過第一半導體區段延伸至第二半導體區段之第二佈線層，且藉助此導電材料第一及第二佈線層係電連通。
在符合本發明之另一實施例中，第一半導體區段與第二半導體區段係藉由電漿接合來固定。
在符合本發明之另一實施例中，第一半導體區段與第二半導體區段係藉由一黏合劑來固定。
在符合本發明之另一實施例中，該半導體元件包含在一像素陣列區域與一移除區域之間的一控制區域。
在符合本發明之另一實施例中，該導電材料係形成於半導體元件之移除區域中。
在符合本發明之另一實施例中，該移除區域之第一半導體之一部分被移除。
在符合本發明之另一實施例中，該半導體元件進一步包括在該半導體元件之控制區域中形成於第一半導體區段上方之一光屏蔽膜。
符合本發明之另一實施例提供一種製造一半導體元件之方法，其包含以下步驟：形成一第一半導體區段，其在其一側處包含一第一佈線層，形成一第二半導體區段，其在其一側處包含一第二佈線層，將該第一半導體區段接合至該第二半導體區段，其中該第一及第二半導體區段之各別第一及第二佈線層側彼此面對，及提供一導電材料，其穿過該第一半導體區段延伸至該第二半導體區段之第二佈線層，致使該第一及第二佈線層係電連通。
在符合本發明之另一實施例中，該第一半導體區段與第二半導體區段係藉由電漿接合來固定。
在符合本發明之另一實施例中，該第一半導體區段與第二半導體區段係藉由一黏合劑來固定。
在符合本發明之另一實施例中，該半導體元件包含在一像素陣列區域與一移除區域之間的一控制區域。
在符合本發明之另一實施例中，該導電材料係形成於該半導體元件之移除區域中。
在符合本發明之另一實施例中，該移除區域之該第一半導體之一部分被移除。
在符合本發明之另一實施例中，該方法包含在該半導體元件之控制區域中形成形成於該第一半導體區段上方之一光遮蔽膜。
符合本發明之另一實施例包含一半導體元件，其包括：一第一半導體區段，其在一側上包含一第一佈線層及在該第一佈線層之相對側上包含一元件層；一第二半導體區段，其在其一側處包含一第二佈線層，該第一與第二半導體區段固定在一起，其中該第一及第二半導體區段之各別第一及第二佈線層側彼此面對；一第一導電材料，其穿過該第一半導體區段之元件層延伸至該第一半導體區段之第一佈線層中之一連接點，及一第二導電材料，其穿過該第一半導體區段延伸至該第二半導體區段之第二佈線層中之一連接點，致使該第一及第二佈線層係電連通。
在符合本發明之另一實施例中，該第一半導體區段與第二半導體區段係藉由電漿接合來固定。
在符合本發明之另一實施例中，該第一半導體區段與第二半導體區段係藉由一黏合劑來固定。
在符合本發明之另一實施例中，該半導體元件包含在一像素陣列區域與一移除區域之間的一控制區域。
在符合本發明之另一實施例中，該導電材料係形成於該半導體元件之移除區域中。
在符合本發明之另一實施例中，該移除區域之第一半導體之一部分被移除。
在符合本發明之另一實施例中，該半導體元件包含一光屏蔽膜，其係形成於該半導體元件之控制區域中之第一半導體區段上方。
在符合本發明之另一實施例中，該半導體元件包含一連接點，其將在該半導體元件之第一半導體側上之第一連接材料之一端部分連接至在該半導體元件之第一半導體側上之第二半導體材料之一端部分。
符合本發明之另一實施例提供一種製造一半導體元件之方法，其包含以下步驟：形成一第一半導體區段，其在一側上包含一第一佈線層，及在該第一佈線層之相反側上包含一元件層；形成一第二半導體區段，其在其一側處包含一第二佈線層；將該第一半導體區段接合至該第二半導體區段，其中該第一及第二半導體區段之各別第一及第二佈線層側彼此面對；提供一第一導電材料，其穿過該第一半導體區段之元件層延伸至該第一半導體區段之第一佈線層中之一連接點；平行地提供一第二導電材料，其穿過第一半導體區段延伸至該第二半導體區段之第二佈線層中之一連接點，致使該第一與第二佈線層係電連通。
在符合本發明之另一實施例中，該第一半導體區段與第二半導體區段係藉由電漿接合來固定。
在符合本發明之另一實施例中，該第一半導體區段與第二半導體區段係藉由一黏合劑來固定。
在符合本發明之另一實施例中，該半導體元件包含在一像素陣列區域與一移除區域之間的一控制區域。
在符合本發明之另一實施例中，該導電材料係形成於該半導體元件之移除區域中。
在符合本發明之另一實施例中，該移除區域之第一半導體之一部分被移除。
在符合本發明之另一實施例中，該半導體元件包含形成於該半導體元件之控制區域中之該第一半導體區段上方之一光屏蔽膜。
符合本發明之另一實施例提供一種電子裝置，其包含一光學單元及一成像單元，該成像單元包含：(a)一第一半導體區段，其包含一第一佈線層及在該第一佈線層上之一元件層，(b)一第二半導體區段，其在其一側處包含一第二佈線層，該第一半導體區段與第二半導體區段固定在一起，其中該第一半導體區段及第二半導體區段之各別第一及第二佈線層側彼此面對，(c)一第一導電材料，其穿過該第一半導體區段之元件層延伸至該第一半導體區段之第一佈線層中之一連接點，及(d)一第二導電材料，其穿過該第一半導體區段延伸至該第二半導體區段之第二佈線層中之一連接點，致使該第一與第二佈線層係電連通。
在符合本發明之另一實施例中，該裝置包含在該光學單元與該成像單元之間的一快門元件。
符合本發明之另一實施例提供一種電子裝置，其包含一光學單元及一成像單元，該成像單元包含：(a)一第一半導體區段，其在一側上包含一第一佈線層及在該第一佈線層之相反側上包含一元件層，(b)一第二半導體區段，其在其一側處包含一第二佈線層，該第一與第二半導體區段固定在一起，其中該第一與第二半導體區段之各別第一及第二佈線層側彼此面對，(c)一第一導電材料，其穿過該第一半導體區段之元件層延伸至該第一半導體區段之第一佈線層中之一連接點，及(d)一第二導電材料，其穿過該第一半導體區段延伸至該第二半導體區段之第二佈線層中之一連接點，致使該第一與第二佈線層係電連通。
在符合本發明之另一實施例中，該裝置包含在該光學單元與該成像單元之間的一快門元件。
熟習此項技術者在審查以下圖及詳細說明之後將明瞭本發明之其他系統、方法、特徵及優點。意欲使所有此等額外系統、方法、特徵及優點皆包含於此說明內、屬於本發明之範疇內且由隨附申請專利範圍保護。
併入本說明書且構成本說明書之一部分之隨附圖式圖解說明本發明之一實施方案且與本說明一起起到闡釋本發明之優勢及原理之作用。
圖1係圖解說明符合本發明之一MOS固態成像元件之總組態之一圖式。如圖1中展示，根據一第一實施例之一固態成像元件1包含一像素陣列(所謂的像素區域)3，其中包含一光電轉換單元之複數個像素2以二維陣列之形式規則地配置於一半導體基板11(諸如一矽基板)上，及一周邊電路區段。像素2包含充當光電轉換單元之一光電二極體及複數個像素電晶體(所謂的MOS電晶體)。舉例而言，該複數個像素電晶體包括三個電晶體，例如一傳送電晶體、一重設電晶體及一放大電晶體。另一選擇係，該複數個像素電晶體可包含四個電晶體，其中包含一選擇電晶體。由於一單位像素之等效電路與一一般電路相同，故省略其詳細說明。像素2可組態為一個單位像素。另一選擇係，像素2可具有一共享像素結構。該共享像素結構包含一個浮動擴散部及由複數個光電二極體及複數個傳送電晶體共享之各自不同的像素電晶體。亦即，在該共享像素中，形成該複數個單位像素之光電二極體及傳送電晶體分別各自共享其他像素電晶體。
周邊電路區段包括一垂直驅動電路4、行信號處理電路5、一水平驅動電路6、一輸出電路7及一控制電路8。
控制電路8接收指令一輸入時脈、一操作模式或諸如此類之資料並輸出諸如關於固態成像元件之內部資訊之資料。亦即，基於一垂直同步信號、一水平同步信號及一主時脈，控制電路8產生一時脈信號及一控制信號，其係垂直驅動電路4、行信號處理電路5、水平驅動電路6及諸如此類之操作之參考。控制電路8將此等信號輸出至垂直驅動電路4、行信號處理電路5、水平驅動電路6及諸如此類。
由一移位暫存器形成之垂直驅動電路4選擇像素驅動佈線且將用於驅動該像素之脈衝供應至所選定之像素驅動佈線以以一行為單位驅動該等像素。亦即，垂直驅動電路4沿一垂直方向以一行為單位選擇性地順序掃描像素陣列3之像素2，並經由垂直信號線9向行信號處理電路5供應對應於依照光電二極體中所接收之光量所產生之信號電荷之像素信號充當各別像素2之光電轉換單元。
行信號處理電路5係安置於該等像素之每一行中，且對針對每一像素行自一個行之像素2輸出之信號執行信號處理，諸如雜訊移除。亦即，行信號處理電路5執行CDS以移除像素2之一特定固定型樣雜訊，或執行諸如信號放大或AD轉換之信號處理。在行信號處理電路5之輸出階段中，將一水平選擇開關(未展示)連接至水平信號線10。
由一移位暫存器形成之水平驅動電路6順序地輸出水平掃描脈衝，順序地選擇各別行信號處理電路5，且將自行信號處理電路5輸出之像素信號輸出至水平信號線10。
輸出電路7處理經由水平信號線10自行信號處理電路5順序供應之信號且輸出該等經處理信號。僅在某些情形中緩衝該等信號，或在某些情形中該等信號經受黑位準調整、線變化校正或各種種類之數位信號處理。輸入/輸出端子12與外側交換信號。
圖2A至圖2C係圖解說明根據本發明實施例之一MOS固態成像元件之基本總組態之圖式。在根據一相關技術之一MOS固態成像元件151中，如圖2A中展示，將一像素陣列153、一控制電路154及執行信號處理之一邏輯電路155安裝於一個半導體晶片152上。大體而言，像素陣列153及控制電路154形成一影像感測器156。然而，於根據本發明之一實施例之一MOS固態成像元件21中，如圖2B中展示，將一像素陣列23及一控制電路24安裝於一第一半導體晶片區段22上，且將包含執行信號處理之一信號處理電路之一邏輯電路25安裝於一第二半導體晶片區段26中。MOS固態成像元件21係藉由使第一半導體晶片區段22與第二半導體晶片區段26彼此電連接以形成一個半導體晶片來形成。在根據本發明之另一實施例之一MOS固態成像元件28中，如圖2C中展示，將像素陣列23安裝於第一半導體晶片區段22上，且將控制電路24及包含一信號處理電路之邏輯電路25安裝於第二半導體晶片區段26上。MOS固態成像元件28係藉由將第一半導體晶片區段22與第二半導體晶片區段26彼此電連接以形成一個半導體晶片來形成。
儘管未圖解說明，但可使兩個或更多個半導體晶片區段彼此接合以形成一MOS固態成像元件。一MOS固態成像元件可以下述方式組態：使包含第一及第二半導體晶片區段之三個或更多個半導體晶片區段與具有一記憶體組件陣列之一半導體晶片區段或具有另一電路組件之一半導體晶片區段彼此接合以形成一個晶片。
圖3係圖解說明一半導體元件(亦即符合本發明之MOS固態成像元件)之一個實施例之一圖式。於此第一實施例中，固態成像元件28包含一經堆疊半導體晶片27，其中使包含像素陣列23及控制電路24之第一半導體晶片區段22與包含邏輯電路25之第二半導體晶片區段26彼此接合。使第一半導體晶片區段22與第二半導體晶片區段26彼此接合，致使多佈線層41及55彼此面對。於此實施例中，第一與第二半導體晶片區段可藉由一黏合劑層57接合，其中保護層42及56插入其中。另一選擇係，第一與第二半導體晶片區段可藉由電漿聯結而接合。
於此實施例中，形成其中整體地移除第一半導體晶片區段22之一半導體部分之一部分之一半導體移除區域52，且在半導體移除區域52中形成各自將第一半導體晶片區段22連接至第二半導體晶片區段26之連接佈線67。半導體移除區域52覆蓋其中形成連接至對應於像素陣列23之每一垂直信號線之一敷設佈線40d之每一連接佈線67之所有區域。如圖15A中展示，半導體移除區域52係形成於像素陣列23外側。半導體移除區域52對應於一所謂的電極墊區域。在圖15A中，半導體移除區域52係沿一垂直方向形成於像素陣列23外側。
在第一半導體晶片區段22中，在經薄化之第一半導體基板31中形成包含充當一光電轉換單元之一光電二極體(PD)之像素陣列23、及複數個像素電晶體Tr1及Tr2及包含MOS電晶體Tr3及Tr4之控制電路24。像素電晶體Tr1及Tr2及MOS電晶體Tr3及Tr4係代表性電晶體。在半導體基板31之一前表面31a之側上，使用一層間絕緣膜39形成其中於此實施例中安置由三個分層金屬M1至M3形成之複數個佈線40[40a、40b、及40c]之多佈線層41。像素電晶體Tr1及 Tr2及控制電路24之MOS電晶體Tr3及Tr4將在下文中之一製造方法中更詳細闡述。
在第二半導體晶片區段26中，於一第二半導體基板45中形成包含MOS電晶體Tr6至Tr8之邏輯電路25。在半導體基板45之前表面45a之側上，使用一層間絕緣膜49形成其中於此實施例中安置由三個分層金屬M11至M13形成之佈線53[53a、53b、及53c]之一多佈線層55。MOS電晶體Tr6至Tr8將在下文中之製造方法中更詳細闡述。
在第一半導體晶片區段22之半導體移除區域52中，藉由蝕刻來移除整個第一半導體基板31。形成包含氧化矽(SiO2 )膜58及氮化矽(SiN)膜59之一經堆疊絕緣膜61以自半導體移除區域31之底表面及側表面延伸至半導體基板之前表面。經堆疊絕緣膜61充當一保護絕緣膜，其保護曝露至半導體移除區域52之一凹陷部分之側表面之半導體基板31，且亦充當該等像素之一抗反射膜。
在半導體移除區域52中，形成一連接孔64，該連接孔自氮化矽膜59到達至一第一連接墊65，該第一連接墊電連接至多佈線層41中之一必要佈線，即由第一半導體晶片區段22中之第三層金屬M3形成之一敷設佈線40d。另外，形成一貫通連接孔62，其穿透第一半導體晶片區段22之多佈線層41且到達一第二連接墊63，該第二連接墊電連接至多佈線層55中之一必要佈線，即由第二半導體晶片區段26中之第三層金屬M13形成之一敷設佈線53d。
連接佈線67包含埋於連接孔64及62中且電連接至第一連接墊65之一連接導體68、電連接至第二連接墊63之一貫通連接導體69、及在導體68及69之上部端中使導體68及69兩者彼此電連接之一鏈接導體71。
在一後表面31b(其係第一半導體晶片區段22之一光電二極體34之一光入射表面)之側上形成覆蓋其中不得不阻塞光之區域之一光屏蔽膜72。形成一平坦化膜73以覆蓋光屏蔽膜72，在平坦化膜73上形成晶片上濾色片74以對應於每一像素，且在晶片上濾色片74上形成晶片上微透鏡75。以此方式，形成背向照明式固態成像元件28。連接佈線67之曝露至外側之鏈接導體71充當藉由一接合佈線連接至一外部佈線之一電極墊。
製造固態成像元件之實例性方法
圖4至圖14係圖解說明一種製造根據該第一實施例之固態成像元件28之方法之一個實施例之圖式。如圖4中展示，部分完成之影像感測器(亦即像素陣列23及控制電路24)係形成於一第一半導體晶圓(在下文中係稱為一半導體基板)31之其中形成各別晶片區段之區域中。亦即，在半導體基板(諸如一矽基板)31之其中形成晶片區段之每一區域中形成充當每一像素之一光電轉換單元之一光電二極體(PD)，且在一半導體井區域32中形成每一像素電晶體之一源極/汲極區域33。半導體井區域32係藉由植入第一導電型雜質(諸如p型雜質)而形成。源極/汲極區域33係藉由植入第二導電型雜質(諸如n型雜質)而形成。光電二極體(PD)及每一像素電晶體之源極/汲極區域33係藉由自半導體基板之前表面植入離子而形成。
光電二極體(PD)在半導體基板之前表面側上包含一n型半導體區域34及一p型半導體區域35。經由一閘極絕緣膜在半導體基板之其中形成該像素之前表面上形成一閘極電極36。閘極電極36及一對源極/汲極區域33形成像素電晶體Tr1及Tr2。在圖4中，兩個像素電晶體Tr1及Tr2係複數個像素電晶體之代表。鄰近光電二極體(PD)之像素電晶體Tr1對應於一傳送電晶體，且像素電晶體Tr1之源極/汲極區域對應於一浮動擴散部(FD)。單位像素30藉由一元件隔離區域38彼此隔離。元件隔離區域38經形成以具有一STI(淺溝渠隔離)結構，其中將諸如一SiO2 膜之一絕緣膜埋於形成於該基板中之一凹槽中。
另一方面，形成控制電路之MOS電晶體係形成於控制電路24之側上之半導體基板31中。在圖4中，MOS電晶體Tr3及Tr4係電晶體之代表且指示形成控制電路23之MOS電晶體。MOS電晶體Tr3及Tr4各自包含一n型源極/汲極區域33及經由一閘極絕緣膜形成之一閘極電極36。
接下來，在半導體基板31之前表面上形成一第一層之層間絕緣膜39，在層間絕緣膜39中形成連接孔，且然後形成連接至必要電晶體之連接導體44。在形成具有不同高度之連接導體44時，在包含電晶體之上部表面之整個表面上堆疊一第一絕緣薄膜43a(諸如氧化矽膜)及一第二絕緣薄膜43b(諸如充當一蝕刻停止層之氮化矽膜)。在第二絕緣薄膜43b上形成第一層層間絕緣膜39。然後，在第一層層間絕緣膜39中選擇性地形成具有不同深度之連接孔向上至充當蝕刻停止層之第二絕緣薄膜43b。接下來，在各別單元中選擇性地蝕刻具有相同厚度之第一絕緣薄膜43a及第二絕緣薄膜43b，以形成與該等各別連接孔延續在一起之連接孔。然後，將連接導體44埋於每一連接孔中。
接下來，使用一層間絕緣膜39形成其中安置有由三個分層金屬M1至M3形成之複數個佈線40[40a、40b、及40c]之多佈線層41，以將其連接至各別連接導體44。佈線40係由銅(Cu)形成。大體而言，每一銅佈線覆蓋有一障壁金屬膜以防止Cu之擴散。因此，在多佈線層41上為銅佈線40形成一蓋帽膜，即一所謂的保護膜42。藉由上述過程，形成包含部分完成之像素陣列23及部分完成之控制電路24之第一半導體基板31。
另一方面，如圖5中展示，在其中形成有第二半導體基板(半導體晶圓)45之每一晶片區段之區域中形成包含用以處理信號之一部分完成之信號處理電路之邏輯電路25。亦即，在半導體基板(諸如一矽基板)45之前表面側上之p型半導體井區域46中形成各自包含一邏輯電路之複數個MOS電晶體以藉助元件隔離區域50彼此隔離。於此處，MOS電晶體Tr6、Tr7及Tr8係複數個MOS電晶體之代表。MOS電晶體Tr6、Tr7及Tr8各自包含一對n型源極/汲極區域47及經由一閘極絕緣膜形成之一閘極電極48。邏輯電路25可包含一CMOS電晶體。元件隔離區域50經形成以具有一STI(淺溝渠隔離)結構，其中將諸如一SiO2 膜之一絕緣膜埋於形成於該基板中之一凹槽中。
接下來，在半導體基板45之前表面上形成一第一層層間絕緣膜49，且然後在層間絕緣膜49中形成連接孔以形成連接至必要電晶體之連接導體54。在形成具有不同高度之連接導體54時，類似於上述說明，在包含電晶體之上部表面之整個表面上堆疊一第一絕緣薄膜43a(諸如氧化矽膜)及充當一蝕刻停止層之一第二絕緣薄膜43b(諸如氮化矽膜)。第一層層間絕緣膜49係形成於第二絕緣薄膜43b上。然後，在第一層間絕緣膜39中選擇性地形成具有不同深度之連接孔達充當蝕刻停止層之第二絕緣薄膜43b。接下來，在各別單元中選擇性地蝕刻具有相同厚度之第一絕緣薄膜43a及第二絕緣薄膜43b，以形成與各別連接孔延續在一起之連接孔。然後，將連接導體44埋於每一連接孔中。
接下來，使用一層間絕緣膜49形成其中安置有由三個分層金屬M11至M13形成之複數個佈線53[53a、53b、及53c]之一多佈線層55以使其連接至各別連接導體54。佈線53係由銅(Cu)形成。如上述說明，在層間絕緣膜49上形成用於銅佈線53之一蓋帽膜，即一所謂的保護膜56。藉由上述過程，形成包含部分完成之邏輯電路25之第二半導體基板45。
接下來，如圖6中展示，使第一半導體基板31與第二半導體基板45彼此接合，致使多佈線層41及55彼此面對。第一及第二半導體基板可藉由電漿聯結或一黏合劑來接合。第一及第二半導體基板係藉由一黏合劑來接合。在使用一黏合劑時，如圖7中展示，在第一半導體基板31及第二半導體基板45之聯結表面中之一者上形成一黏合劑層58。兩個半導體基板彼此重疊，其中黏合劑層58插入其間。亦即，使第一半導體基板31與第二半導體基板45彼此接合。
在藉由電漿聯結來接合第一半導體基板與第二半導體基板時，儘管未圖解說明，但在第一半導體晶圓31及第二半導體晶圓45之聯結表面上形成一電漿TEOS膜、一電漿SiN膜、一SiON膜(阻塞膜)、一SiC膜或諸如此類。其上形成有此膜之聯結表面經受電漿處理以重疊，且然後藉由退火來黏合該兩個聯結表面。較佳地，該等第一及第二半導體晶圓係在一低溫度400℃或更小處接合，於此溫度下不影響佈線或諸如此類。
接下來，如圖8中展示，自第一半導體基板31之後表面31b執行研磨及拋光以薄化第一半導體基板31。執行該薄化致使面對該光電二極體(PD)。在該薄化之後，在光電二極體(PD)之後表面上形成一p型半導體層以防止暗電流。半導體基板31具有約600微米之一厚度，但被薄化自約3微米至約5微米。於一相關領域中，針對該薄化接合一單獨支撐基板。然而，於此實施例中，包含邏輯電路25之第二半導體基板45亦充當一支撐基板，致使薄化第一半導體基板31。第一半導體基板31之後表面31b係背向照明式固態成像元件之一光入射表面。
接下來，在彼此接合之第一半導體基板31與第二半導體基板45中，如圖9中展示，完全移除已完成之第一半導體晶片區段之區域之一半導體部分之部分(亦即半導體基板31之部分)以形成半導體移除區域52。半導體移除區域52覆蓋包含其中形成有連接至對應於像素陣列之每一垂直信號線之敷設佈線40d之每一連接佈線之一部分之所有區域，且形成於像素陣列23外側，如圖15B中展示。在圖15B中，半導體移除區域52係沿一垂直方向形成於像素陣列23外側。
接下來，如圖10中展示，自半導體移除區域52之內表面起跨越控制電路24之後表面(光入射表面)及像素陣列23形成及黏合包含氧化矽(SiO2 )膜58及氮化矽(SiN)膜59之一經堆疊絕緣膜61。該經堆疊絕緣膜61充當半導體移除區域52之半導體側表面之一保護膜且亦充當像素陣列23之一抗反射膜。
接下來，如圖11中展示，在半導體移除區域52中形成穿過第一半導體基板31之多佈線層41自經堆疊絕緣膜61至第二連接墊63地形成之貫通連接孔62，其連接至第二半導體基板45之多佈線層55之必要佈線53。貫通連接孔62到達第二連接墊63，該第二連接墊電連接至由多佈線層之最上層(亦即，第三層金屬M13)形成之佈線53d。複數個貫通連接孔62經形成以在數目上對應於像素陣列23之垂直信號線。連接至第二連接墊63之由第三層金屬M13形成之佈線53d充當對應於垂直信號線之敷設佈線。作為一經圖解說明之實例，第二連接墊63係由第三層金屬M13形成，且經形成以與對應於垂直信號線之敷設佈線53d延續在一起。
接下來，如圖12中展示，在半導體移除區域52中形成自經堆疊絕緣膜61至第一連接墊65形成之連接孔64，其連接至第一半導體基板31之多佈線層41之必要佈線40。於此實例中，形成到達第一連接墊65之連接孔64，該第一連接墊65電連接至由多佈線層41之第三層金屬M3形成之佈線40d。該複數個連接孔64經形成以在數目上對應於像素陣列23之垂直信號線。連接至第一連接墊65之由第三層金屬M3形成之佈線40d充當對應於垂直信號線之敷設佈線。於所圖解說明之實例中，第一連接墊65係由第三層金屬M3形成，且經形成以與對應於垂直信號線之敷設佈線40d延續在一起。
接下來，如圖13中展示，形成連接佈線67以將第一連接墊65電連接至第二連接墊63。亦即，在第一半導體基板31之後表面之整體上形成一導電膜以將其埋於連接孔62及64二者中，且然後使該導電膜經受深蝕刻及圖案化以形成連接佈線67。連接佈線67包含埋於連接孔64中且連接至第一連接墊65之連接導體68，及埋於貫通連接孔62中且連接至第二連接墊之貫通連接導體69。連接佈線67進一步包含鏈接導體71，其在半導體移除區域之曝露底表面上使連接導體68電鏈接至貫通連接導體69。連接導體68、貫通連接導體69及鏈接導體71係整體地由同一金屬形成。連接佈線67可由諸如鎢(W)、鋁(Al)或金(Au)之金屬形成，其可經由障壁金屬(TiN或諸如此類)來圖案化。
接下來，如圖14中展示，在其中不得不屏蔽光之區域中形成光屏蔽膜72。光屏蔽膜72係形成於控制電路24上，如圖式中示意性地圖解說明。另一選擇係，光屏蔽膜72亦可形成於像素電晶體上。光屏蔽膜72可由諸如鎢(W)之金屬形成。跨越像素陣列23形成平坦化膜73以覆蓋光屏蔽膜72。在平坦化膜73上形成諸如(但不限於)紅色(R)、綠色(G)及藍色(B)之晶片上濾色片74以對應於各別像素，且然後在晶片上濾色片74上形成晶片上微透鏡75。針對第一半導體基板31完成像素陣列23及控制電路25。連接佈線67之鏈接導體71充當曝露至外側之一電極墊。針對第二半導體基板45完成邏輯電路25。
接下來，獲得經劃分之個別晶片，且因此獲得圖3中展示之期望背向照明式固態成像元件28。在固態成像元件28中，藉由佈線接合將由連接佈線67之鏈接導體71形成之電極墊連接至一外部佈線。
在根據第一實施例之固態成像元件及製造該固態成像元件之方法中，在第一半導體晶片區段22中形成像素陣列23及控制電路24，且在第二半導體晶片區段26中形成處理信號之邏輯電路25。由於固態成像元件具有其中在不同晶片區段中實現像素陣列功能及邏輯功能之一組態，因此可使用像素陣列23及邏輯電路25之最佳處理技術。相應地，可充分地達成像素陣列23及邏輯電路25之效能，因此提供高效能固態成像元件。
於此實施例中，完全地移除第一半導體晶片區段22之一部分，亦即其中形成有連接導體及貫通連接導體之區域之半導體部分。由於連接導體68及貫通連接導體69係形成於其中已移除半導體部分之半導體移除區域52中，因此可減少半導體基板31與連接導體68及貫通連接導體69之間的寄生電容，因此實現固態成像元件之高效能。
在使用圖2C中展示之組態時，可在第一半導體晶片區段22上形成接收光之像素陣列23，且控制電路24及邏輯電路25可彼此分離地形成於第二半導體晶片區段26中。相應地，在製造半導體晶片區段22及26時可獨立地選擇最佳處理技術，且可減小產品模組之面積。
在第一實施例中，使包含像素陣列23及控制電路24之第一半導體基板31與包含邏輯電路25之第二半導體基板45(其皆係部分完成之產品)彼此接合，且然後薄化該第一半導體基板31。亦即，在薄化該第一半導體基板31時將第二半導體基板45用作支撐基板。相應地，可減少部件之數目且可簡化製造過程。
於此實施例中，薄化第一半導體基板31且在其中進一步移除半導體部分之半導體移除區域52中形成貫通連接孔62及連接孔64。因此，減小該等孔之縱橫比，因此形成具有高精度之連接孔62及64。相應地，可製造具有高精度之高效能固態成像元件。
圖16係圖解說明一半導體元件(亦即符合本發明之一MOS固態成像元件)之一個實施例之一圖式。在第二實施例中，一固態成像元件78包含經堆疊之半導體晶片27，其中使包含像素陣列23及控制電路24之第一半導體晶片區段22與包含邏輯電路25之第二半導體晶片區段26彼此接合。使第一半導體晶片區段22與第二半導體晶片區段26彼此接合，致使多佈線層41及55彼此面對。
於此實施例中，形成其中整體地移除第一半導體晶片區段22之一半導體部分之一部分之半導體移除區域52，且形成自半導體移除區域52之內表面延伸至半導體基板31之後表面31b之經堆疊絕緣膜61。在半導體移除區域中形成經受平坦化且因此與半導體基板31上之經堆疊絕緣膜之前表面齊平之一絕緣膜77。絕緣膜77之蝕刻速率與經堆疊絕緣膜61之前表面上之氮化矽膜59之蝕刻速率不同。絕緣膜77係由諸如(但不限於)氧化矽膜形成。
然後，形成穿過絕緣膜77分別到達第一連接墊65及第二連接墊63之連接孔64及貫通連接孔62。形成穿過連接孔64及62兩者使第一連接墊65連接至第二連接墊63之連接佈線67。連接佈線67包含埋於連接孔64及62中且電連接至第一連接墊65之連接導體68、電連接至第二連接墊63之貫通連接導體69、及在上部端中使導體68及69彼此電連接之鏈接導體71。連接導體68、貫通連接導體69及鏈接導體71係整體地及必要地由金屬形成。鏈接導體71係形成於經受平坦化之絕緣膜77上。
其他組態與第一實施例之上述組態相同。因此，給出與圖3中之對應部件相同之參考編號且省略其說明之重複。
圖17至圖24係圖解說明一種製造根據第二實施例之固態成像元件78之方法之一個實施例之圖式。
圖17係圖解說明與在製造根據上述第一實施例之固態成像元件28之步驟中在圖10中之彼組態相同之組態之一圖式。由於圖17之步驟與上述圖4至圖10之步驟相同，因此省略其一詳細說明。
在圖17之步驟中，自半導體移除區域52之內表面起跨越控制電路24之後表面(光入射表面)及像素陣列23形成及黏合包含氧化矽(SiO2 )膜58及氮化矽(SiN)膜59之經堆疊絕緣膜61。
接下來，如圖18中展示，在半導體基板31之後表面之整體上堆疊諸如氧化矽膜之絕緣膜77，以埋沒半導體移除區域52之內側。
接下來，如圖19中展示，藉由一化學機械拋光(CMP)方法對絕緣膜77拋光直至絕緣膜77具有一必要厚度。
接下來，如圖20中展示，使用氫氟酸以一濕蝕刻方法將絕緣膜77向上蝕刻至氮化矽膜59，且使絕緣膜77經受平坦化以與氮化矽膜59齊平。此時，氮化矽膜59充當一蝕刻停止層。
接下來，如圖21中展示，在半導體移除區域52中形成貫通連接孔62，其穿透絕緣膜77、多佈線層41且到達連接至第二半導體基板45之多佈線層55之必要佈線53d之第二連接墊63。貫通連接孔62到達第二連接墊63，第二連接墊63電連接至由多佈線層55之最上層(亦即，如上述說明之第三層金屬M13)形成之佈線53d。該複數個貫通連接孔62經形成以在數目上對應於像素陣列23之垂直信號線。連接至第二連接墊63之由第三層金屬M13形成之佈線53d充當對應於垂直信號線之敷設佈線。作為一經圖解說明之實例，第二連接墊63係由第三層金屬M13形成且經形成以與對應於垂直信號線之敷設佈線53d延續在一起。
接下來，如圖22中展示，在半導體移除區域52中形成自絕緣膜77至第一連接墊65形成之連接孔64。連接孔64到達第一連接墊65，第一連接墊65電連接至由多佈線層41之第三層金屬M3形成之佈線40d。複數個連接孔64經形成以在數目上對應於像素陣列23之垂直信號線。連接至第一連接墊65之由第三層金屬M3形成之佈線40d充當對應於垂直信號線之敷設佈線。作為一經圖解說明之實例，第一連接墊65係由第三層金屬M3形成且經形成以與對應於垂直信號線之敷設佈線40d延續在一起。
接下來，如圖23中展示，形成連接佈線67以將第一連接墊65電連接至第二連接墊63。亦即，在絕緣膜77之後表面及第一半導體基板31之整體上形成一導電膜，以將其埋於連接孔62及64兩者中，且然後使其經受深蝕刻及圖案化以形成連接佈線67。連接佈線67包含埋於連接孔64中且連接至第一連接墊65之連接導體68及埋於貫通連接孔62中且連接至第二連接墊之貫通連接導體69。連接佈線67進一步包含在經受平坦化之絕緣膜77上之鏈接導體71，其將連接導體68電鏈接至貫通連接導體69。連接導體68、貫通連接導體69及鏈接導體71整體地形成為使用相同金屬膜之導電膜。連接佈線67可由諸如鎢(W)、鋁(Al)或金(Au)之金屬形成，其可經由障壁金屬(TiN或諸如此類)來圖案化。
接下來，如圖24中展示，在其中不得不屏蔽光之區域中形成光屏蔽膜72。光屏蔽膜72係形成於控制電路24上，如圖中示意性地圖解說明。另一選擇係，光屏蔽膜72亦可形成於像素電晶體上。光屏蔽膜72可由諸如鎢(W)之金屬形成。跨越像素陣列23形成平坦化膜73以覆蓋光屏蔽膜72。在平坦化膜73上形成諸如(但不限於)紅色(R)、綠色(G)及藍色(B)之晶片上濾色片74以對應於各別像素，且然後在晶片上濾色片74上形成晶片上微透鏡75。針對第一半導體基板31完成像素陣列23及控制電路25。連接佈線67之鏈接導體71充當曝露至外側之一電極墊。針對第二半導體基板45完成邏輯電路25。
接下來，獲得個別經劃分晶片，且因此獲得圖16中展示之期望背向照明式固態成像元件78。
在根據第二實施例之固態成像元件78及製造固態成像元件78之方法中，完全移除第一半導體晶片區段22之部分(亦即其中形成連接導體68及貫通連接導體69之區域之半導體部分)，將絕緣膜77埋於所移除之半導體移除區域52中。由於連接導體68及貫通連接導體69係埋於形成於絕緣膜77中之連接孔64及貫通連接孔62中，連接導體68及69藉由絕緣膜77遠離半導體基板31之側表面，因此減少連接導體68及69與半導體基板31之間的寄生電容。由於半導體移除區域52之內側係由絕緣膜77埋沒，因此可與經堆疊絕緣膜61合作以機械方式可靠地保護半導體基板31之與半導體移除區域52之側壁面對之表面。相應地，可實現固態成像元件之高效能。
於此實施例中，薄化第一半導體基板31，且形成貫通連接孔62及連接孔64。因此，減小該等孔之縱橫比，因此形成具有高精度之連接孔62及64。相應地，可製造具有高精度之高效能固態成像元件。
省略進一步說明，但可獲得與第一實施例之優勢相同之優勢。
圖25係圖解說明根據本發明之一第三實施例之一半導體元件(亦即，一MOS固態成像元件)之一圖式。於第三實施例中，一固態成像元件82包含經堆疊之半導體晶片27，其中使包含像素陣列23及控制電路24之第一半導體晶片區段22與包含邏輯電路25之第二半導體晶片區段26彼此接合。使第一半導體晶片區段22與第二半導體晶片區段26彼此接合，致使多佈線層41與55彼此面對。
於此實施例中，形成其中整體地移除第一半導體晶片區段22之一半導體部分之一部分之半導體移除區域52，且形成自半導體移除區域52延伸至半導體基板31之後表面之經堆疊絕緣膜61。在半導體移除區域52中形成經受平坦化且因此與在半導體基板31上之經堆疊絕緣膜61之前表面齊平之一絕緣膜77。自對應於絕緣膜77之連接佈線67之部分中之前表面形成具有一必要深度之一凹面部分81。絕緣膜77之蝕刻速率與在經堆疊絕緣膜61之前表面上之氮化矽膜59之蝕刻速率不同。絕緣膜77係由諸如(但不限於)氧化矽膜形成。
然後，形成連接孔64及貫通連接孔62，其等在凹面部分81下方穿透絕緣膜77且分別到達第一連接墊65及第二連接墊63。形成穿過連接孔62及64兩者將第一連接墊65連接至第二連接墊63之連接佈線67。連接佈線67包含埋於連接孔64及62中且電連接至第一連接墊65之連接導體68、電連接至第二連接墊63之貫通連接導體69、及在上部級中使導體68及69兩者彼此電連接之鏈接導體71。連接導體68、貫通連接導體69及鏈接導體71係整體地及必要地由金屬形成。鏈接導體71係埋於絕緣膜77之凹面部分81中。鏈接導體71之前表面與絕緣膜77之前表面齊平。
其他組態與第一實施例之上述組態相同。因此，給出與圖3中之對應部件相同之參考編號，且省略其說明之重複。
製造固態成像元件之實例性方法
圖26至圖30係圖解說明一種製造根據第三實施例之固態成像元件82之方法之圖式。
圖26係圖解說明與根據上述第二實施例在製造固態成像元件78之步驟中在圖20中之組態相同之組態之一圖式。由於圖26之步驟與上述圖4至圖10及圖17至圖20之步驟相同，因此省略其一詳細說明。
在圖26之步驟中，絕緣膜77經堆疊以埋於半導體移除區域52中，且然後藉由化學機械研磨(CMP)及濕蝕刻使絕緣膜77之前表面經受平坦化致使於經堆疊絕緣膜61之前表面齊平。
接下來，如圖27中展示，在絕緣膜77之前表面上形成具有距前表面之必要深度之凹面部分81以對應於連接佈線67之區域。
接下來，如圖28中展示，形成貫通連接孔62，其在凹面部分81下方穿透絕緣膜77及多佈線層41且到達第二連接墊63。貫通連接孔62到達第二連接墊63，第二連接墊63電連接至由第二半導體晶片區段26之多佈線層55之最上層(亦即，如上述說明之第三層金屬M13)形成之佈線53d。複數個貫通連接孔62經形成以在數目上對應於像素陣列23之垂直信號線。連接至第二連接墊63之佈線53d充當對應於垂直信號線之敷設佈線。作為一經圖解說明之實例，第二連接墊63係由第三層金屬M13形成且經形成以與對應於垂直信號線之敷設佈線53d延續在一起。
然後，在半導體移除區域52中形成自凹面部分81下方之絕緣膜77至第一連接墊65形成之連接孔64。連接孔64到達第一連接墊65，第一連接墊65電連接至由第一半導體晶片區段22之多佈線層41之第三層金屬M3形成之佈線40d。複數個連接孔64經形成以在數目上對應於像素陣列23之垂直信號線。連接至第一連接墊65之由第三層金屬M3形成之金屬佈線40c充當對應於垂直信號線之敷設佈線。作為一經圖解說明之實例，第一連接墊65係由第三層金屬M3形成且經形成以與對應於垂直信號線之敷設佈線40d延續在一起。
接下來，如圖29中展示，形成連接佈線67以將第一連接墊65電連接至第二連接墊63。亦即，在絕緣膜77之後表面及第一半導體基板31之整體上形成一導電膜，致使將其埋於凹面部分81與連接孔62及64兩者中，且然後使其經受深蝕刻以形成連接佈線67。連接佈線67包含埋於連接孔64中且連接至第一連接墊65之連接導體68與埋於貫通連接孔62中且連接至第二連接墊之貫通連接導體69。連接佈線67進一步包含將連接導體68電鏈接至貫通連接導體69之鏈接導體71。鏈接導體71經受平坦化以被埋於凹面部分81中且與絕緣膜77之前表面齊平。連接導體68、貫通連接導體69及鏈接導體71係使用相同金屬整體地形成為導電膜。連接佈線67可由銅(Cu)形成，乃因連接佈線67係藉由深蝕刻而形成。鏈接導體71可由諸如鎢(W)、鋁(Al)、或金(Au)之金屬形成，其可經由障壁金屬(TiN或諸如此類)來圖案化。
接下來，如圖30中展示，在其中不得不屏蔽光之區域中形成光屏蔽膜72。光屏蔽膜72係形成於控制電路24上，如圖式中示意性地圖解說明。另一選擇係，光屏蔽膜72亦可形成於像素電晶體上。光屏蔽膜72可由諸如鎢(W)之金屬形成。跨越像素陣列23形成平坦化膜73以覆蓋光屏蔽膜72。在平坦化膜73上形成諸如(但不限於)紅色(R)、綠色(G)及藍色(B)之晶片上濾色片74，以對應於各別像素，且然後在晶片上濾色片74上形成晶片上微透鏡75。針對第一半導體基板31完成像素陣列23及控制電路25。連接佈線67之鏈接導體71充當曝露至外側之一電極墊。針對第二半導體基板45完成邏輯電路25。
接下來，獲得經劃分之個別晶片，且因此獲得在圖25中展示之期望背向照明式固態成像元件82。
在根據第三實施例之固態成像元件及製造固態成像元件之方法中，完全移除第一半導體晶片區段22之部分(亦即，其中形成有連接導體68及貫通連接導體69之區域之半導體部分)，將絕緣膜77埋於經移除之半導體移除區域52中。凹面部分81係形成於絕緣膜77中，且連接導體68及貫通連接導體69係埋於形成於凹面部分81下方之絕緣膜77中之連接孔64及貫通連接孔62中。相應地，連接導體68及69兩者藉由絕緣膜77遠離半導體基板31之側表面，因此減少連接導體68及69與半導體基板31之間的寄生電容。由於半導體移除區域52之內側係由絕緣膜77埋沒，因此可與經堆疊絕緣膜61合作以機械方式可靠地保護半導體基板31之與半導體移除區域52之側壁面對之表面。相應地，可實現固態成像元件之高效能。
由於鏈接導體71係埋於絕緣膜77之凹面部分81中，且鏈接導體71經受平坦化以與絕緣膜77之前表面齊平，因此，可獲得具有一小的不均勻表面之固態成像元件。
在第三實施例中，薄化第一半導體基板31，在絕緣膜77中形成凹面部分81，及形成貫通連接孔62及連接孔64。因此，減小該等孔之縱橫比，因此形成具有高精度之連接孔62及64。相應地，可製造具有高精度之高效能固態成像元件。
省略進一步說明，但可獲得與第一實施例之優勢相同之優勢。
在第二及第三實施例中，可使用圖2C中之組態。
在上述實施例中，使兩個半導體晶片22與26彼此接合。可藉由使兩個或更多個半導體晶片區段彼此接合來組態根據本發明之實施例之固態成像元件。即使在其中使兩個或更多個半導體晶片區段彼此接合之組態下，將其中完全移除半導體部分之上述組態應用於連接部分，其中第一半導體晶片區段22具有像素陣列23且第二半導體晶片區段26具有處理信號之邏輯電路25。
在其中使上述半導體晶片區段彼此接合之組態下，出現諸如配對接地電容或配對鄰近耦合電容之寄生電容。特定而言，由於連接導體68及貫通連接導體69具有一大的表面面積，因此減小相鄰線之連接導體之間或相鄰線之敷設佈線之間的相鄰耦合電容係較佳的。於此處，連接導體之間的部分指示在連接導體68與貫通連接導體69被配對時相鄰對之連接導體之間的一部分。另一方面，由於第一連接墊65之面積及間距與第二連接墊63之面積及間距大於像素面積及像素間距，因此一實際上可獲得之佈置係較佳的。
接下來，將闡述其中實現實際上可獲得之佈置以減少配對相鄰耦合電容之實施例。
圖31至圖35係圖解說明根據本發明之一第四實施例之一半導體元件(亦即，一MOS固態成像元件)之圖式。在該等圖式中，僅展示包含使第一及第二半導體晶片區段彼此電連接之連接墊之佈線連接部分之佈置。圖31係圖解說明一連接墊陣列之一平面圖。圖32係沿圖31之線XXXII-XXXII截取之一剖面圖。圖33係沿圖31之線XXXIII-XXXIII截取之一剖面圖。圖34及圖35係圖31之分解平面圖。
在根據第四實施例之一固態成像元件84中，如上述說明，使兩個半導體晶片區段22及26彼此接合，移除第一半導體晶片區段22之一半導體部分之部分，且穿過半導體移除區域52中之連接佈線67使兩個半導體晶片區段22及26彼此連接。於此實施例中，由於上述實施例之數個組態可應用於除佈線連接部分之佈置外的其他組態，因此省略其一詳細說明。
在第四實施例中，藉由四層金屬之複數個層形成在第一半導體晶片區段22中之多佈線層41之佈線40[40a、40b、40c、及40d]。第一連接墊65係由第一層金屬形成，且對應於垂直信號線之敷設佈線40d係由接續第二層金屬之金屬形成。對應於垂直信號線之敷設佈線40d係由第四層金屬形成。第二半導體晶片區段26中之多佈線層55之佈線53[53a、53b、53c、及53d]係由四層金屬之複數個層形成。第二連接墊63係由接續第二層金屬之金屬(即第三層金屬或第四層金屬)形成。第二連接墊63係由第四層金屬形成。對應於垂直信號線之敷設佈線53d係由第一層金屬形成。在第一半導體晶片區段22中，由第一層金屬形成之第一連接墊65經由分別由第二層金屬及第三層金屬形成之一連接部分85及一通孔導體86電連接至由第四層金屬形成之敷設佈線40d。在第二半導體晶片區段26中，由第四層金屬形成之第二連接墊63經由分別由第三層金屬及第二層金屬形成之一連接部分87及一通孔導體88電連接至由第一層金屬形成之敷設佈線53d。
考量其中使第一半導體晶片區段22與第二半導體晶片區段26彼此接合之位置之間的差異，第二連接墊63經形成以具有比第一連接墊65之面積大的面積。一對第一連接墊65及第二連接墊63統一稱為一連接墊對89。
在一平面圖中，第一連接墊65及第二連接墊63具有八邊形形狀，且較佳地具有正八邊形形狀。連接墊對89之第一及第二連接墊係沿一水平方向配置。複數個連接墊對89係沿水平方向配置，其中配置有各別線之敷設佈線40d及53d。另一方面，沿垂直方向配置連接墊對89之複數個(於此實施例中，四個)級。亦即，在半導體晶片區段22及26兩者之佈線連接部分中，沿水平及垂直方向交替地配置具有正八邊形形狀之第一連接墊65及第二連接墊63。於此處，沿水平方向配置複數個連接墊對89且沿垂直方向配置連接墊對89之四個級以組態一連接墊陣列91。此處，界定該八邊形形狀。由於該八邊形第一連接墊65連接至敷設佈線40d，因此該八邊形第一連接墊65可整體地具有部分突出之一連接突出部分65a(見圖32)。於此情形中，該形狀關於整個八邊形形狀稍微突出，且因此應列入八邊形範圍內。
在一平面圖中，在連接墊陣列91中，第一連接墊65及第二連接墊63緊密配置。第一連接墊65及第二連接墊63可經配置以部分地彼此重疊。連接導體68及貫通連接導體69分別連接至第一連接墊65及第二連接墊63，且第一半導體晶片區段22及第二半導體晶片區段26經由各自包含使連接導體68及69兩者彼此連接之鏈接導體71之連接佈線67彼此電連接。連接導體68及貫通連接導體69可經形成以與對應於連接導體68及貫通連接導體69之剖面形狀之連接墊65及63之平面形狀具有相同八邊形形狀。連接佈線67係以與第三實施例之方式相同之方式形成。亦即，絕緣膜77係埋於半導體移除區域52中，連接導體68及貫通連接導體69穿透絕緣膜77，鏈接導體71之前表面經受平坦化以與絕緣膜77之前表面齊平。
於此實施例中，將各自對應於四個垂直信號線之敷設佈線40d及53d分別連接至四級連接墊對89之第一連接墊65及第二連接墊63。在第一半導體晶片區段22中，第一連接墊65各自係由第一層金屬形成，且敷設佈線40d各自係由第四層金屬形成。由於敷設佈線40d可穿越第一連接墊65下方，因此相鄰分層佈線40d之間的距離可增加。同樣，在第二半導體晶片區段26中，第二連接墊63係各自由第四層金屬形成，且敷設佈線53d係各自由第一層金屬形成。由於敷設佈線53d可經安置以穿越第二連接墊63下方，因此相鄰敷設佈線53d之間的距離可增加。
在根據第四實施例之固態成像元件84中，第一連接墊65及第二連接墊63之平面形狀係八邊形，且形成連接墊陣列91，其中沿水平及垂直方向密集地交替配置第一連接墊65及第二連接墊63。亦即，在半導體晶片區段22及26兩者之佈線連接部分中形成密集連接墊陣列91。由於對應於四個線之垂直信號線之敷設佈線40d及52d係連接至連接墊陣列91之四級連接墊對89中之每一者，因此相鄰敷設佈線40d之間的距離與相鄰敷設佈線53d之間的距離增加，因此減小相鄰耦合電容。此外，由於存在相鄰連接導體對之間的絕緣膜77，因此可減少連接導體對之間的相鄰耦合電容。
與下文所述之其中沿垂直方向配置第一連接墊65及第二連接墊63之對之一組態相比，在其中沿水平方向配置第一連接墊65及第二連接墊63之對之組態中由四個線之敷設佈線之佈線長度中之差所致之一佈線電阻差減小。
連接墊65及63之面積及間距大於像素之面積及間距。然而，在連接墊65及63之上述佈置中，可拉長佈線40d及53d，因此提供高效能固態成像元件。
在第四實施例中，即使在使用第一及第二實施例之連接佈線67之組態時，亦可類似地減少相鄰耦合電容。
在第四實施例中，可獲得與第一至第三實施例之優勢相同之優勢。
圖36係圖解說明根據本發明之一第五實施例之一半導體元件(亦即，一MOS固態成像元件)之一圖式。在該圖式中，僅展示包含使第一半導體晶片區段22電連接至第二半導體晶片區段26之連接墊65及63之佈線連接之佈置。
在根據第五實施例之一固態成像元件93中，如上述說明，使兩個半導體晶片區段22及26彼此接合，移除第一半導體晶片區段22之一半導體部分之部分，且穿過半導體移除區域52中之連接佈線67使半導體晶片區段22及26兩者彼此連接。於此實施例中，由於可將上述實施例之數個組態應用於除佈線連接部分之佈置外之其他組態，因此可省略其一詳細說明。
於第五實施例中，將連接墊陣列91A及91B安置於兩個外側上以沿垂直方向彼此面對，其中像素陣列23安置於其間，且將對應於垂直信號線之敷設佈線40d及53d交替地連接至連接墊陣列91A及91B。於此實施例中，如在圖31中，將其中該等對之第一連接墊65及第二連接墊63沿水平方向配置之連接墊對89配置為複數個級，即配置為兩個級。密集地配置連接墊陣列91A及91B之連接墊對89。敷設佈線40d及53d之對在兩個層之間隔處交替地連接至連接墊陣列91A及91B之兩級連接墊對89。連接墊陣列91A及91B兩者係形成於圖15B中展示之半導體移除區域52a及52b中。
在圖36中，連接墊65及63之平面形狀係八邊形，且較佳地係正八邊形。然而，由於佈線之間的距離可增加，因此連接墊之平面形狀可係四邊形或六邊形(較佳地，正六邊形)。此實施例可應用於下文所述之其中可用沿垂直方向配置第一連接墊65及第二連接墊63之連接墊對置換連接墊對89之組態。
在根據第五實施例之固態成像元件93中，連接墊陣列91A及91B經安置而在其間間置有像素陣列23，且對應於垂直信號線之複數條線(兩條線)之敷設佈線交替地連接至連接墊陣列91A及91B之兩級連接墊對89。藉助此一組態，不必使相鄰敷設佈線40d之間的距離及敷設佈線53d之間的距離變窄。換言之，可充分地增加相鄰敷設佈線40d之間的距離及敷設佈線53d之間的距離。因此，可減少相鄰耦合電容。此外，由於減少敷設佈線之間的佈線長度之差，因此可進一步減少佈線電阻差。
連接墊65及63之面積及間距大於像素之面積及間距。然而，在連接墊65及63之上述佈置中，可拉長佈線40d及53d，因此提供一高效能固態成像元件。
在第五實施例中，即使在使用第一、第二或第三實施例之連接佈線之組態時，亦可類似地減少相鄰耦合電容。
在第五實施例中，可獲得與第一至第三實施例之優勢相同之優勢。
圖37及圖38係圖解說明根據本發明之一第六實施例之一半導體元件(亦即，一MOS固態成像元件)之圖式。在該等圖式中，特定而言，僅展示包含將第一半導體晶片區段22電連接至第二半導體晶片區段26之連接墊65及63之佈線連接部分之佈置。
在根據第六實施例之一固態成像元件95中，如上述說明，使兩個半導體晶片區段22及26彼此接合，移除第一半導體晶片區段22之一半導體部分之部分，且穿過半導體移除區域52中之連接佈線67使半導體晶片區段22及26兩者彼此連接。於此實施例中，由於上述實施例之數個組態可應用於除佈線連接部分之佈置外的其他組態，因此省略其一詳細說明。
在第六實施例中，沿水平及垂直方向交替地配置連接墊陣列91，其中第一連接墊65及第二連接墊63具有圖31中展示之相同正八邊形形狀，且每四個線之敷設佈線40d及53d連接至連接墊陣列91之四級連接墊對89中之每一者。第一半導體晶片區段22中之每一第一連接墊65係由第一層金屬形成，且連接至連接墊65之每一分層佈線40d係由第四層金屬形成。第二半導體晶片區段26中之每一第二連接墊63係由第四層金屬形成，且連接至連接墊63之每一敷設佈線53d係由第一層金屬形成。
第一半導體晶片區段22中之敷設佈線40d經安置以穿越此敷設佈線40d未連接至之另一必要第一連接墊65下方。由於連接墊65之面積相對較大，因此可在連接墊65與穿越連接墊65且具有一不同電位之另一敷設40d之間出現耦合電容。相應地，於此實施例中，在第一連接墊65與必要敷設佈線40d之間形成由第一連接墊65與敷設佈線40d之間的金屬層形成之一屏蔽佈線96。亦即，屏蔽佈線96係由第二層金屬或第三層金屬形成，而第二層金屬係形成於第一連接墊65與必要敷設佈線40d之間之。如圖38中展示，在某些情形中，三個敷設佈線40d穿越第一連接墊65下方。因此，在四級連接墊對89中連續地形成屏蔽佈線96以具有對應於連接墊65之寬度之一寬度。
在根據第六實施例之固態成像元件中，形成安置於第一連接墊65與穿越第一連接墊65下方之敷設佈線40d之間的屏蔽佈線96，因此防止在連接墊65與具有不同電位之敷設佈線40d之間出現耦合電容。相應地，可能提供一高效能固態成像元件。
在第六實施例中，如在第一至第三實施例中，可獲得諸如相鄰耦合電容之減少之相同優勢。
在第六實施例中，可不管連接墊65之平面形狀或連接墊65之佈置而藉由屏蔽佈線96獲得該優勢。
圖39係圖解說明一根據本發明之一第七實施例之一半導體元件(亦即，一MOS固態成像元件)之一圖式。在該圖式中，特定而言，僅展示包含使第一半導體晶片區段22電連接至第二半導體晶片區段26之連接墊65及63之佈線連接部分之佈置。
於根據第七實施例之一固態成像元件97中，如上述說明，使兩個半導體晶片區段22及26彼此接合，移除第一半導體晶片區段22之一半導體部分之部分，且穿過半導體移除區域52中之連接佈線67使半導體晶片區段22及26兩者彼此連接。於此實施例中，由於上述實施例之數個組態可應用於除佈線連接部分之佈置外的其他組態，因此省略其一詳細說明。
在第七實施例中，沿其中對應於垂直信號線之敷設佈線40d及53d延伸之垂直方向(所謂的縱向方向)配置第一連接墊65及第二連接墊63之對。沿其中配置敷設佈線40d及53d之水平方向配置複數個連接墊對99，且沿垂直方向配置連接墊對99之複數個級(即三個級)以組態一連接墊陣列98。
第一連接墊65及第二連接墊63具有八邊形形狀，且較佳地在一平面圖中係正八邊形形狀，如第四實施例之說明。第一連接墊65及第二連接墊63藉由連接佈線67彼此電連接，其中連接佈線67各自包含連接導體68、貫通連接導體69及鏈接導體71，如上述說明。
在第一半導體晶片區段22中之多佈線層41之佈線40係由四層金屬組態時，較佳地使第一連接墊65由第一層金屬形成且連接至第一連接墊65之敷設佈線40d由第四層金屬形成。然而，本發明並不限於此。第一連接墊65及敷設佈線40d可由任一層金屬形成。
在第二半導體晶片區段26中之多佈線層55之佈線53係由四層金屬組態時，較佳地使第二連接墊63由第四層金屬形成且連接至第二連接墊63之敷設佈線53d由第一層金屬形成。然而，本發明並不限於此。第二連接墊63及敷設佈線53d可由任一層金屬形成。敷設佈線40d及53d在三個線之間隔處連接至連接墊陣列98之三級墊對99。
在根據第七實施例之固態成像元件97中，藉由沿垂直方向配置其中配置有第一連接墊65及第二連接墊63之連接墊對99之複數個級來組態連接墊對98。因此，可拉長佈線40d及53d。特定而言，即使在具有大於像素面積之面積之連接墊65及63中，亦可拉長佈線40d及53d，因此提供一高效能固態成像元件。在敷設佈線40d及53d經安置以分別穿越連接墊65及63時，可充分增加相鄰敷設佈線之間的距離，因此減少敷設佈線之間的相鄰耦合電容。
在第七實施例中，即使在使用第一、第二或第三實施例之連接佈線之組態時，亦可類似地減少相鄰耦合電容。
在第七實施例中，可獲得與第一至第三實施例之彼等優勢相同之優勢。
連接墊65及63之平面形狀係八邊形，但可係諸如四邊形形狀或六邊形形狀(較佳地，正六邊形形狀)、圓形形狀或諸如此類之多邊形形狀。連接導體68及貫通連接導體69之剖面表面形狀可組態為連接墊65及63之平面形狀。連接墊65及63之平面形狀可與連接導體68及貫通連接導體69之剖面表面形狀不同。
在根據上述實施例之固態成像元件中，電子充當信號電荷，第一導電型係p型，且第二導電型係n型。然而，該等實施例亦可應用於其中電洞充當信號電荷之一固態成像元件。於此情形中，以相反方式組態每一半導體基板及半導體井區域或半導體區域之導電類型。將n型組態為第一導電型，且將p型組態為第二導電型。一n通道電晶體及一p通道電晶體可應用於邏輯電路之MOS電晶體。
圖40係圖解說明根據本發明之一第八實施例之一半導體元件之一圖式。根據第八實施例之一半導體元件131包含一經堆疊半導體晶片100，其中具有一第一半導體積體電路及一多佈線層之一第一半導體晶片區段101與具有一第二半導體積體電路及一多佈線層之一第二半導體晶片區段116彼此接合。使第一半導體晶片區段101與第二半導體晶片區段116彼此接合，致使多佈線層彼此面對。第一及第二半導體晶片區段可藉由一黏合層129接合，其中保護層114及127插入其間。另一選擇係，第一及第二半導體晶片區段可藉由電漿聯結來接合。
於此實施例中，形成其中整體地移除第一半導體晶片區段101之一半導體部分之一部分之半導體移除區域52，且在半導體移除區域52中形成各自使第一半導體晶片區段101連接至第二半導體晶片區段116之連接佈線67。半導體移除區域52係包含其中形成半導體積體電路之各別連接佈線67之部分之所有區域，且形成於半導體晶片區段101之周邊區段中。
在第一半導體晶片區段101中，在一經薄化之第一半導體基板103中形成第一半導體積體電路，即邏輯電路102。亦即，在形成於半導體基板(諸如但不限於一矽基板)103中之一半導體井區域104中形成複數個MOS電晶體Tr11、Tr12及Tr13。MOS電晶體Tr11至Tr13各自包含經由一絕緣膜形成之一對源極/汲極區域105及閘極電極106。MOS電晶體Tr11至Tr13藉由元件隔離區域107彼此隔離。
MOS電晶體Tr11至Tr13係代表性電晶體。邏輯電路102可包含CMOS電晶體。因此，複數個MOS電晶體可組態為n通道MOS電晶體或p通道MOS電晶體。因此，在形成n通道MOS電晶體時，在p型半導體井區域中形成源極/汲極區域。在形成p通道MOS電晶體時，在n型半導體井區域中形成p型源極/汲極區域。
在半導體基板103上形成其中經由一層間絕緣膜108堆疊由複數個金屬(即三層金屬)形成之佈線109之一多佈線層111。佈線109可由諸如但不限於Cu佈線之一材料形成。MOS電晶體Tr11至Tr13與必要之第一層佈線109及插入其間之一連接導體112連接。三層佈線109穿過一連接導體彼此連接。
在第二半導體晶片區段116中，於一第二半導體基板118中形成第二半導體積體電路即邏輯電路117。亦即，在形成於半導體基板(諸如但不限於一矽基板)118之一半導體井區域119中形成複數個MOS電晶體Tr21、Tr22、Tr23。MOS電晶體Tr21至Tr23各自包含一對源極/汲極區域121及經由一絕緣膜形成之閘極電極122。MOS電晶體Tr21至Tr23藉由元件隔離區域123彼此隔離。
MOS電晶體Tr21至Tr23係代表性電晶體。邏輯電路117可包含CMOS電晶體。因此，該複數個MOS電晶體可組態為n通道MOS電晶體或p通道MOS電晶體。因此，在形成n通道MOS電晶體時，在p型半導體井區域中形成源極/汲極區域。在形成p通道MOS電晶體時，在n型半導體井區域中形成p型源極/汲極區域。
在半導體基板118上形成其中經由一層間絕緣膜124堆疊由複數個金屬即三層金屬形成之佈線125之一多佈線層126。佈線125可由包含但不限於Cu佈線之一材料形成。MOS電晶體Tr21至Tr23連接至必要之第一層佈線125及插入其間之一連接導體120。三層佈線125穿過一連接導體120彼此連接。第二晶片區段116之半導體基板118亦充當經薄化之第一半導體晶片區段101之一支撐基板。
作為第一半導體積體電路，可替代邏輯電路102使用一半導體記憶體電路。於此情形中，提供充當第二半導體積體電路之邏輯電路117以處理半導體記憶體電路之信號。
於半導體移除區域52中，藉由蝕刻移除整個第一半導體基板118。形成包含氧化矽(SiO2 )膜58及氮化矽(SiN)膜59之經堆疊絕緣膜61以自半導體移除區域52之底表面及側表面延伸至半導體基板118之前表面。經堆疊之絕緣膜61保護曝露至半導體基板118之前表面之半導體基板118及半導體移除區域52之側表面。
於半導體移除區域52中，形成連接孔64，其自氮化矽膜59到達至第一連接墊65，該第一連接墊65電連接至多佈線層111中之一必要佈線，即第一半導體晶片區段101中之第三層金屬之佈線109d。另外，形成貫通連接孔62，其穿透第一半導體晶片區段101且到達第二連接墊63，該第二連接墊63電連接至多佈線層126中之一必要佈線，即由第二半導體晶片區段116中之第三層金屬形成之一佈線125d。
連接佈線67包含埋於連接孔64及62中且電連接至第一連接墊65之連接導體68，連接至第二連接墊63之貫通連接導體69，及使導體68及69兩者在導體68及69之上部端電連接之鏈接導體71。連接佈線67之曝露至外側之鏈接導體71充當藉由一接合佈線連接至一外部佈線之一電極墊。
根據第八實施例之半導體元件可由第一實施例中所述之製造方法來製造。於此情形中，第一實施例中之第一半導體晶片區段之像素陣列及控制電路係由第一半導體積體電路替代，且第二實施例晶片區段中之邏輯電路係由第二半導體積體電路替代。
在根據第八實施例之半導體元件中，使第一半導體晶片區段101與第二半導體晶片116彼此接合。因此，在形成第一及第二半導體積體電路時可使用最佳處理技術。相應地，可充分地達成第一及第二半導體積體電路之效能，因此提供一高效能半導體元件。
於此實施例中，完全移除第一半導體晶片區段101之部分，即其中形成連接導體68及貫通連接導體69之區域之半導體部分。由於連接導體68及貫通連接導體69係形成於半導體移除區域52中，因此可減少半導體基板104與連接導體68及貫通連接導體69之間的寄生電容，因此實現半導體元件之高效能。
在第八實施例中，在形成一晶片之前使處於一部分完成狀態下之第一半導體基板104及第二半導體基板118彼此接合，且然後在製造製程中薄化該第一半導體基板104。亦即，將第二半導體基板118用作在薄化第一半導體基板104時之支撐基板。相應地，可減少部件數目且可簡化製造製程。於此實施例中，薄化第一半導體基板104且在其中移除半導體部分之半導體移除區域52中形成貫通連接孔62及連接孔64。因此，減小該等孔之縱橫比，因此形成具有高精度之連接孔。相應地，可製造具有高精度之高效能半導體元件。
圖41係圖解說明根據本發明之一第九實施例之一半導體元件之一圖式。根據該第九實施例之一半導體元件132包含一經堆疊半導體晶片100，其中使包含第一半導體積體電路及一多佈線層之第一半導體晶片區段101及包含第二半導體積體電路及一多佈線層之第二半導體晶片區段116彼此接合。使第一半導體晶片區段101及第二半導體晶片區段116彼此接合，致使多佈線層彼此面對。
於此實施例中，形成其中整體地移除第一半導體晶片區段101之一半導體部分之一部分之半導體移除區域52，且形成自半導體移除區域52之內表面延伸至半導體基板103之後表面之經堆疊絕緣膜61。在半導體移除區域52中形成經受平坦化且因此與半導體基板103上之經堆疊絕緣膜61之前表面齊平之絕緣膜77。如上述說明，由具有與經堆疊絕緣膜61之前表面上之氮化矽膜59之蝕刻速率不同之一蝕刻速率之一絕緣膜(諸如氧化矽膜)形成絕緣膜77。
然後，形成穿過絕緣膜77分別到達第一連接墊65及第二連接墊63之連接孔64及貫通連接孔62。穿過連接孔64及62兩者形成使第一連接墊65連接至第二連接墊63之連接佈線67。連接佈線67包含埋於連接孔64及62中且電連接至第一連接墊65之連接導體68、電連接至第二連接墊63之貫通連接導體69及使導體68及69在上部端處彼此電連接之鏈接導體71。連接導體68、貫通連接導體69及鏈接導體71係整體地及必要地由金屬形成。鏈接導體71係形成於經受平坦化之絕緣膜77上。
其他組態與第八實施例之上述組態相同。因此，為圖40中之對應部件給出相同參考編號且省略其說明之重複。
根據第九實施例之半導體元件132可藉由在第二實施例中闡述之製造方法來製造。於此實例中，在第二實施例中之第一半導體晶片區段之像素陣列及控制電路係由第一半導體積體電路替代，且第二實施例晶片區段中之邏輯電路係由第二半導體積體電路替代。
在根據第九實施例之半導體元件132中，完全移除第一半導體晶片區段101之部分，亦即其中形成連接導體68及貫通連接導體69之區域之半導體部分，將絕緣膜77埋於已移除之半導體移除區域52中。由於連接導體68及貫通連接導體69係埋於形成於絕緣膜77中之連接孔64及貫通連接孔62中，因此連接導體68及69藉由絕緣膜77而遠離半導體基板103之側表面。因此，可減少連接導體68及69與半導體基板103之間的寄生電容。由於半導體移除區域52之內側係由絕緣膜77埋沒，因此可與經堆疊絕緣膜61合作以機械方式可靠地保護半導體基板103之面對半導體移除區域52之側壁之表面。相應地，可實現半導體元件之高效能。
於此實施例中，薄化第一半導體基板103且形成貫通連接孔62及連接孔64。因此，減小該等孔之縱橫比，因此形成具有高精度之連接孔62及64。相應地，可製造具有高精度之高效能半導體元件。
省略進一步說明，但可獲得與第八實施例之優勢相同之優勢。
圖42係圖解說明根據本發明之一第十實施例之一半導體元件之一圖式。根據該第十實施例之一半導體元件133包含經堆疊半導體晶片100，其中使包含第一半導體積體電路及一多佈線層之第一半導體晶片區段101與包含一第二半導體積體電路及一多佈線層之第二半導體晶片區段116彼此接合。使第一半導體晶片區段101與第二半導體晶片區段116彼此接合，致使多佈線層彼此面對。
於此實施例中，形成其中整體地移除第一半導體晶片區段101之一半導體部分之一部分之半導體移除區域52，且形成自半導體移除區域52之內表面延伸至半導體基板103之後表面之經堆疊絕緣膜61。將經受平坦化且因此與半導體基板103上之經堆疊絕緣膜61之前表面齊平之絕緣膜77埋於半導體移除區域52中。在對應於絕緣膜77之連接佈線67之部分中形成具有距前表面之一必要深度之凹面部分81。
然後，形成穿過凹面部分81下方之絕緣膜77分別到達第一連接墊65及第二連接墊63之連接孔64及貫通連接孔62。形成穿過連接孔64及62兩者使第一連接墊65連接至第二連接墊63之連接佈線67。連接佈線67包含埋於連接孔64及62中且電連接至第一連接墊65之連接導體68、電連接至第二連接墊63之貫通連接導體69、及在上部端處使導體68及69兩者彼此電連接之鏈接導體71。連接導體68、貫通連接導體69及鏈接導體71係整體地及必要地由金屬形成。將鏈接導體71埋於絕緣膜77之凹面部分81中。鏈接導體71之前表面與經受平坦化之絕緣膜77之前表面齊平。
其他組態與第八實施例之上述組態相同。因此，為圖40中之對應部件給出相同參考編號且省略其說明之重複。
根據第十實施例之半導體元件133可由第三實施例中所述之製造方法製造。於此情形中，第三實施例中之第一半導體晶片區段之像素陣列及控制電路係由第一半導體積體電路置換，且第二實施例晶片區段中之邏輯電路係由第二半導體積體電路置換。
在根據第十實施例之半導體元件133中，完全移除第一半導體晶片區段101之部分，亦即其中形成由連接導體68及貫通連接導體69之區域之半導體部分，將絕緣膜77埋於已移除之半導體移除區域52中。在絕緣膜77中形成凹面部分81，且連接導體68及貫通連接導體69分別穿透形成於凹面部分81下方之絕緣膜77中之連接孔64及貫通連接孔62以形成連接佈線67。相應地，連接導體68及69兩者藉由絕緣膜77遠離半導體基板103之側表面，因此減少連接導體68及69與半導體基板103之間的寄生電容。由於半導體移除區域52之內側係由絕緣膜77埋沒，因此可與經堆疊絕緣膜61合作以機械方式可靠地保護半導體基板103之面對半導體移除區域52之側壁之表面。相應地，可實現固態成像元件之高效能。
由於鏈接導體71係埋於絕緣膜77之凹面部分81中且鏈接導體71經受平坦化以與絕緣膜77之前表面齊平，因此可獲得具有一小的不均勻表面之半導體元件。
在第十實施例中，薄化第一半導體基板103，在絕緣膜77中形成凹面部分81，且形成貫通連接孔62及連接孔64。因此，減小該等孔之縱橫比，因此形成具有高精度之連接孔62及64。相應地，可製造具有高精度之一高效能半導體元件。
省略進一步說明，但可獲得與第八實施例之彼等優勢相同之優勢。
在上述第八至第十實施例中，使兩個半導體晶片區段彼此接合。在根據本發明之實施例之半導體元件中，三個或更多個半導體晶片區段可彼此接合。即使在其中三個或更多個半導體晶片區段彼此接合之一組態下，亦可將其中完全移除半導體部分之上述組態應用於在包含第一半導體積體電路之第一半導體晶片區段與包含第二半導體積體電路之第二半導體晶片區段之間的連接部分。一記憶體電路及包含一邏輯電路之其他電子電路可應用於半導體積體電路。
在上述實施例中，將在第四至第七實施例中闡述之連接墊陣列91、91A、91B及98之佈置應用於其中完整地移除根據第一至第三實施例之連接佈線67之區域中之半導體部分之固態成像元件。連接墊陣列91、91A、91B及98之佈置可應用於根據第八至第十實施例之半導體元件。連接墊陣列91、91A、91B及98之佈置不限於此。在接合另一晶圓或晶片以形成連接佈線時，該等連接墊陣列之佈置可應用於其中不移除連接佈線之鄰近中之一半導體之一情形。連接墊陣列之佈置可應用於一半導體元件，諸如具有上述半導體積體電路之一固態成像元件或一半導體元件，其中連接導體68及貫通連接導體69穿透半導體基板且經由一絕緣膜被埋沒而不移除半導體部分。
圖43及圖44係圖解說明其中形成連接佈線而不移除半導體部分且應用連接墊佈置之固態成像元件之一實例之圖式。於此實例中，一固態成像元件135具有其中不移除在上述第二實施例中展示於圖16中之連接佈線67之區域中之半導體之一組態。於此實例中，在連接佈線區域中形成穿透第一半導體基板31且到達第一連接墊65之連接孔64及穿透包含半導體基板31之第一半導體晶片區段22且到達第二連接墊63之貫通連接孔62。在連接孔64及貫通連接孔62中之每一者之內表面上形成半導體基板31及用於絕緣之一絕緣膜136。形成連接佈線，其中連接導體68及貫通連接導體69埋於連接孔64及貫通連接孔62中且藉由鏈接導體71彼此連接以分別連接至第一連接墊65及第二連接墊63。由於其他組態係與第二實施例中所述之組態相同，因此為圖16中之對應部件給出相同參考編號且省略其說明之重複。
另一方面，如圖44中展示，包含此實例之固態成像元件135中之連接墊63及65之佈線連接部分之佈置與圖31中之結構具有相同結構。亦即，形成連接墊陣列91，其中將八邊形連接墊63及65之連接墊對89密集地配置於四級中。由於其他詳細組態與圖31中之組態相同，因此為圖31中之對應部件給出相同參考編號且省略其說明之重複。
於此實例之固態成像元件135中，如圖31中之上述說明，增加相鄰敷設佈線40d之間的距離與敷設佈線53d之間的距離。相應地，可減少相鄰耦合電容。
圖45及圖46係圖解說明其中形成連接佈線而不移除半導體部分且包含應用該連接墊佈置之半導體積體電路之半導體元件之一實例之圖式。於此實例中，一半導體元件137具有其中不移除在上述第九實施例中之圖41中展示之其中形成連接佈線67之區域中之半導體之一組態。於此實例中，在連接佈線區域中形成穿透第一半導體基板31且到達第一連接墊65之連接孔64及穿透包含半導體基板31之第一半導體晶片區段22且到達第二連接墊63之貫通連接孔62。在連接孔64及貫通連接孔62中之每一者之內表面上形成半導體基板31及用於絕緣之絕緣膜136。形成連接佈線，其中連接導體68及貫通連接導體69係埋於連接孔64及貫通連接孔62中且藉由鏈接導體71彼此連接以便分別連接至第一連接墊65及第二連接墊63。由於其他組態係與第六實施例中所述之組態相同，因此為圖41中之對應部件給出相同參考編號且省略其說明之重複。
另一方面，如圖44中展示，於此實例中包含連接墊63及65之佈線連接部分之佈置具有與圖31中之結構相同之結構。亦即，形成連接墊陣列91，其中八邊形連接墊63及65之連接墊對89密集地配置於四級中。由於其他詳細組態與圖31中之組態相同，因此為圖31中之對應部件給出相同參考編號且省略其說明之重複。
於此實例之固態成像元件137中，如圖31中之上述說明，增加相鄰敷設佈線40d之間的距離與敷設佈線53d之間的距離。相應地，可減少相鄰耦合電容。
在其中形成連接佈線而不移除具有一積體電路之半導體部分及半導體元件之固態成像元件中，根據第五實施例(圖36)、第六實施例(圖37及圖38)、第七實施例(圖39)或諸如此類之佈置可應用為連接墊之佈置。
在根據該等實施例之上述固態成像元件中，必須穩定其中形成第一半導體晶片區段22之像素陣列23之半導體基板或半導體井區域之電位。亦即，當在不存在貫通連接導體69及連接導體68之鄰近中之半導體基板或半導體井區域之電位(所謂的基板電位)變化下操作時必須穩定貫通連接道題69及連接導體68之電位變化。為穩定該基板電位，於此實例中，由一雜質擴散層在半導體井區域32中形成一接觸部分，且經由連接導體44及佈線40將該接觸部分連接至形成於第一半導體晶片區段22上之一部分之鄰近中之一電極墊部分。藉由將一固定電壓(諸如一電源電壓VDD或一接地電壓(0 V))供應至電極墊部分，經由接觸部分將該電源電壓或該接地電壓(0 V)施加至半導體井區域32，因此穩定半導體井區域之基板電位。舉例而言，在半導體基板或半導體井區域係n型時，供應電源電壓。在半導體基板或半導體井區域係p型時，供應接地電壓。
在根據該等實施例之上述固態成像元件中，在包含貫通連接導體69及連接導體68之連接佈線67經處理以被形成時，安裝保護二極體以保護邏輯電路之電晶體免受電漿損害。在形成連接佈線67時，藉由電漿蝕刻形成到達墊63及65之連接孔62及64。然而，在電漿處理之時藉助過量電漿離子為邏輯電路中之連接墊63充電。在經由佈線53藉助過量電漿離子為邏輯電路中之電晶體充電時，電晶體遭受所謂的電漿損害。該保護二極體起到防止電漿損害之作用。
於此實施例中，在行信號處理電路5之每一行電路之每一邏輯電路中形成保護二極體。如上文所述，對應於各別垂直信號線之敷設佈線經由連接墊63及65分別連接至每一連接佈線67之貫通連接導體69及連接導體68。於第二半導體晶片區段26中，在半導體基板45之其中形成有行電路區段之MOS電晶體之每一行電路區段中形成保護二極體。將保護二極體連接至與行電路區段之MOS電晶體之閘極電極所連接至之敷設佈線相同之敷設佈線。連接至該等敷設佈線之保護二極體係安置於比行電路區段之MOS電晶體更接近於連接墊63處。在電漿處理之時，由在邏輯電路之連接墊63中充電之過量電漿所致之電荷流動流動至保護二極體且因此不損害行電路區段。相應地，可在處理連接佈線67時防止對行電路區段之電漿損害。此外，可安裝相同之保護二極體以防止對另一周邊電路之MOS電晶體之電漿損害以及防止對行電路區段之電漿損害。
根據上述實施例之固態成像元件可應用於諸如一數位相機或一視訊相機之一相機系統，或諸如具有一影像捕獲功能之一可攜式電話之電子裝置及具有一成像捕獲功能之其他裝置。
圖47係圖解說明根據本發明之一第十一實施例之一電子裝置之一實例之一圖式。根據此實施例之相機係能夠捕獲一靜態影像或一移動影像之一視訊相機。根據此實施例之一相機141包含一固態成像元件142、將入射光導引至固態成像元件142之一光感測部分之一光學系統143及一快門元件144。相機141進一步包含驅動固態成像元件142之一驅動電路145、及一處理自固態成像元件142輸出之信號之一信號處理電路146。
固態成像元件142係根據上述實施例之固態成像元件中之一者。光學系統(光學透鏡)143藉助來自一被攝體之影像光(入射光)在固態成像元件142之影像捕獲表面上形成一影像。然後，針對一給定時間在固態成像元件142中聚集信號電荷。光學系統143可係藉由複數個光學透鏡組態之一光學透鏡系統。快門元件144控制固態成像元件142之一光照明時間及一光阻塞時間。驅動電路145供應一驅動信號以控制固態成像元件142之傳輸操作及快門元件144之快門操作。基於自驅動電路145供應之驅動信號(時序信號)，傳輸固態成像元件142之信號。信號處理電路146處理各種種類之信號。將經受該信號處理之一影像信號儲存於諸如一記憶體之一儲存媒體中或輸出至一監視器。
在諸如根據第十一實施例之一相機之電子裝置中，可實現高效能固態成像元件142。相應地，可提供具有一高可靠度之電子裝置。
雖然已闡述了本發明之各種實施例，但彼等熟習此項技術者將明瞭，在此發明之範疇內之更多實施例及實施方案係可能的。相應地，本發明僅由附加之申請專利範圍及其等效形式來約束。
1．．．固態成像元件
2．．．像素
3．．．像素陣列
4．．．垂直驅動電路
5．．．行信號處理電路
6．．．水平驅動電路
7．．．輸出電路
8．．．控制電路
9．．．垂直信號線
10．．．水平信號線
11．．．半導體基板
12．．．輸入/輸出端子
21．．．金屬氧化物半導體固態成像元件
22．．．第一半導體晶片區段
23．．．像素陣列
24．．．控制電路
25．．．邏輯電路
26．．．第二半導體晶片區段
27．．．經堆疊半導體晶片
28．．．金屬氧化物半導體固態成像元件
30．．．單位像素
31．．．第一半導體基板
31a．．．前表面
31b．．．後表面
32．．．半導體井區域
33．．．源極/汲極區域
34．．．n型半導體區域
35．．．p型半導體區域
36．．．閘極電極
38．．．元件隔離區域
39．．．層間絕緣膜
40．．．佈線
40a．．．佈線
40b．．．佈線
40c．．．佈線
40d．．．敷設佈線
41．．．多佈線層
42．．．保護層
43a．．．第一絕緣薄膜
43b．．．第二絕緣薄膜
44．．．連接導體
45．．．第二半導體基板
45a．．．前表面
46．．．p型半導體井區域
47．．．n型源極/汲極區域
48．．．閘極電極
49．．．層間絕緣膜
50．．．元件隔離區域
52．．．半導體移除區域
52a．．．半導體移除區域
52b．．．半導體移除區域
53a．．．佈線
53b．．．佈線
53c．．．佈線
53d．．．敷設佈線
54．．．連接導體
55．．．多佈線層
56．．．保護層
57．．．黏合劑層
58．．．氧化矽膜
59．．．氮化矽膜
61．．．經堆疊絕緣膜
62．．．貫通連接孔
63．．．第二連接墊
64．．．連接孔
65．．．第一連接墊
65a．．．連接突出部分
67．．．連接佈線
68．．．連接導體
69．．．貫通連接導體
71．．．鏈接導體
72．．．光屏蔽膜
73．．．平坦化膜
74．．．晶片上濾色片
75．．．晶片上微透鏡
77．．．絕緣膜
78．．．固態成像元件
81．．．凹面部分
82．．．背向照明式固態成像元件
84．．．固態成像元件
85．．．連接部分
86．．．通孔導體
87．．．連接部分
88．．．通孔導體
89．．．連接墊對
91．．．連接墊陣列
91A．．．連接墊陣列
91B．．．連接墊陣列
93．．．固態成像元件
95．．．固態成像元件
96．．．屏蔽佈線
97．．．固態成像元件
98．．．連接墊陣列
99．．．連接墊對
100．．．經堆疊半導體晶片
101．．．第一半導體晶片區段
104．．．半導體井區域
105．．．源極/汲極區域
106．．．閘極電極
107．．．元件隔離區域
108．．．層間絕緣膜
109a．．．佈線
109b．．．佈線
109c．．．佈線
109．．．佈線
111．．．多佈線層
112．．．連接導體
114．．．保護層
116．．．第二半導體晶片區段
117．．．邏輯電路
118．．．半導體基板
119．．．半導體井區域
121．．．源極/汲極區域
122．．．閘極電極
123．．．元件隔離區域
124．．．層間絕緣膜
125．．．佈線
125a．．．佈線
125b．．．佈線
125c．．．佈線
125d．．．佈線
126．．．多佈線層
127．．．保護層
129．．．黏合層
131．．．半導體元件
132．．．半導體元件
133．．．半導體元件
135．．．固態成像元件
136．．．絕緣膜
137．．．半導體元件
141．．．相機
142．．．固態成像元件
143．．．光學系統
144．．．快門元件
145．．．驅動電路
146．．．信號處理電路
151．．．金屬氧化物半導體固態成像元件
152．．．半導體晶片
153．．．像素陣列
154．．．控制電路
155．．．邏輯電路
156．．．影像感測器
FD．．．浮動擴散部
M1．．．分層金屬
M2．．．分層金屬
M3．．．分層金屬
M11．．．分層金屬
M12．．．分層金屬
M13．．．分層金屬
PD．．．光電二極體
Tr6．．．金屬氧化物半導體電晶體
Tr1．．．金屬氧化物半導體電晶體
Tr2．．．金屬氧化物半導體電晶體
Tr3．．．金屬氧化物半導體電晶體
Tr4．．．金屬氧化物半導體電晶體
Tr7．．．金屬氧化物半導體電晶體
Tr8．．．金屬氧化物半導體電晶體
圖1係圖解說明符合本發明之一MOS固態成像元件之一實例性總組態之一圖式。
圖2A至圖2C係圖解說明符合本發明及根據一相關領域之一固態成像元件之一固態成像元件之示意圖。
圖3係圖解說明符合本發明之固態成像元件之主要單元之總組態之一個實施例之一圖式。
圖4係圖解說明符合本發明之固態成像元件之主要單元之總組態之一個實施例之一圖式。
圖5係圖解說明符合本發明之一固態成像元件之一製造製程之一個實施例之一圖式。
圖6係圖解說明符合本發明之一固態成像元件之一製造製程之一個實施例之一圖式(第三製造製程圖)。
圖7係圖解說明符合本發明之一固態成像元件之一製造製程之一個實施例之一圖式。
圖8係圖解說明符合本發明之一固態成像元件之一製造製程之一個實施例之一圖式。
圖9係圖解說明符合本發明之一固態成像元件之一製造製程之一個實施例之一圖式。
圖10係圖解說明符合本發明之一固態成像元件之一製造製程之一個實施例之一圖式。
圖11係圖解說明符合本發明之一固態成像元件之一製造製程之一個實施例之一圖式。
圖12係圖解說明符合本發明之一固態成像元件之一製造製程之一個實施例之一圖式。
圖13係圖解說明符合本發明之一固態成像元件之一製造製程之一個實施例之一圖式。
圖14係圖解說明符合本發明之一固態成像元件之一製造製程之一個實施例之一圖式。
圖15A及圖15B係圖解說明符合本發明之半導體移除區域之位置之一個實施例之示意性平面圖。
圖16係圖解說明符合本發明之一固態成像元件之主要單元之總組態之一個實施例之一圖式。
圖17係圖解說明符合本發明之一固態成像元件之一製造製程之一個實施例之一圖式。
圖18係圖解說明符合本發明之一固態成像元件之一製造製程之一個實施例之一圖式。
圖19係圖解說明符合本發明之一固態成像元件之一製造製程之一個實施例之一圖式。
圖20係圖解說明符合本發明之一固態成像元件之一製造製程之一個實施例之一圖式。
圖21係圖解說明符合本發明之一固態成像元件之一製造製程之一個實施例之一圖式。
圖22係圖解說明符合本發明之一固態成像元件之一製造製程之一個實施例之一圖式。
圖23係圖解說明符合本發明之一固態成像元件之一製造製程之一個實施例之一圖式。
圖24係圖解說明符合本發明之一固態成像元件之一製造製程之一個實施例之一圖式。
圖25係圖解說明符合本發明之一固態成像元件之主要單元之一總組態之一個實施例之一圖式。
圖26係圖解說明符合本發明之一固態成像元件之一製造製程之一個實施例之一圖式。
圖27係圖解說明符合本發明之一固態成像元件之一製造製程之一個實施例之一圖式。
圖28係圖解說明符合本發明之一固態成像元件之一製造製程之一個實施例之一圖式。
圖29係圖解說明符合本發明之一固態成像元件之一製造製程之一個實施例之一圖式。
圖30係圖解說明符合本發明之一固態成像元件之一製造製程之一個實施例之一圖式。
圖31係圖解說明符合本發明之一固態成像元件之主要單元之一總組態之一個實施例之一圖式。
圖32係沿圖31之線XXXII-XXXII截取之一示意性剖面圖。
圖33係沿圖31之線XXXIII-XXXIII截取之一示意性剖面圖。
圖34係圖解說明圖31中之一第一連接墊之一分解平面圖。
圖35係圖解說明圖31中之一第二連接墊之一分解平面圖。
圖36係圖解說明符合本發明之一固態成像元件之主要單元之總組態之一圖式。
圖37係圖解說明符合本發明之一固態成像元件之主要單元之總組態之一圖式。
圖38係沿圖37之線XXXVIII-XXXVIII截取之一示意性剖面圖。
圖39係圖解說明符合本發明之一固態成像元件之主要單元之一總組態之一個實施例之一圖式。
圖40係圖解說明符合本發明之一固態成像元件之主要單元之一總組態之一個實施例之一圖式。
圖41係圖解說明符合本發明之一固態成像元件之主要單元之一總組態之一個實施例之一圖式。
圖42係圖解說明符合本發明之一固態成像元件之主要單元之一總組態之一個實施例之一圖式。
圖43係圖解說明具有符合本發明之連接墊佈置之一固態成像元件之一總組態之一個實施例之一圖式。
圖44係圖解說明符合本發明之固態成像元件之連接墊之佈置之一個實施例之一示意性平面圖。
圖45係圖解說明具有符合本發明之連接墊佈置之一半導體元件之一總組態之一個實施例之一圖式。
圖46係圖解說明圖45中之半導體元件之連接墊之佈置之一個實施例之一示意性平面圖。
圖47係圖解說明符合本發明之一電子裝置之一總組態之一個實施例之一圖式。
22．．．第一半導體晶片區段
23．．．像素陣列
24．．．控制電路
25．．．邏輯電路
26．．．第二半導體晶片區段
27．．．經堆疊半導體晶片
28．．．金屬氧化物半導體固態成像元件
31．．．第一半導體基板
31a．．．前表面
31b．．．後表面
32．．．半導體井區域
33．．．源極/汲極區域
34．．．n型半導體區域
35．．．p型半導體區域
36．．．閘極電極
38．．．元件隔離區域
39．．．層間絕緣膜
40a．．．佈線
40b．．．佈線
40c．．．佈線
40d．．．敷設佈線
41．．．多佈線層
42．．．保護層
43a．．．第一絕緣薄膜
43b．．．第二絕緣薄膜
44．．．連接導體
45．．．第二半導體基板
45a．．．前表面
46．．．p型半導體井區域
47．．．n型源極/汲極區域
48．．．閘極電極
49．．．層間絕緣膜
50．．．元件隔離區域
52．．．半導體移除區域
53a．．．佈線
53b．．．佈線
53c．．．佈線
53d．．．敷設佈線
54．．．連接導體
55．．．多佈線層
56．．．保護層
57．．．黏合劑層
58．．．氧化矽膜
59．．．氮化矽膜
61．．．經堆疊絕緣膜
62．．．貫通連接孔
63．．．第二連接墊
64．．．連接孔
65．．．第一連接墊
67．．．連接佈線
68．．．連接導體
69．．．貫通連接導體
71．．．鏈接導體
72．．．光屏蔽膜
73．．．平坦化膜
74．．．晶片上濾色片
75．．．晶片上微透鏡
FD．．．浮動擴散部
M1．．．分層金屬
M2．．．分層金屬
M3．．．分層金屬
M11．．．分層金屬
M12．．．分層金屬
M13．．．分層金屬
PD．．．光電二極體
Tr1．．．金屬氧化物半導體電晶體
Tr2．．．金屬氧化物半導體電晶體
Tr3．．．金屬氧化物半導體電晶體
Tr4．．．金屬氧化物半導體電晶體
Tr6．．．金屬氧化物半導體電晶體
Tr7．．．金屬氧化物半導體電晶體
Tr8．．．金屬氧化物半導體電晶體

Claims (33)

  1. 一種半導體元件，其包括：一第一半導體區段，該第一半導體區段在其一側處包含一第一佈線層；一第二半導體區段，該第二半導體區段在其一側處包含一第二佈線層，該第一半導體區段與該第二半導體區段係固定在一起，其中該第一半導體區段與該第二半導體區段之各別第一佈線層與第二佈線層側彼此面對；一導電材料，其穿過該第一半導體區段延伸至該第二半導體區段之該第二佈線層且藉助此導電材料該第一佈線層與該第二佈線層係電連通。
  2. 如請求項1之半導體元件，其中該第一半導體區段與該第二半導體區段係藉由電漿接合而固定。
  3. 如請求項1之半導體元件，其中該第一半導體區段與該第二半導體區段係藉由一黏合劑而固定。
  4. 如請求項1之半導體元件，其中該半導體元件包含介於一像素陣列區域與一移除區域之間的一控制區域。
  5. 如請求項4之半導體元件，其中該導電材料係形成於該半導體元件之該移除區域中。
  6. 如請求項5之半導體元件，其中該移除區域中之第一半導體之一部分被移除。
  7. 如請求項5之半導體元件，其進一步包括形成於該半導體元件之該控制區域中之該第一半導體區段上方之一光屏蔽膜。
  8. 一種製造一半導體元件之方法，其包含以下步驟：形成一第一半導體區段，該第一半導體區段在其一側處包含一第一佈線層；形成一第二半導體區段，該第二半導體區段在其一側處包含一第二佈線層；將該第一半導體區段接合至該第二半導體區段，其中該第一半導體區段與該第二半導體區段之各別第一佈線層與第二佈線層側彼此面對；提供一導電材料，其穿過該第一半導體區段延伸至該第二半導體區段之該第二佈線層，致使該第一佈線層與該第二佈線層係電連通。
  9. 如請求項8之方法，其中藉由電漿接合來固定該第一半導體區段與該第二半導體區段。
  10. 如請求項8之方法，其中藉由一黏合劑來固定該第一半導體區段與該第二半導體區段。
  11. 如請求項8之方法，其中該半導體元件包含介於一像素陣列區域與一移除區域之間的一控制區域。
  12. 如請求項11之方法，其中將該導電材料形成於該半導體元件之該移除區域中。
  13. 如請求項12之方法，其中移除該移除區域中之第一半導體之一部分。
  14. 如請求項12之方法，其進一步包括形成一光屏蔽膜之步驟，該光屏蔽膜係形成於該半導體元件之該控制區域中之該第一半導體區段上方。
  15. 一種半導體元件，其包括：一第一半導體區段，該第一半導體區段在一側上包含一第一佈線層且在該第一佈線層之相對側上包含一元件層；一第二半導體區段，該第二半導體區段在其一側處包含一第二佈線層，該第一半導體區段與該第二半導體區段係固定在一起，其中該第一半導體區段與該第二半導體區段之各別第一佈線層與第二佈線層側彼此面對；一第一導電材料，其穿過該第一半導體區段之該元件層延伸至該第一半導體區段之該第一佈線層中之一連接點；及一第二導電材料，其穿過該第一半導體區段延伸至該第二半導體區段之該第二佈線層中之一連接點，致使該第一佈線層與該第二佈線層係電連通。
  16. 如請求項15之半導體元件，其中該第一半導體區段與該第二半導體區段係藉由電漿接合而固定。
  17. 如請求項15之半導體元件，其中該第一半導體區段與該第二半導體區段係藉由一黏合劑而固定。
  18. 如請求項15之半導體元件，其中該半導體元件包含介於一像素陣列區域與一移除區域之間的一控制區域。
  19. 如請求項18之半導體元件，其中該導電材料係形成於該半導體元件之該移除區域中。
  20. 如請求項19之半導體元件，其中該移除區域中之第一半導體之一部分被移除。
  21. 如請求項19之半導體元件，其進一步包括形成於該半導體元件之該控制區域中之該第一半導體區段上方之一光屏蔽膜。
  22. 如請求項19之半導體元件，其進一步包括一連接點，該連接點將該半導體元件之第一半導體側上之第一連接材料之一端部分連接至該半導體元件之該第一半導體側上之第二半導體材料之一端部分。
  23. 一種製造一半導體元件之方法，其包含以下步驟：形成一第一半導體區段，該第一半導體區段在一側上包含一第一佈線層且在該第一佈線層之相對側上包含一元件層；形成一第二半導體區段，該第二半導體區段在其一側處包含一第二佈線層；將該第一半導體區段接合至該第二半導體區段，其中該第一半導體區段與該第二半導體區段之各別第一佈線層與第二佈線層側彼此面對；提供一第一導電材料，其穿過該第一半導體區段之該元件層延伸至該第一半導體區段之該第一佈線層中之一連接點；平行地提供一第二導電材料，其穿過該第一半導體區段延伸至該第二半導體區段之該第二佈線層中之一連接點，致使該第一佈線層與該第二佈線層係電連通。
  24. 如請求項23之方法，其中藉由電漿接合來固定該第一半導體區段與該第二半導體區段。
  25. 如請求項23之方法，其中藉由一黏合劑來固定該第一半導體區段與該第二半導體區段。
  26. 如請求項23之方法，其中該半導體元件包含介於一像素陣列區域與一移除區域之間的一控制區域。
  27. 如請求項26之方法，其中將該導電材料形成於該半導體元件之該移除區域中。
  28. 如請求項27之半導體元件，其中該移除區域中之第一半導體之一部分被移除。
  29. 如請求項27之半導體元件，其進一步包括形成於該半導體元件之該控制區域中之該第一半導體區段上方之一光屏蔽膜。
  30. 一種電子裝置，其包含：一光學單元；及一成像單元，其包含(a)一第一半導體區段，該第一半導體區段包含一第一佈線層及在該第一佈線層上之一元件層，(b)一第二半導體區段，該第二半導體區段在其一側處包含一第二佈線層，該第一半導體區段與該第二半導體區段係固定在一起，其中該第一半導體區段與該第二半導體區段之各別第一佈線層與第二佈線層側彼此面對，(c)一第一導電材料，其穿過該第一半導體區段之該元件層延伸至該第一半導體區段之該第一佈線層中之一連接點，及(d)一第二導電材料，其穿過該第一半導體區段延伸至該第二半導體區段之該第二佈線層中之一連接點，致使該第一佈線層與該第二佈線層係電連通。
  31. 如請求項30之裝置，其進一步包括介於該光學單元與該成像單元之間的一快門元件。
  32. 一種電子裝置，其包含：一光學單元；及一成像單元，其包含(a)一第一半導體區段，該第一半導體區段在一側上包含一第一佈線層且在該第一佈線層之相對側上包含一元件層，(b)一第二半導體區段，該第二半導體區段在其一側處包含一第二佈線層，該第一半導體區段與該第二半導體區段係固定在一起，其中該第一半導體區段與該第二半導體區段之各別第一佈線層與第二佈線層側彼此面對，(c)一第一導電材料，其穿過該第一半導體區段之該元件層延伸至該第一半導體區段之該第一佈線層中之一連接點，及(d)一第二導電材料，其穿過該第一半導體區段延伸至該第二半導體區段之該第二佈線層中之一連接點，致使該第一佈線層與該第二佈線層係電連通。
  33. 如請求項32之裝置，其進一步包括介於該光學單元與該成像單元之間的一快門元件。
TW099139812A 2009-12-25 2010-11-18 半導體元件及其製造方法，及電子裝置 TWI420662B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009294698 2009-12-25

Publications (2)

Publication Number Publication Date
TW201126707A TW201126707A (en) 2011-08-01
TWI420662B true TWI420662B (zh) 2013-12-21

Family

ID=44174803

Family Applications (2)

Application Number Title Priority Date Filing Date
TW099139812A TWI420662B (zh) 2009-12-25 2010-11-18 半導體元件及其製造方法，及電子裝置
TW102134616A TWI515885B (zh) 2009-12-25 2010-11-18 半導體元件及其製造方法，及電子裝置

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW102134616A TWI515885B (zh) 2009-12-25 2010-11-18 半導體元件及其製造方法，及電子裝置

Country Status (5)

Country Link
US (6) US8514308B2 (zh)
JP (1) JP5664205B2 (zh)
KR (1) KR101691668B1 (zh)
CN (2) CN103646953B (zh)
TW (2) TWI420662B (zh)

Families Citing this family (136)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9142586B2 (en) * 2009-02-24 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Pad design for backside illuminated image sensor
TWI420662B (zh) * 2009-12-25 2013-12-21 Sony Corp 半導體元件及其製造方法，及電子裝置
JP5685898B2 (ja) 2010-01-08 2015-03-18 ソニー株式会社 半導体装置、固体撮像装置、およびカメラシステム
JP2012033894A (ja) * 2010-06-30 2012-02-16 Canon Inc 固体撮像装置
JP5671890B2 (ja) 2010-08-31 2015-02-18 株式会社ニコン 撮像装置
JP5716347B2 (ja) * 2010-10-21 2015-05-13 ソニー株式会社 固体撮像装置及び電子機器
TWI467746B (zh) * 2010-12-15 2015-01-01 Sony Corp 半導體元件及其製造方法與電子裝置
KR20130011419A (ko) * 2011-07-21 2013-01-30 삼성전자주식회사 후면 조명 구조의 이미지 센서의 제조 방법
CN103022062B (zh) 2011-07-19 2016-12-21 索尼公司 固体摄像器件及其制造方法和电子设备
JP5987275B2 (ja) * 2011-07-25 2016-09-07 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、および電子機器
JP6091550B2 (ja) * 2011-08-02 2017-03-08 キヤノン株式会社 撮像素子及び撮像装置
US8987855B2 (en) 2011-08-04 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Pad structures formed in double openings in dielectric layers
JP2013041878A (ja) * 2011-08-11 2013-02-28 Sony Corp 撮像装置およびカメラモジュール
TWI577001B (zh) 2011-10-04 2017-04-01 Sony Corp 固體攝像裝置、固體攝像裝置之製造方法及電子機器
JP6018376B2 (ja) * 2011-12-05 2016-11-02 キヤノン株式会社 固体撮像装置およびカメラ
KR102079407B1 (ko) * 2012-01-17 2020-02-19 소니 주식회사 반도체 장치의 제조 방법
JP2013172014A (ja) * 2012-02-21 2013-09-02 Sony Corp 固体撮像装置およびその製造方法、並びにカメラシステム
KR20130099425A (ko) * 2012-02-29 2013-09-06 삼성전자주식회사 이미지 센서
JP6214132B2 (ja) 2012-02-29 2017-10-18 キヤノン株式会社 光電変換装置、撮像システムおよび光電変換装置の製造方法
JP2013187360A (ja) * 2012-03-08 2013-09-19 Sony Corp 固体撮像装置、及び、電子機器
EP2827369A4 (en) * 2012-03-15 2015-10-21 Sony Corp SEMICONDUCTOR IMAGE CAPTURE APPARATUS AND ELECTRONIC APPARATUS
EP2833623B1 (en) * 2012-03-30 2019-09-18 Nikon Corporation Image sensor, imaging method, and imaging device
US9412725B2 (en) * 2012-04-27 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for image sensor packaging
US8766387B2 (en) 2012-05-18 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Vertically integrated image sensor chips and methods for forming the same
JP6012262B2 (ja) 2012-05-31 2016-10-25 キヤノン株式会社 半導体装置の製造方法
JP6119118B2 (ja) * 2012-06-07 2017-04-26 株式会社ニコン 撮像素子
CN109068074B (zh) * 2012-06-08 2022-01-25 株式会社尼康 拍摄元件
US8710607B2 (en) * 2012-07-12 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for image sensor packaging
US8866250B2 (en) * 2012-09-05 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple metal film stack in BSI chips
US8796805B2 (en) * 2012-09-05 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple metal film stack in BSI chips
JP5851369B2 (ja) * 2012-09-10 2016-02-03 株式会社東芝 半導体装置の製造方法
JP6128787B2 (ja) 2012-09-28 2017-05-17 キヤノン株式会社 半導体装置
JP6041607B2 (ja) 2012-09-28 2016-12-14 キヤノン株式会社 半導体装置の製造方法
JP2014099582A (ja) 2012-10-18 2014-05-29 Sony Corp 固体撮像装置
JP2014135326A (ja) * 2013-01-08 2014-07-24 Toshiba Corp 固体撮像装置
US8773562B1 (en) 2013-01-31 2014-07-08 Apple Inc. Vertically stacked image sensor
US9293500B2 (en) 2013-03-01 2016-03-22 Apple Inc. Exposure control for image sensors
US9276031B2 (en) 2013-03-04 2016-03-01 Apple Inc. Photodiode with different electric potential regions for image sensors
US9041837B2 (en) 2013-03-05 2015-05-26 Apple Inc. Image sensor with reduced blooming
US9741754B2 (en) 2013-03-06 2017-08-22 Apple Inc. Charge transfer circuit with storage nodes in image sensors
US9549099B2 (en) * 2013-03-12 2017-01-17 Apple Inc. Hybrid image sensor
US9722099B2 (en) * 2013-03-14 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Light sensing device with outgassing hole in a light shielding layer and an anti-reflection film
US9319611B2 (en) 2013-03-14 2016-04-19 Apple Inc. Image sensor with flexible pixel summing
CN104051487B (zh) * 2013-03-15 2017-04-12 台湾积体电路制造股份有限公司 成像传感器结构和方法
US20140326856A1 (en) * 2013-05-06 2014-11-06 Omnivision Technologies, Inc. Integrated circuit stack with low profile contacts
JP6119432B2 (ja) * 2013-05-31 2017-04-26 ソニー株式会社 固体撮像素子、電子機器、および製造方法
JP2015029012A (ja) * 2013-07-30 2015-02-12 ソニー株式会社 撮像素子および電子機器
JP2015041677A (ja) * 2013-08-21 2015-03-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102136845B1 (ko) 2013-09-16 2020-07-23 삼성전자 주식회사 적층형 이미지 센서 및 그 제조방법
KR101377063B1 (ko) * 2013-09-26 2014-03-26 (주)실리콘화일 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로
US9654714B2 (en) * 2013-11-01 2017-05-16 Silicon Optronics, Inc. Shared pixel with fixed conversion gain
TWI706550B (zh) * 2013-11-06 2020-10-01 日商新力股份有限公司 固體攝像裝置及其製造方法、及電子機器
KR102161260B1 (ko) 2013-11-07 2020-09-29 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
US9596423B1 (en) 2013-11-21 2017-03-14 Apple Inc. Charge summing in an image sensor
US9596420B2 (en) 2013-12-05 2017-03-14 Apple Inc. Image sensor having pixels with different integration periods
US9473706B2 (en) 2013-12-09 2016-10-18 Apple Inc. Image sensor flicker detection
JP2015119154A (ja) * 2013-12-20 2015-06-25 ソニー株式会社 固体撮像素子、固体撮像素子の製造方法、及び電子機器
TWI539816B (zh) 2013-12-25 2016-06-21 恆景科技股份有限公司 影像感測器
JP2015135839A (ja) * 2014-01-16 2015-07-27 オリンパス株式会社 半導体装置、固体撮像装置、および撮像装置
JP2015138862A (ja) * 2014-01-22 2015-07-30 ソニー株式会社 固体撮像装置および電子機器
US10285626B1 (en) 2014-02-14 2019-05-14 Apple Inc. Activity identification using an optical heart rate monitor
US9277144B2 (en) 2014-03-12 2016-03-01 Apple Inc. System and method for estimating an ambient light condition using an image sensor and field-of-view compensation
US9232150B2 (en) 2014-03-12 2016-01-05 Apple Inc. System and method for estimating an ambient light condition using an image sensor
US9584743B1 (en) 2014-03-13 2017-02-28 Apple Inc. Image sensor with auto-focus and pixel cross-talk compensation
US9497397B1 (en) 2014-04-08 2016-11-15 Apple Inc. Image sensor with auto-focus and color ratio cross-talk comparison
TWI648986B (zh) * 2014-04-15 2019-01-21 日商新力股份有限公司 攝像元件、電子機器
US9538106B2 (en) 2014-04-25 2017-01-03 Apple Inc. Image sensor having a uniform digital power signature
US9614000B2 (en) 2014-05-15 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Biased backside illuminated sensor shield structure
US9686485B2 (en) 2014-05-30 2017-06-20 Apple Inc. Pixel binning in an image sensor
TWI671894B (zh) * 2014-06-26 2019-09-11 日商新力股份有限公司 電路基板、攝像元件及電子機器
KR101901076B1 (ko) * 2014-07-17 2018-09-20 가부시키가이샤 니혼 마이크로닉스 반도체 모듈, 전기적 접속체 및 검사 장치
US10204952B2 (en) * 2014-08-29 2019-02-12 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device having recess filled with conductive material and method of manufacturing the same
GB2532728A (en) * 2014-11-25 2016-06-01 Nokia Technologies Oy A semiconductor chip, a method, an apparatus and a computer program product for image capturing
KR102261268B1 (ko) * 2014-12-29 2021-06-09 삼성전자주식회사 이미지 센서
JP6693068B2 (ja) * 2015-03-12 2020-05-13 ソニー株式会社 固体撮像装置および製造方法、並びに電子機器
US9564464B2 (en) * 2015-06-03 2017-02-07 Semiconductor Components Industries, Llc Monolithically stacked image sensors
KR102422224B1 (ko) * 2015-07-31 2022-07-18 삼성전자주식회사 적층형 이미지 센서 및 이를 포함하는 시스템
US10014333B2 (en) * 2015-08-26 2018-07-03 Semiconductor Components Industries, Llc Back-side illuminated pixels with interconnect layers
WO2017060948A1 (ja) * 2015-10-05 2017-04-13 オリンパス株式会社 固体撮像装置および撮像装置
JP6725231B2 (ja) * 2015-10-06 2020-07-15 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および電子装置
JP6619631B2 (ja) * 2015-11-30 2019-12-11 キヤノン株式会社 固体撮像装置および撮像システム
US9871039B2 (en) * 2015-12-28 2018-01-16 Arm Limited Resistance mitigation in physical design
KR20170084519A (ko) * 2016-01-12 2017-07-20 삼성전자주식회사 이미지 센서
FR3047380B1 (fr) * 2016-01-29 2018-05-18 STMicroelectronics (Alps) SAS Detection d'un branchement analogique dans un decodeur video
JP2017139431A (ja) * 2016-02-05 2017-08-10 キヤノン株式会社 固体撮像装置及びその製造方法
US9653410B1 (en) * 2016-03-15 2017-05-16 Nxp Usa, Inc. Transistor with shield structure, packaged device, and method of manufacture
JP6210119B2 (ja) * 2016-03-23 2017-10-11 株式会社ニコン 撮像素子、及び撮像装置
US9912883B1 (en) 2016-05-10 2018-03-06 Apple Inc. Image sensor with calibrated column analog-to-digital converters
US9942492B2 (en) * 2016-06-16 2018-04-10 Semiconductor Components Industries, Llc Image sensors having high dynamic range functionalities
KR102576349B1 (ko) 2016-08-24 2023-09-07 삼성전자주식회사 이미지 센서
EP3516692B1 (en) 2016-09-23 2022-02-16 Apple Inc. Stacked backside illuminated spad array
JP6257726B2 (ja) * 2016-09-30 2018-01-10 キヤノン株式会社 固体撮像装置およびカメラ
JP2018073851A (ja) * 2016-10-24 2018-05-10 ソニーセミコンダクタソリューションズ株式会社 半導体装置、製造方法、及び、固体撮像装置
KR20180049481A (ko) * 2016-11-02 2018-05-11 삼성전자주식회사 기판 본딩 장치 및 그를 이용한 반도체 소자의 제조 방법
JP2018081945A (ja) * 2016-11-14 2018-05-24 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および製造方法、並びに電子機器
US9911780B1 (en) * 2016-12-22 2018-03-06 Omnivision Technologies, Inc. Backside metal grid and metal pad simplification
JP6917716B2 (ja) * 2017-01-23 2021-08-11 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び固体撮像装置の情報処理方法
CN110199392B (zh) * 2017-01-24 2023-05-12 索尼半导体解决方案公司 半导体装置及其制造方法、固态成像元件和电子设备
WO2018140522A2 (en) 2017-01-25 2018-08-02 Apple Inc. Spad detector having modulated sensitivity
US10656251B1 (en) 2017-01-25 2020-05-19 Apple Inc. Signal acquisition in a SPAD detector
US10962628B1 (en) 2017-01-26 2021-03-30 Apple Inc. Spatial temporal weighting in a SPAD detector
JP6910814B2 (ja) * 2017-02-22 2021-07-28 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置および電子機器
JP6779825B2 (ja) 2017-03-30 2020-11-04 キヤノン株式会社 半導体装置および機器
JP6963873B2 (ja) 2017-05-26 2021-11-10 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、固体撮像素子の製造方法および電子機器
JP7038494B2 (ja) * 2017-06-15 2022-03-18 ルネサスエレクトロニクス株式会社 固体撮像素子
US10622538B2 (en) 2017-07-18 2020-04-14 Apple Inc. Techniques for providing a haptic output and sensing a haptic input using a piezoelectric body
US10423122B2 (en) * 2017-08-04 2019-09-24 Visera Technologies Company Limited Lens-free image sensor using phase-shifting hologram
JP2017216480A (ja) * 2017-09-01 2017-12-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10440301B2 (en) 2017-09-08 2019-10-08 Apple Inc. Image capture device, pixel, and method providing improved phase detection auto-focus performance
JP6451811B2 (ja) * 2017-09-14 2019-01-16 株式会社ニコン 撮像素子、及び撮像装置
US10727217B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device that uses bonding layer to join semiconductor substrates together
KR102483548B1 (ko) 2017-10-31 2023-01-02 삼성전자주식회사 이미지 센싱 장치
WO2019117107A1 (ja) * 2017-12-14 2019-06-20 三菱電機株式会社 半導体装置
CN108281446A (zh) * 2018-01-30 2018-07-13 德淮半导体有限公司 图像传感器及形成图像传感器的方法
JP7102159B2 (ja) * 2018-02-09 2022-07-19 キヤノン株式会社 光電変換装置、撮像システム、および、移動体
JP6575635B2 (ja) * 2018-04-26 2019-09-18 ソニー株式会社 半導体装置、固体撮像装置、およびカメラシステム
WO2019232487A1 (en) 2018-06-01 2019-12-05 Greenphire, Inc. System and method for user interface and data processing management for clinical trial administration systems
US11019294B2 (en) 2018-07-18 2021-05-25 Apple Inc. Seamless readout mode transitions in image sensors
US10848693B2 (en) 2018-07-18 2020-11-24 Apple Inc. Image flare detection using asymmetric pixels
WO2020080124A1 (ja) * 2018-10-16 2020-04-23 ソニーセミコンダクタソリューションズ株式会社 半導体素子およびその製造方法
JP2019036749A (ja) * 2018-11-01 2019-03-07 キヤノン株式会社 半導体装置
CN112889136A (zh) * 2018-11-21 2021-06-01 索尼半导体解决方案公司 固态图像传感器
US11233966B1 (en) 2018-11-29 2022-01-25 Apple Inc. Breakdown voltage monitoring for avalanche diodes
JP2019125808A (ja) * 2019-04-04 2019-07-25 株式会社ニコン 撮像素子および撮像装置
CN110544700B (zh) * 2019-08-19 2022-01-04 上海集成电路研发中心有限公司 一种集成于图像传感器中的微透镜阵列及其制备方法
JP2021044439A (ja) * 2019-09-12 2021-03-18 浜松ホトニクス株式会社 裏面入射型撮像素子
US20210265049A1 (en) * 2020-02-25 2021-08-26 Greenphire, Inc. System and method for graphical user interface management providing flexible and accurate administration of clinical trials
US11563910B2 (en) 2020-08-04 2023-01-24 Apple Inc. Image capture devices having phase detection auto-focus pixels
US11582389B2 (en) 2020-08-11 2023-02-14 Apple Inc. Electrical traces in suspension assemblies
KR20220022504A (ko) * 2020-08-18 2022-02-28 삼성전자주식회사 이미지 센서
KR20220034973A (ko) * 2020-09-11 2022-03-21 삼성전자주식회사 이미지 센서
JP2022107232A (ja) * 2021-01-08 2022-07-21 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器
CN114975368A (zh) * 2021-02-22 2022-08-30 联华电子股份有限公司 接合半导体结构及其制作方法
US11546532B1 (en) 2021-03-16 2023-01-03 Apple Inc. Dynamic correlated double sampling for noise rejection in image sensors
KR20220133013A (ko) * 2021-03-24 2022-10-04 삼성전자주식회사 관통 비아 구조물을 갖는 반도체 장치
WO2023248974A1 (ja) * 2022-06-20 2023-12-28 ソニーセミコンダクタソリューションズ株式会社 光検出素子および光検出素子の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030049925A1 (en) * 2001-09-10 2003-03-13 Layman Paul Arthur High-density inter-die interconnect structure
WO2006129762A1 (ja) * 2005-06-02 2006-12-07 Sony Corporation 半導体イメージセンサ・モジュール及びその製造方法
US20070007641A1 (en) * 2005-07-08 2007-01-11 Kang-Wook Lee Chip-embedded interposer structure and fabrication method thereof, wafer level stack structure and resultant package structure
US20070228544A1 (en) * 2006-03-29 2007-10-04 Jung Young H Semiconductor package stack with through-via connection
US20090159944A1 (en) * 2005-03-30 2009-06-25 Tae-Seok Oh Image sensor and method of manufacturing the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9020A (en) * 1852-06-15 Improved machine for peaking sheet-metal tubes
JP2005322745A (ja) * 2004-05-07 2005-11-17 Sony Corp 半導体素子、半導体素子の製造方法、固体撮像素子、並びに固体撮像素子の製造方法
KR100898649B1 (ko) * 2004-05-28 2009-05-22 가부시키가이샤 섬코 Ｓｏｉ기판 및 그 제조방법
JP4534634B2 (ja) * 2004-07-05 2010-09-01 ソニー株式会社 固体撮像装置
JP4349232B2 (ja) 2004-07-30 2009-10-21 ソニー株式会社 半導体モジュール及びｍｏｓ型固体撮像装置
CN101228631A (zh) * 2005-06-02 2008-07-23 索尼株式会社 半导体图像传感器模块及其制造方法
JP4675231B2 (ja) * 2005-12-28 2011-04-20 パナソニック株式会社 半導体集積回路装置
KR100801447B1 (ko) * 2006-06-19 2008-02-11 (주)실리콘화일 배면 광 포토다이오드를 이용한 이미지센서 및 그 제조방법
FR2910707B1 (fr) * 2006-12-20 2009-06-12 E2V Semiconductors Soc Par Act Capteur d'image a haute densite d'integration
KR100855408B1 (ko) 2007-12-27 2008-08-29 주식회사 동부하이텍 이미지 센서 및 그 제조방법
US7897428B2 (en) * 2008-06-03 2011-03-01 International Business Machines Corporation Three-dimensional integrated circuits and techniques for fabrication thereof
JP5985136B2 (ja) 2009-03-19 2016-09-06 ソニー株式会社 半導体装置とその製造方法、及び電子機器
JP2010263097A (ja) * 2009-05-08 2010-11-18 Sumco Corp 貼り合わせウェーハの製造方法
TWI420662B (zh) * 2009-12-25 2013-12-21 Sony Corp 半導體元件及其製造方法，及電子裝置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030049925A1 (en) * 2001-09-10 2003-03-13 Layman Paul Arthur High-density inter-die interconnect structure
US20090159944A1 (en) * 2005-03-30 2009-06-25 Tae-Seok Oh Image sensor and method of manufacturing the same
WO2006129762A1 (ja) * 2005-06-02 2006-12-07 Sony Corporation 半導体イメージセンサ・モジュール及びその製造方法
US20070007641A1 (en) * 2005-07-08 2007-01-11 Kang-Wook Lee Chip-embedded interposer structure and fabrication method thereof, wafer level stack structure and resultant package structure
US20070228544A1 (en) * 2006-03-29 2007-10-04 Jung Young H Semiconductor package stack with through-via connection

Also Published As

Publication number Publication date
JP5664205B2 (ja) 2015-02-04
KR20110074666A (ko) 2011-07-01
US20130285186A1 (en) 2013-10-31
CN103646953A (zh) 2014-03-19
US9087760B2 (en) 2015-07-21
US8514308B2 (en) 2013-08-20
CN102110700B (zh) 2013-11-06
CN103646953B (zh) 2017-01-04
TWI515885B (zh) 2016-01-01
US20190074319A1 (en) 2019-03-07
US20110157445A1 (en) 2011-06-30
US20140217542A1 (en) 2014-08-07
KR101691668B1 (ko) 2016-12-30
US20120153419A1 (en) 2012-06-21
US20180019279A1 (en) 2018-01-18
TW201403805A (zh) 2014-01-16
US10553637B2 (en) 2020-02-04
TW201126707A (en) 2011-08-01
US8742524B2 (en) 2014-06-03
JP2011151375A (ja) 2011-08-04
US9812490B2 (en) 2017-11-07
CN102110700A (zh) 2011-06-29
US10115763B2 (en) 2018-10-30

Similar Documents

Publication Publication Date Title
TWI420662B (zh) 半導體元件及其製造方法，及電子裝置
KR101942680B1 (ko) 반도체 장치 및 전자 기기
KR101918293B1 (ko) 반도체 장치와 그 제조 방법, 및 전자 기기
JP5853351B2 (ja) 半導体装置、半導体装置の製造方法、及び電子機器
JP6774393B2 (ja) 固体撮像装置、及び、電子機器
JP6256562B2 (ja) 固体撮像装置及び電子機器
CN110678984A (zh) 成像器件和电子装置
JP6233376B2 (ja) 固体撮像装置及び電子機器
JP2018078305A (ja) 固体撮像装置及び電子機器