CN110678984A - 成像器件和电子装置 - Google Patents

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Abstract

成像器件包括：第一芯片(26)，其包括含有光电转换区域(34)的第一半导体基板(33)。第一芯片(26)包括：第一绝缘层(53)，其包括电连接至光电转换区域(34)的第一多层配线(37)。第一多层配线(37)包括：输出第一像素信号的第一垂直信号线(VSL1)；和第一配线(71)。成像器件包括：第二芯片(28)，其包括具有逻辑电路(55)的第二半导体基板(54)。第二芯片(28)包括：第二绝缘层(56)，其包括电连接至逻辑电路(55)的第二多层配线(59)。第二多层配线(59)包括第二配线(72)。第一芯片(26)和第二芯片(28)彼此接合，且在平面图中，第一配线(71)和第二配线(72)与第一垂直信号线(VSL1)的至少一部分重叠。

Description

成像器件和电子装置
相关申请的交叉参照
本申请主张享有于2017年5月26日提交的日本优先权专利申请JP2017-104991的权益，并将该日本优先权专利申请的全部内容以引用的方式并入本文。
技术领域
本发明涉及成像器件和电子装置，尤其是涉及通过接合多个半导体基板而构成的成像器件的技术。
背景技术
近年来，数码相机越来越流行。随着数码相机的普及，对作为数码相机的主要组件的固态图像传感器(图像传感器)的需求一直在增加。在固态图像传感器的性能方面，正在发展用于实现高画质和高功能的技术。
同时，具有成像功能的移动终端(移动电话、个人数字助理(PDA)、笔记本个人计算机(PC)和平板电脑等)已经流行。随着移动终端的普及，为了增强移动终端的便携性，固态图像传感器以及构成它的组件的小型化、轻量化和薄型化不断发展。此外，为了使移动终端的普及继续拓展，正在不断发展固态图像传感器以及构成它的组件的低成本化。
通常，诸如互补金属氧化物半导体(CMOS)图像传感器等固态图像传感器通过在硅基板的光接收表面侧形成光电转换单元、放大器电路和多层配线层，且进一步在硅基板上形成滤色器和半导体基板上的微透镜而构成。此外，使用诸如粘接剂等间隔件(spacer)将盖玻璃接合在光接收表面侧。此外，在光接收表面侧的相反侧形成有端子。
对输出信号进行预定处理的信号处理电路连接到固态图像传感器。随着固态图像传感器的多功能化，在信号处理电路中进行的处理趋于增加。
为了小型化其中连接有多个半导体基板的构造，已经采取了各种步骤。例如，通过系统级封装(SiP)技术将多个半导体基板密封在一个封装中。通过密封，能够减小安装面积，且能够实现整体构造的小型化。然而，由于SiP技术中连接半导体基板的配线，传输距离变长，且可能阻碍高速操作。
顺便提及地，例如，专利文献1说明了一种固态图像传感器，该固态图像传感器通过将包括像素区域(像素阵列)的第一半导体基板和包括逻辑电路的第二半导体基板接合在一起而构成。根据该构造，能够高速地传输信号。在该固态图像传感器中，包括半成品像素阵列的第一半导体基板和包括半成品逻辑电路的第二半导体基板被接合在一起，且第一半导体基板被薄化，然后像素阵列和逻辑电路连接。该连接通过形成连接配线来进行，该连接配线包括：与第一半导体基板的必要配线连接的连接导体，穿透第一半导体基板并与第二半导体基板的必要配线连接的贯通连接导体，以及连接上述两个连接导体的联接导体。此后，固态图像传感器制成最终产品并制成半导体基板，且固态图像传感器构造为背照式固态图像传感器。
同时，在作为通过接合第一半导体基板和第二半导体基板而构成的固态图像传感器中的较新技术的专利文献2的固态图像传感器中，考虑在两个半导体基板表面上取出并连接铜(Cu)电极的方法来代替使用贯通连接导体的电连接方法。
此外，在专利文献3的固态图像传感器中，上述铜(Cu)电极用作遮蔽层。利用该构造，遮蔽了由于来自逻辑电路的晶体管的热载流子引起的发光，且抑制了光向像素阵列的入射。此外，当第一半导体基板和第二半导体基板接合时，在连接绝缘膜的部分中发生电容耦合，且可能出现图像质量问题。相反地，根据专利文献3的固态图像传感器，遮蔽层的形成能够抑制电容耦合的产生。此外，专利文献3说明了接合后的半导体基板的整体厚度也得到抑制。注意，为了如专利文献3那样将铜电极用作遮蔽层，需要将铜电极的表面占用比(覆盖范围)设定为固定的高比例。这里，“表面占用比(surface occupancy)”是指遮蔽部的表面积与一个像素单元的表面积之比。
引用列表
专利文献
专利文献1：JP 2012-64709A
专利文献2：JP 2013-73988A
专利文献3：JP 2012-164870A
发明内容
本发明要解决的技术问题
然而，专利文献3中的固态图像传感器不具有将上基板的绝缘膜和下基板的绝缘膜直接接合在半导体基板的接合表面上的区域，因此接合强度变低且在接合半导体基板时容易形成空隙(气泡)。如果形成空隙，那么由于空隙部的接合强度低，因此在接合晶片后进行的在使第一半导体晶片的Si基板变薄的过程中，半导体基板可能分离。
导致分离的原因是铜和铜以及铜和绝缘膜直接接合的区域的接合强度低于绝缘膜和绝缘膜直接接合的区域的接合强度。因此，为了减小接合半导体基板时的分离，需要确保绝缘膜和绝缘膜直接接合的区域的比例为固定的比例或更高。
鉴于上述情况做出本发明，期望提出一种成像器件，其能够在抑制半导体基板的接合部中发生空隙的同时提高半导体基板的接合强度。
技术问题的解决方案
根据本发明的实施例，成像器件包括第一芯片，第一芯片包括：第一半导体基板，该第一半导体基板包括将入射光转换成电荷的光电转换区域；和第一绝缘层，该第一绝缘层包括电连接至光电转换区域的第一多层配线。第一多层配线包括第一垂直信号线和第一配线，该第一垂直信号线输出基于电荷的第一像素信号。成像器件包括第二芯片，第二芯片包括：第二半导体基板，该第二半导体基板包括用于处理第一像素信号的逻辑电路；和第二绝缘层，该第二绝缘层包括电连接至逻辑电路的第二多层配线。第二多层配线包括第二配线。第一芯片和第二芯片至少经由第一配线和第二配线彼此接合，且在平面图中，第一配线和第二配线与第一垂直信号线的至少一部分重叠。
在一些实施例中，第一绝缘层的一部分和第二绝缘层的一部分彼此接合。
在一些实施例中，第一垂直信号线可以在第一方向上延伸，且第一配线可以包括第一部分，所述第一部分在第一方向上延伸且在平面图中与第一垂直信号线重叠。
在一些实施例中，第一部分的在第二方向上测得的宽度可以大于第一垂直信号线的在第二方向上测得的宽度，且第二方向可以垂直于第一方向。
在一些实施例中，在平面图中，第一部分可以在第一部分的在第一方向上的整个长度上与第一垂直信号线的整个宽度重叠。
在一些实施例中，第一配线可以包括在垂直于第一方向的第二方向上延伸的第二部分。
在一些实施例中，第二配线可以在第二方向上延伸。
在一些实施例中，在平面图中，第二配线在第一方向上的宽度可以大于第一配线的第二部分在第一方向上的宽度。
在一些实施例中，在平面图中，第二配线与第一配线的第二部分可以重叠。
在一些实施例中，在平面图中，第二配线可以与第一配线的第二部分的整体重叠。
在一些实施例中，第一垂直信号线可以在第一方向上延伸，且第一配线可以在垂直于第一方向的第二方向上延伸，第二配线在第一方向上延伸且在平面图中与第一垂直信号重叠，第二部分在第二方向上延伸。
在一些实施例中，在平面图中，第二配线可以在第一部分的整个长度上与第一垂直信号线的全部重叠。
根据本发明的另一实施例，成像器件包括第一芯片，第一芯片包括：第一半导体基板，该第一半导体基板包括以矩阵形式布置且将入射光转换为电荷的多个像素区域；和第一绝缘层，该第一绝缘层包括电连接至多个像素区域的第一多层配线。第一多层配线包括多个垂直信号线和至少一个第一配线，该垂直信号线输出基于电荷的相应像素信号。成像器件包括第二芯片，第二芯片包括：第二半导体基板，该第二半导体基板包括用于处理像素信号的逻辑电路；和第二绝缘层，该第二绝缘层包括电连接至逻辑电路的第二多层配线。第二多层配线包括至少一个第二配线。第一芯片和第二芯片经由至少一个第一配线和至少一个第二配线彼此接合，且在平面图中，至少一个第一配线和至少一个第二配线与多个垂直信号线重叠。
在一些实施例中，多个垂直信号线可以在第一方向上延伸，且可以在垂直于第一方向的第二方向上以规则的第一间隔布置在第一多层配线中，且至少一个第一配线可以是多个第一配线，该多个第一配线包括：在第一方向上延伸且在第二方向上以规则的第二间隔布置在第一多层配线中的第一部分。
在一些实施例中，规则第一的间隔和规则的第二间隔可以对应于多个像素区域中的两个像素区域之间的间距。
在一些实施例中，规则的第一间隔可以对应于多个像素区域中的两个像素区域之间的间距，且规则的第二间隔可以对应于间距的一半。
在一些实施例中，多个第一配线可以包括在第二方向上延伸的第二部分。
在一些实施例中，至少一个第二配线可以是多个第二配线，该多个第二配线包括在第一方向上延伸的第一部分，且至少一个第一配线可以在垂直于第一方向的第二方向上延伸。
在一些实施例中，至少一个第二配线可以包括用于多个像素区域中的相应的像素区域的第二配线部分。
根据本发明的另一实施例，电子装置包括成像器件，该成像器件包括第一芯片。第一芯片包括：第一半导体基板，该第一半导体基板包括将入射光转换成电荷的光电转换区域；和第一绝缘层，该第一绝缘层包括电连接至光电转换区域的第一多层配线。第一多层配线包括第一垂直信号线和第一配线，该第一垂直信号线输出基于电荷的第一像素信号。成像器件包括第二芯片，第二芯片包括：第二半导体基板，该第二半导体基板包括用于处理第一像素信号的逻辑电路；和第二绝缘层，该第二绝缘层包括电连接至逻辑电路的第二多层配线。第二多层配线包括第二配线。第一芯片和第二芯片至少经由第一配线和第二配线彼此接合。在平面图中，第一配线和第二配线与第一垂直信号线的至少一部分重叠。
本发明的有益效果
根据本发明，能够提供一种固态图像传感器，其能够在抑制半导体基板的接合部中发生空隙的同时提高半导体基板的接合强度。注意，本发明的效果不限于上述效果，且可以表现为本发明所述的任何效果。
现在将参照附图说明本发明的实施例，在全部附图中，相同的附图标记表示相同的部分。
附图说明
图1是图示了根据本发明的实施例的固态图像传感器的构造例的框图。
图2A至图2C是图示了根据本发明的实施例的固态图像传感器的层叠结构的示意图。
图3是图示了根据本发明的固态图像传感器的第一实施例的主要部分的示意性构造图。
图4是图示了第一实施例的第一半导体基板的主要部分的放大构造图。
图5是图示了第一实施例的第二半导体基板的主要部分的放大构造图。
图6A和图6B是图示了第一实施例的固态图像传感器的遮蔽部的放大构造图。
图7是图示了第一实施例的像素单元信号线布局的放大示意图。
图8是图示了第一实施例的固态图像传感器的制造方法的示例的制造过程图(第1部分)。
图9是图示了第一实施例的固态图像传感器的制造方法的示例的制造过程图(第2部分)。
图10是图示了第一实施例的固态图像传感器的制造方法的示例的制造过程图(第3部分)。
图11是图示了第一实施例的固态图像传感器的制造方法的示例的制造过程图(第4部分)。
图12是图示了第一实施例的固态图像传感器的制造方法的示例的制造过程图(第5部分)。
图13是图示了第一实施例的固态图像传感器的制造方法的示例的制造过程图(第6部分)。
图14是图示了第一实施例的固态图像传感器的制造方法的示例的制造过程图(第7部分)。
图15是图示了第一实施例的固态图像传感器的制造方法的示例的制造过程图(第8部分)。
图16是图示了第一实施例的固态图像传感器的制造方法的示例的制造过程图(第9部分)。
图17A和图17B是图示了第二实施例的固态图像传感器的遮蔽部的放大构造图。
图18A和图18B是图示了第三实施例的固态图像传感器的遮蔽部的放大构造图。
图19A和图19B是图示了第四实施例的固态图像传感器的遮蔽部的放大构造图。
图20A和图20B是图示了第五实施例的固态图像传感器的遮蔽部的放大构造图。
图21A和图21B是图示了第六实施例的固态图像传感器的遮蔽部的放大构造图。
图22A和图22B是图示了第七实施例的固态图像传感器的遮蔽部的放大构造图。
图23A和图23B是图示了第八实施例的固态图像传感器的遮蔽部的放大构造图。
图24A和图24B是图示了第九实施例的固态图像传感器的遮蔽部的放大构造图。
图25是图示了根据本发明的固态图像传感器的第十实施例的主要部分的示意性构造图。
图26是根据本发明的第十一实施例的电子装置的示意性构造图。
具体实施方式
以下，将参照附图说明用于实施本发明的优选实施例。注意，以下说明的实施例说明了本发明的代表性实施例的示例，本发明的范围不由这些实施例以狭窄的方式解释。此外，能够将以下说明的任何一个或多个实施例进行组合。注意，对于附图，使用相同的附图标记表示相同或等同的元件或构件，且省略重复的说明。
将按照下面的顺序给出说明。
1.固态图像传感器的构造例
2.固态图像传感器的层叠结构例
3.第一实施例的固态图像传感器
4.第二实施例的固态图像传感器
5.第三实施例的固态图像传感器
6.第四实施例的固态图像传感器
7.第五实施例的固态图像传感器
8.第六实施例的固态图像传感器
9.第七实施例的固态图像传感器
10.第八实施例的固态图像传感器
11.第九实施例的固态图像传感器
12.第十实施例的固态图像传感器
13.第十一实施例的电子装置
<1.固态图像传感器的构造例>
图1是图示了根据本发明的实施例的固态图像传感器的构造例的框图。
如图1所示，固态图像传感器1例如被构造为互补金属氧化物半导体(CMOS)图像传感器。固态图像传感器1包括像素区域(像素阵列)3，在该像素区域3中，多个像素(或像素区域)2以二维阵列方式布置在半导体基板(例如，Si基板)(未图示)上。
像素(或像素区域)2包括一个(或多个)光电转换单元(例如，光电二极管)和多个像素晶体管(MOS晶体管)。多个像素晶体管例如能够由包括传输晶体管、复位晶体管和放大晶体管的三个晶体管构成。此外，多个像素晶体管也能够由通过添加选择晶体管而获得的四个晶体管构成。注意，单位像素的等效电路类似于已知技术，因此省略详细说明。
此外，像素2能够由一个单位像素构成，或能够具有像素共享结构。像素共享结构是其中多个光电二极管共享除浮动扩散和多个传输晶体管以外的晶体管的结构。即，在像素共享中，构成多个单位像素的光电二极管和传输晶体管共用一个其它像素晶体管。
周边电路部包括垂直驱动电路4、列信号处理电路5、水平驱动电路6、输出电路7和控制电路8。
垂直驱动电路4例如由移位寄存器构成。垂直驱动电路4选择像素驱动配线，将用于驱动像素的脉冲提供给所选择的像素驱动配线，且以行为单位驱动像素。即，垂直驱动电路4在垂直方向上以行为单位顺序选择并扫描像素阵列3中的像素2。然后，垂直驱动电路4通过垂直信号线(VSL)9将基于根据各像素2的光电转换单元中的接收光量而产生的信号电荷的像素信号提供给列信号处理电路5。
列信号处理电路5例如布置在像素2的每一列中。列信号处理电路5对从每个像素列中的一行的像素2输出的信号进行诸如噪声去除等信号处理。具体而言，列信号处理电路5进行诸如相关双采样(CDS)(用于去除像素2特有的固定图形噪声)、信号放大、模拟/数字(A/D)转换等信号处理。水平选择开关(未图示)连接且设置在列信号处理电路5的输出级与水平信号线10之间。
水平驱动电路6例如由移位寄存器构成。水平驱动电路6顺序地输出水平扫描脉冲以顺序选择列信号处理电路5，且将来自各列信号处理电路5的像素信号输出至水平信号线10。
输出电路7对从列信号处理电路5通过水平信号线10顺序地提供的信号进行信号处理，且输出所述信号。输出电路7可以仅进行缓冲，或可以进行各种类型的数字信号处理，诸如黑电平调整和列变化校正等。
控制电路8接收输入时钟和指示操作模式等的数据，且输出固态图像传感器1的内部信息等的数据。此外，控制电路8根据垂直同步信号、水平同步信号和主时钟产生时钟信号和控制信号，该时钟信号和控制信号用作垂直驱动电路4、列信号处理电路5、水平驱动电路6等的操作的基准。然后，控制电路8将信号输入到垂直驱动电路4、列信号处理电路5和水平驱动电路6等。
输入/输出端子12与外部交换信号。
<2.固态图像传感器的层叠结构例>
图2A至图2C是图示了根据本发明的实施例的固态图像传感器的层叠结构例的示意图。将使用图2A至图2C说明应用本发明的固态图像传感器的层叠结构例。
作为第一示例，图2A所示的固态图像传感器1a由第一半导体基板21和第二半导体基板22构成。像素阵列23和控制电路24安装在第一半导体基板21上。包括信号处理电路的逻辑电路25安装在第二半导体基板22上。然后，第一半导体基板21和第二半导体基板22彼此电连接以将固态图像传感器1a构造为一个半导体基板。
作为第二示例，图2B所示的固态图像传感器1b由第一半导体基板21和第二半导体基板22构成。像素阵列23安装在第一半导体基板21上。控制电路24和包括信号处理电路的逻辑电路25安装在第二半导体基板22上。然后，第一半导体基板21和第二半导体基板22彼此电连接以将固态图像传感器1b构造为一个半导体基板。
作为第三示例，图2C所示的固态图像传感器1c由第一半导体基板21和第二半导体基板22构成。像素阵列23和对像素阵列23进行控制的控制电路24-1安装在第一半导体基板21上。逻辑电路25和对包括信号处理电路的逻辑电路25进行控制的控制电路24-2安装在第二半导体基板22上。然后，第一半导体基板21和第二半导体基板22彼此电连接以将固态图像传感器1c构造为一个半导体基板。
尽管未图示，但是CMOS固态图像传感器可以根据构造而由两个或更多个接合的半导体基板构成。例如，能够将包括存储元件阵列的半导体基板或包括其它电路元件的半导体基板添加至第一半导体基板和第二半导体基板，以接合这三个或更多个半导体基板，从而将CMOS固态图像传感器构造为一个基板。
[固态图像传感器的构造例]
<3.第一实施例的固态图像传感器>
图3图示了根据本发明的固态图像传感器(即，背照式CMOS固态图像传感器)的第一实施例。背照式CMOS固态图像传感器是这样的CMOS固态图像传感器：具有布置在电路部上方的光接收部，且与前照式CMOS固态图像传感器相比，具有更高的敏感度和更低的噪声。根据第一实施例的固态图像传感器31由层叠半导体基板32构成，在层叠半导体基板32中，其上形成有像素阵列(或像素区域)34和控制电路(未图示)的第一半导体基板(或第一芯片)26和其上形成有逻辑电路55的第二半导体基板(或第二芯片)28彼此接合，这类似于图2A所示的固态图像传感器1a。第一半导体基板26和第二半导体基板28以如下说明的相互的多层配线层彼此面对且连接配线直接接合的方式彼此接合。
在第一半导体基板26中，在由形成为薄膜的硅制成的第一半导体基板33上形成有像素阵列34，该像素阵列34具有以二维列方式排列的多个像素，每个像素包括用作光电转换单元的光电二极管PD以及多个像素晶体管Tr1和Tr2。此外，尽管未图示，但是在半导体基板33上形成有构成控制电路的多个MOS晶体管。在半导体基板33的表面33a侧，通过作为第一绝缘膜的层间绝缘膜53形成有多层配线层37，在该多层配线层37中布置有配线36和由多层金属(在本示例中，四层金属M1至M4)制成的配线35(35a至35d)。作为配线35和配线36，使用通过双镶嵌法形成的铜(Cu)配线。在半导体基板33的背面侧，隔着绝缘膜38形成有遮光膜39，该遮光膜39包括光学黑区域41，并且隔着平坦膜43在有效像素阵列42上形成有滤色器44和半导体基板上透镜45。在光学黑区域41上也能够形成有半导体基板上透镜45。
在图3中，图示了像素晶体管Tr1和Tr2作为多个像素晶体管的代表。图3示意性地图示了像素阵列34的像素，图4图示了一个像素的细节。在第一半导体基板26中，光电二极管PD形成在形成为薄膜的半导体基板33上。光电二极管PD例如包括n型半导体区域46和位于基板表面侧的P型半导体区域47。通过栅极绝缘膜在构成像素的基板表面上形成P型半导体区域48，且栅极电极48和与栅极电极48成对的源极/漏极区域49形成像素晶体管Tr1和Tr2。与光电二极管PD相邻的像素晶体管Tr1对应于浮动扩散区FD。单位像素在元件隔离区域51中隔离。例如，元件隔离区域51形成为具有浅沟槽隔离(STI)结构，该浅沟槽隔离(STI)结构具有嵌入在形成于基板中的凹槽中的诸如SiO2膜等绝缘膜。
在第一半导体基板26的多层配线层37中，对应的像素晶体管和配线35以及配线35的相邻的上层和下层通过导电过孔52连接。此外，由第四层金属M4制成的连接配线36形成为面对位于第一半导体基板26和第二半导体基板28之间的接合表面40。连接配线36通过导电过孔52与由第三层金属M3制成的必要配线35d连接。此外，在第三层中形成有垂直信号线VSL1。接合表面40可以包括第一连接区域和第二连接区域，该第一连接区域用于包括第一配线71的多层配线层37，该第二连接区域用于包括第二配线72的多层配线层59。第一芯片26和第二芯片28至少通过第一配线71和第二配线72彼此接合。
在第二半导体基板28中，在由硅制成的第二半导体基板54的用作半导体基板的区域中形成构成周边电路的逻辑电路55。逻辑电路55由包括CMOS晶体管的多个MOS晶体管Tr11至Tr14形成。在图5所示的第二半导体基板54的表面侧，通过作为第二绝缘膜的的层间绝缘膜56形成有多层配线层59，在该多层配线层59中布置有配线58和由多层金属(在本示例中，四层金属M11至M14)制成的配线57(57a至57c)。作为配线57和配线58，使用通过双镶嵌法形成的铜(Cu)配线。
图3图示了MOS晶体管Tr11至Tr14作为逻辑电路55的多个MOS晶体管的代表。例如，图3示意性地图示了MOS晶体管Tr11至Tr14，图5图示了MOS晶体管Tr11和Tr12的细节。在第二半导体基板28中，在第二半导体基板54的表面侧的半导体阱区域中，经由栅极绝缘膜形成包括一对源极/漏极区域61和栅极电极62的MOS晶体管Tr11和Tr12。MOS晶体管Tr11和Tr12例如在具有STI结构的元件隔离区域63中隔离。
在第二半导体基板28的多层配线层59中，MOS晶体管Tr11至Tr14和配线57以及配线57的相邻的上层和下层通过导电过孔64连接。此外，由第四层金属M14制成的连接配线58形成为面对着位于第一半导体基板26和第二半导体基板28之间的接合表面40。连接配线58通过导电过孔64与由第三层金属M13制成的必要配线57c连接。
第一半导体基板26和第二半导体基板28通过以相互的多层配线层37和59彼此面对的方式将面对接合表面40的连接配线36和连接配线58直接接合而彼此电连接。如下面的制造方法所述，通过将用于防止(或者，用于减少)Cu配线的Cu扩散的Cu扩散阻挡绝缘膜和不具有Cu扩散特性的绝缘膜的组合来形成位于接合附近的层间绝缘膜66。通过热扩散接合来进行连接配线36和连接配线58与Cu配线的直接接合。通过等离子体接合或使用粘接剂来进行除了连接配线36和连接配线58以外的层间绝缘膜66的接合。
如上所述，除了将面对接合表面40的连接配线36和连接配线58直接接合的方法以外，也可以使用在多层配线层37和59上形成极薄的均匀的绝缘薄膜900且通过等离子体接合或类似方式接合各层的方法。注意，在图3中未图示绝缘薄膜900。
此外，在本实施例中，如图3所示，特别是在第一半导体基板26与第二半导体基板28的接合附近形成有遮蔽层68，其具有被与连接配线位于同一层的导电膜钳制的电位。本实施例的遮蔽层68以如下方式形成：与第一半导体基板26侧的连接配线36位于同一层的由金属M4制成的遮蔽部(第一导体或第一配线)71和与第二半导体基板28侧的连接配线58位于同一层的由金属M14制成的遮蔽部(第二导体或第二配线)72相互重叠。
图6A是图示了本实施例的第一半导体基板26的遮蔽部71的放大构造图。图6B是图示了本实施例的第二半导体基板28的遮蔽部72的放大构造图。将使用图6A和图6B说明本发明的遮蔽部71和72的布局。
如图6A所示，本实施例的遮蔽部71形成为如下布局：其中，多个垂直条纹形状根据垂直信号线M3的束的布置间隔或像素单元的FD间距(FD pitch)而排列，且水平条纹形状在垂直于多个垂直条纹形状的方向上布置。作为示例，垂直信号线M3的束由四个垂直信号线形成。本实施例的遮蔽部71在接合表面40的方向上布置在模拟电路的垂直信号线M3的束上方，以覆盖部分或全部垂直信号线M3。注意，本实施例的遮蔽部71的垂直条纹形状和水平条纹形状彼此垂直。然而，方向不限于垂直方向，只要这些方向彼此相交即可。此外，如图6B所示，本实施例的遮蔽部72形成为如下布局：层间绝缘膜66被包括在俯视时与遮蔽部71重叠的位置，且水平条纹形状被布置在与遮蔽部71的水平条纹形状重叠的位置。根据至少一个实施例，FD间距是像素单元中各光电转换区域的浮动扩散之间的间距(例如，从一个浮动扩散区的中心到相邻的浮动扩散区的中心)。根据至少一个实施例，FD间距是各像素单元之间(例如，各像素单元的边界之间)的间距，其中每个像素单元包括共享浮动扩散区的多个像素(例如，2×2像素，2×4像素，4×2像素，等等)。根据至少一个示例性实施例，FD间距是两个像素或像素单元的光电二极管之间的间距。
作为本实施例的遮蔽部71和72，作为示例，使用铜(Cu)作为第一导体和第二导体。在本实施例中，第一导体的Cu的表面占用比(面积比)为40至70％，第二导体的Cu的表面占用比为0至30％。这里，“表面占用比”是指遮蔽部的表面积与一个像素单元的表面积之比。
图7是图示了本实施例的固态图像传感器的像素阵列的信号线布局的放大图。在本实施例的像素阵列23中，多个光电二极管垂直地和水平地平行排列。多个复位信号线M21、传输信号线M22和像素选择信号线M23在水平方向上以预定的间距平行地排列在像素阵列23中。此外，多个垂直信号线M3在垂直方向上以预定的间距排列在像素阵列23中。
遮蔽层68有利地具有电位钳制(potential clamp)。例如，施加地电位(groundpotential)且遮蔽层68电位稳定化。能够在第一半导体基板33侧或第二半导体基板54侧，或在第一半导体基板33和第二半导体基板54两者上进行电位钳制。作为电位钳制的方法，例如存在与低电压侧的基准电压VSS连接的方法。作为示例，存在使用多层配线技术来连接提供电源电压的水平信号线和遮蔽层的方法。连接的位置在像素阵列34中是有利的。然而，连接的位置可以在像素阵列34的外部。注意，在作为第一导体的遮蔽部71和作为第二导体的遮蔽部72中，覆盖像素阵列34的平面形状的尺寸有利地是像素阵列34的平面形状的尺寸或更大。
<固态图像传感器的制造方法的示例>
将在图8至图16中说明根据第一实施例的固态图像传感器31的制造方法的示例。图8至图10图示了在包括像素阵列34的第一半导体基板26侧的工序，图11至图13图示了在包括逻辑电路55的第二半导体基板28侧的工序，图14至图16图示了接合时和接合后的工序。
首先，如图8所示，在由硅制成的第一半导体晶片(以下，称为半导体基板)33的用作半导体基板的区域中形成半导体阱区域30，且在半导体阱区域30中形成用作像素的光电转换单元的光电二极管PD。尽管未图示，但是能够首先形成元件隔离区域51(参见图4)。光电二极管PD形成为在半导体阱区域30的深度方向上延伸。光电二极管PD形成在构成像素阵列34的有效像素阵列42和光学黑区域41中。
此外，在半导体阱区域30的表面33a侧形成构成像素的多个像素晶体管。例如，像素晶体管能够由传输晶体管、复位晶体管和放大晶体管构成。这里，如上所述，将像素晶体管Tr1和Tr2图示为代表。尽管未图示，但是像素晶体管Tr1和Tr2形成为包括一对源极/漏极区域以及隔着栅极绝缘膜形成的栅极电极。
在本示例中，由三层金属M1至M3制成的配线35(35a，35b，35c和35d)经由层间绝缘膜53形成为包括位于半导体基板33的表面33a侧的上部中的导电过孔52。能够通过双镶嵌法形成配线35。即，在层间绝缘膜53中同时形成配线槽和前穿孔(via first)的连接孔，然后形成用于防止(或替代地，减少)Cu扩散的Cu扩散阻挡金属膜和形成Cu晶种膜，然后通过电镀嵌入Cu材料层。Cu扩散阻挡金属膜的示例包括由Ta、TaN、Ti、TiN、W、WN、Ru和TiZrN制成的膜，以及包含上述金属的合金膜。接下来，通过化学机械平坦化(CMP)方法去除过量的Cu材料层，且形成与平坦化的导电过孔一体化的Cu配线。此后，尽管未图示，但是形成Cu扩散阻挡绝缘膜。作为Cu阻挡绝缘膜，例如能够使用由SiN、SiC、SiCN或SiON制成的绝缘膜。通过重复上述过程，形成由三层金属M1至M3制成的配线35a至35d。
接下来，如图9所示，顺序地形成不具有Cu扩散阻挡性的第一绝缘膜76、不具有Cu扩散阻挡性的第二绝缘膜77和Cu扩散阻挡绝缘膜75。第一绝缘膜76和第二绝缘膜77由SiO2膜或SiCOH膜形成。此外，作为Cu阻挡绝缘膜75，例如，与上述的说明类似，能够使用由SiN、SiC、SiCN或SiON制成的绝缘膜。Cu扩散阻挡绝缘膜75、第一绝缘膜76和第二绝缘膜77对应于层间绝缘膜53。接下来，首先使用光刻和蚀刻技术的前穿孔，对最上面的Cu扩散阻挡绝缘膜75、第一绝缘膜76和第二绝缘膜77进行图案化，且选择性地形成作为开口部的通孔(viahole)80。此后，对第二绝缘膜77部分进行图案化，且选择性地形成开口部78。即，进行图案化以包含与要形成的遮蔽部71对应的开口部78，以及与要形成的连接配线36对应的开口部79和通孔80。
接下来，如图10所示，与上面的说明类似，使用双镶嵌法，以将Cu材料嵌入开口部78、79和通孔80的方式形成包括开口部的遮蔽部71以及与配线35d连接的导电过孔52和连接配线36。遮蔽部71和连接配线36由第四层金属M4形成。通过这些工序，多层配线层37由金属M1至M4制成的配线35a至35d、连接配线36、遮蔽部71、层间绝缘膜53和绝缘膜75至77形成。这里，与连接配线36连接的由第四层金属M4制成的配线35d有利地形成为充分延伸至遮蔽部71侧且具有与遮蔽部71重叠的面积，从而使从逻辑电路侧发出的光不泄漏到光电二极管PD侧。
此外，在遮蔽部71和连接配线36上形成极薄的均匀绝缘薄膜900。
同时，如图11所示，在由硅制成的第二半导体晶片(以下，称为半导体基板)54的用作半导体基板的区域中形成半导体阱区域50。在半导体阱区域50中形成构成逻辑电路55的多个MOS晶体管Tr11至Tr14。这里，如上所述，图示出MOS晶体管Tr11至Tr14作为代表。尽管未图示，但是能够首先形成元件隔离区域63(参见图5)。
在本示例中，由三层金属M11至M13制成的配线57(57a、57b和57c)经由层间绝缘膜56形成为包括位于半导体基板54的表面侧的上部中的导电过孔64。能够通过双镶嵌法形成配线57。即，首先在层间绝缘膜中同时形成过孔式连接孔和配线槽，然后形成用于防止(或替代地，减少)Cu扩散的Cu扩散阻挡金属膜和形成Cu晶种膜，然后通过电镀嵌入Cu材料层。Cu扩散阻挡金属膜的示例包括由Ta，TaN，Ti，TiN，W，WN，Ru和TiZrN制成的膜，以及包含上述金属的合金膜。接下来，通过化学机械平坦化(CMP)方法去除过量的Cu材料层，且形成与平坦的导电过孔一体化的Cu配线。此后，尽管未图示，但是形成Cu扩散阻挡绝缘膜。作为Cu阻挡绝缘膜，例如能够使用由SiN、SiC、SiCN或SiON制成的绝缘膜。通过重复这些过程，形成由三层金属M11至M13制成的配线57a至57c。
接下来，如图12所示，顺序形成不具有Cu扩散阻挡性的第一绝缘膜82、不具有Cu扩散阻挡性的第二绝缘膜83和Cu扩散阻挡绝缘膜81。第一绝缘膜82和第二绝缘膜83由SiO2膜或SiCOH膜形成。此外，作为Cu阻挡绝缘膜81，例如，与上面的说明类似，能够使用由SiN、SiC、SiCN或SiON制成的绝缘膜。Cu扩散阻挡绝缘膜81、第一绝缘膜82和第二绝缘膜83对应于层间绝缘膜。接下来，通过使用光刻和蚀刻技术的先钻孔，对最上表面的Cu扩散阻挡绝缘膜81、第一绝缘膜82和第二绝缘膜83进行图案化，并且将通孔86选择性地形成为开口部。此后，对第二绝缘膜83这一部分进行图案化，且选择性地形成开口部84和85。
接下来，如图13所示，与上面的说明类似，以使用双镶嵌法将Cu材料嵌入开口部84、85和通孔86中的方式形成遮蔽部72以及与配线57c连接的导电过孔64和连接配线58。遮蔽部72和连接配线58由第四层金属M14形成。通过这些工序，由金属M11至M13制成的配线57a至57c、连接配线58、遮蔽部72，层间绝缘膜56和绝缘膜81至83形成了多层配线层59。
此外，在遮蔽部72和连接配线58上形成极薄的均匀绝缘薄膜901。
接下来，如图14所示，以如下方式将第一半导体基板33和第二半导体基板54接合：相互的多层配线层彼此面对，连接配线36和连接配线58彼此直接接触且电连接。即，将第一半导体基板33和第二半导体基板54物理地接合且电连接。此时，遮蔽部71和遮蔽部72在重叠部直接接合。即，通过热处理将连接配线36和连接配线58与遮蔽部71和72热扩散接合。此时的热处理温度能够为约100至500℃。此外，通过表面处理使作为层间绝缘膜的绝缘膜等离子体接合。注意，能够使用粘接剂来接合作为层间绝缘膜的绝缘膜。
如上所述，遮蔽部71的第一导体和遮蔽部72的第二导体能够首先具有设置在接合表面40之中的绝缘膜，然后施加热量，以使作为导体的铜进行晶体生长为在接合表面40附近连接第一和第二导体。因此，第一导体和第二导体分别相对于第一半导体基板26以及相对于形成在第二半导体基板中的逻辑电路55和配线35布置在接合表面40侧。
接下来，如图15所示，使用CMP方法等，对第一半导体基板33进行研磨和抛光，且将第一半导体基板33形成为薄膜，以从背面侧留下光电二极管PD的必要膜厚度。
接下来，如图16所示，在薄膜表面上隔着绝缘膜38形成遮光膜39，以包括对应于光学黑区域的光电二极管PD。此外，在对应于有效像素阵列的光电二极管PD上，隔着平坦膜43形成滤色器44和半导体基板上透镜45。
接下来，进行将接合的第一半导体基板33和第二半导体基板54分离的半导体基板制造，从而获得图16所示的目标固态图像传感器31。
作为遮蔽部71和72，连接配线36和58以及与它们位于同一层中的金属M4和M14，期望使用具有高导电性、高遮蔽性且易于接合的材料。作为具有这种特性的材料，除了Cu以外，还能够使用Al、W、Ti、Ta、Mo或Ru的单一材料或合金。
期望的是，根据第二半导体基板28侧发出的光的波长来确定遮蔽层68的膜厚度(在本示例中，遮蔽部71和72的膜厚度)。在本实施例中，需要遮蔽由于来自第二半导体基板28的MOS晶体管的热载流子而引起的发光。因此，需要针对波长约为1μm的光设计遮蔽膜的厚度。例如，遮蔽层68的膜厚度(即，遮蔽部71和72的膜厚度)能够约为50至800nm。
根据本实施例的固态图像传感器31及其制造方法，仅使用第一半导体基板26和第二半导体基板28的接合表面40附近的第一导体71和第二导体形成抵抗电噪声的遮光层和遮蔽层(遮挡层)68。此外，在接合表面40附近，第一导体71中的与接合表面40接触的区域的面积比高于第二导体72中的与接合表面40接触的区域的面积比，且上述面积比是不对称的。因此，根据固态图像传感器31及其制造方法，能够实现具有高面积比的导电膜的晶片接合，且能够抑制接合表面40中产生空隙。此外，抑制接合表面40中产生空隙能够提升固态图像传感器31的图像质量。注意，第二导体72中的与接合表面40接触的区域的面积比也可以高于第一导体71中的与接合表面40接触的区域的面积比，只要第一导体71和第二导体72的面积比不同且不对称即可。未进行接合的区域的产生原因是：由于铜电极的高面积比使得晶片与晶片接合时的接合波的速度变得不均匀，因此，相对较低的接合速度发生在晶片周边部的一部分中并且未进行接合的区域(即，空隙)形成。如果第一导体71和第二导体72的面积比是对称的，那么导体的面积比在上基板侧和下基板侧都变高。在这种情况下，接合波的速度发生不均匀。同时，如果使面积比不对称以减小其中一个导体的面积比，就解决了接合波的速度的不均匀并且能够抑制空隙的产生。当空隙的产生得以抑制且形成遮蔽层68时，能够消除噪声，从而能够改善图像质量。
注意，在接合表面40附近，可以布置伪导体来代替第一导体71或第二导体72。在制造过程中，当通过CMP装置使包括伪器件(dummy)的表面平坦化时，能够通过布置伪导体来确保平坦度。此外，多个第一导体71和第二导体72可以布置为覆盖垂直信号线的30％或更多，或可以有利地布置为覆盖垂直信号线的50％或更多。通过以上述比例覆盖垂直信号线，能够提高半导体基板的接合强度，同时能够抑制半导体基板的接合部中产生空隙。利用该构造，能够防止(或替代地，减少)图像质量的劣化。
如果使第一导体71和第二导体72两者的面积比都高，那么晶片与晶片接合时的接合波的速度变得不均匀，因此，相对较低的接合速度发生在晶片周边部的一部分中，且形成了未进行接合的区域(即，空隙)。因此，为了使接合表面的导体的比为高，需要减小另一个导体的比例。这里，将“改变上下导体的占用比”表达为“造成不对称”。此外，为了加强接合强度，需要在一定程度上确保绝缘膜和绝缘膜接合的区域。
具有与接合表面接触的较大面积的导体的表面占用比(面积比)需要设定为30％至90％。此外，将具有与接合表面接触的较小面积的导体的表面占用比设定为0至50％是有效的。期望地，如果将具有较大面积的导体的表面占用比设定为40至70％，且将具有较小面积的导体的表面占用比设定为0至30％，那么能够更有效地抑制在接合时产生空隙。此外，将具有较大比例的导体的表面占用比设定为55％是最佳的(或期望的)。
此外，此时的导体的宽度期望设定为10μm或更小。期望地，如果将导体的宽度设定为1μm或更小，那么能够更有效地抑制在接合时产生空隙。
此外，根据本实施例的固态图像传感器31及其制造方法，由金属M4和M14制成的位于与连接配线36和58同一层中的遮蔽层68形成在第一半导体基板26和第二半导体基板28的接合的附近。凭借遮蔽层68，能够抑制由于来自第二半导体基板28的逻辑电路55的MOS晶体管的热载流子引起的发光朝向第一半导体基板26侧的进入。因此，抑制了由于热载流子引起的发光的不良影响。因此，能够抑制暗电流和随机噪声。
此外，根据本实施例的固态图像传感器31及其制造方法，遮蔽层68由位于与连接配线36和58同一层中的金属M4和M14形成。因此，能够使接合的整个半导体基板的厚度小于常规技术，且能够将固态图像传感器31形成为更薄的膜。利用该构造，能够提供具有小的暗电流和随机噪声的固态图像传感器31，而不增加整个半导体基板的厚度。
此外，根据本实施例的固态图像传感器31及其制造方法，能够同时形成配线、连接配线和遮蔽层。因此，能够减少制造步骤，减少掩模工序并且降低材料成本，且能够以低成本制造具有小的暗电流和随机噪声的固态图像传感器。
<4.第二实施例的固态图像传感器>
图17A是图示了第二实施例的第一半导体基板26的遮蔽部71的放大构造图。图17B是图示了第二实施例的第二半导体基板28的遮蔽部72的放大构造图。将使用图17A和图17B说明根据本发明的实施例的固态图像传感器的第二实施例。
本实施例与图6A和图6B中的第一实施例的不同点在于：在相邻的垂直信号线M3的束之间或像素单元的FD之间排列有第一半导体基板26中的遮蔽部71的多个垂直条纹形状。本实施例的固态图像传感器31具有与第一实施例的固态图像传感器31类似的效果。此外，在本实施例的固态图像传感器31中，遮蔽部71形成为多个条纹形状，从而能够使一个条纹的宽度变窄。因此，能够进一步抑制接合空隙的产生。
<5.第三实施例的固态图像传感器>
图18A是图示了第三实施例的第一半导体基板26的遮蔽部71的放大构造图。图18B是图示了第三实施例的第二半导体基板28的遮蔽部72的放大构造图。将使用图18A和图18B说明根据本发明的固态图像传感器的第三实施例。
类似于第二实施例，本实施例与图6A和图6B中的第一实施例的不同点在于：在相邻的垂直信号线M3的束之间或像素单元的FD之间排列有第一半导体基板26中的遮蔽部71的多个垂直条纹形状。本实施例与图6A和图6B中的第一实施例的另一不同点在于：第一半导体基板26中的遮蔽部71中不形成水平条纹形状。本实施例的固态图像传感器31具有与第一实施例的固态图像传感器31类似的效果。此外，与第二实施例的第一半导体基板26中的遮蔽部71相比，本实施例的固态图像传感器31能够减小遮蔽部71的表面占用比。因此，能够进一步抑制接合空隙的产生。
<6.第四实施例的固态图像传感器>
图19A是图示了第四实施例的第一半导体基板26的遮蔽部71的放大构造图。图19B是图示了第四实施例的第二半导体基板28的遮蔽部72的放大构造图。将使用图19A和图19B说明根据本发明的固态图像传感器的第四实施例。
本实施例与图6A和图6B中的第一实施例的不同点在于：不形成第一半导体基板26中的遮蔽部71的多个垂直条纹形状。本实施例与图6A和图6B中的第一实施例的另一不同点在于：第二半导体基板28中的遮蔽部72中不形成水平条纹形状，且遮蔽部72中形成有与图17A中的第二实施例类似的垂直条纹形状。在本实施例中，图19A中的第一半导体基板26的上表面和图19B中的第二半导体基板28的上表面以面对面的方式接合来制造固态图像传感器31。此时，遮蔽部71和遮蔽部72接合，最终形成网状遮蔽层68导体。因此，在晶片接合后，彼此接触的遮蔽部71和遮蔽部72具有相同的电位。本实施例的固态图像传感器31具有与第一实施例的固态图像传感器31类似的效果。
<7.第五实施例的固态图像传感器>
图20A是图示了第五实施例的第一半导体基板26的遮蔽部71的放大构造图。图20B是图示了第五实施例的第二半导体基板28的遮蔽部72的放大构造图。将使用图20A和图20B说明根据本发明的固态图像传感器的第五实施例。
本实施例的第一半导体基板26中的遮蔽部71具有与图17A中的第二实施例的遮蔽部71类似的构造。同时，本实施例的第二半导体基板28中的遮蔽部72与图17B中的第二实施例的遮蔽部72的不同之处在于：矩形(包括正方形)形状以点的方式形成在像素单元的中心附近。本实施例的固态图像传感器31形成有低面积比的遮蔽部72，且因此，与第一至第四实施例的固态图像传感器31相比，能够进一步提高半导体基板的接合强度。
<8.第六实施例的固态图像传感器>
图21A是图示了第六实施例的第一半导体基板26的遮蔽部71的放大构造图。图21B是图示了第六实施例的第二半导体基板28的遮蔽部72的放大构造图。将使用图21A和图21B说明根据本发明的固态图像传感器的第六实施例。
如图21A所示，本实施例的遮蔽部71形成为这样的布局：多个水平条纹形状在与垂直信号线M3的束垂直的方向上以预定的间距来排列。此外，如图21B所示，本实施例的遮蔽部72形成为这样的布局：垂直条纹形状排列在当第一半导体基板26和第二半导体基板28接合时覆盖垂直信号线M3的束的位置。本实施例的固态图像传感器31具有与第一实施例的固态图像传感器31类似的效果。
<9.第七实施例的固态图像传感器>
图22A是图示了第七实施例的第一半导体基板26的遮蔽部71的放大构造图。图22B是图示了第七实施例的第二半导体基板28的遮蔽部72的放大构造图。将使用图22A和图22B说明根据本发明的固态图像传感器的第七实施例。
如图22A所示，类似于图21A中的第六实施例，本实施例的遮蔽部71形成为这样的布局：多个水平条纹形状在与垂直信号线M3的束垂直的方向上以预定的间距排列。此外，如图21B所示，本实施例的遮蔽部72形成为这样的布局：多个矩形(包括正方形)形状随机地布置在第二半导体基板28的表面上。本实施例的固态图像传感器31具有与第一实施例的固态图像传感器31类似的效果。
<10.第八实施例的固态图像传感器>
图23A是图示了第八实施例的第一半导体基板26的遮蔽部71的放大构造图。图23B是图示了第八实施例的第二半导体基板28的遮蔽部72的放大构造图。将使用图23A和图23B说明根据本发明的固态图像传感器的第八实施例。
如图23A所示，本实施例的遮蔽部71形成为这样的布局：多个对角条纹形状在与垂直信号线M3的束相交的方向上以在图23A中从右上方至左下方倾斜的方式以预定的间距排列。利用该布局，本实施例的遮蔽部71部分地覆盖垂直信号线M3。此外，如图21B所示，本实施例的遮蔽部72形成为这样的布局：布置为在图23B中从左上方至右下方倾斜的对角条纹形状。注意，本实施例的遮蔽部71和72可以不根据垂直信号线M3的束的布置间隔或像素单元的FD间距来布置。本实施例的固态图像传感器31具有与第一实施例的固态图像传感器31类似的效果。
<11.第九实施例的固态图像传感器>
图24A是图示了第九实施例的第一半导体基板26的遮蔽部71的放大构造图。图24B是图示了第九实施例的第二半导体基板28的遮蔽部72的放大构造图。将使用图24A和图24B说明根据本发明的固态图像传感器的第九实施例。
如图24A所示，本实施例的遮蔽部71形成为这样的布局：多个矩形(包括正方形)形状以格子图案排列在第一半导体基板26的表面上。此外，如图24B所示，本实施例的遮蔽部72形成为这样的布局：类似于第一实施例，包含层间绝缘膜66并且水平条纹形状被布置在当俯视时与遮蔽部71重叠的位置处。本实施例的固态图像传感器31具有与第一实施例的固态图像传感器31类似的效果。注意，不仅可以在与垂直信号线M3平行的方向以及垂直的方向上排列遮蔽部71的多个正方形，而且可以在相对于垂直信号线M3对角地倾斜的方向上排列遮蔽部71的多个正方形。
<12.第十实施例的固态图像传感器>
将使用图25说明根据本发明的固态图像传感器的第十实施例。本实施例与图16中的第一实施例的不同点在于：在第二半导体基板28中层叠有两层第二半导体基板54。层间绝缘膜的配线57c和与该层间绝缘膜接合的第二半导体基板54的配线57c与配线904电连接。除了具有与第一实施例的固态图像传感器31类似的效果以外，本实施例的固态图像传感器31还能够通过将具有各种功能的基板与三层半导体基板层叠来进一步实现图像传感器的高性能以及芯片尺寸小型化。注意，根据本发明的实施例的固态图像传感器的半导体基板的层叠数量不限于三个以下，而可以是四个或更多。
<13.第十一实施例的电子装置>
将使用图26说明根据本发明的固态图像传感器的第十一实施例。图26图示了根据本发明的实施例的电子装置。根据本发明的实施例的上述固态图像传感器能够应用于电子装置，诸如：例如数码相机和摄像机等相机系统、具有成像功能的移动电话以及具有成像功能的其它装置等。
图26图示了应用于作为根据本发明的电子装置的示例的相机的第十一实施例。根据本实施例的相机是能够拍摄静态图像或动态图像的摄像机。根据本实施例的相机201包括：固态图像传感器202；光学系统203，其将入射光引导到固态图像传感器202的光接收部中；和快门装置204。此外，相机201包括：驱动电路205，其驱动固态图像传感器202；和信号处理电路206，其处理固态图像传感器202的输出信号。
上述实施例的任一固态图像传感器应用于固态图像传感器202。光学系统(光学透镜)203将来自物体的图像光(入射光)成像在固态图像传感器202的成像表面上。通过上述成像，信号电荷在固态图像传感器202中累积固定的时间。光学系统203可以是由多个光学透镜构成的光学透镜系统。快门装置204控制固态图像传感器202的光照时段和遮光时段。驱动电路205提供对固态图像传感器202的传输操作和快门装置204的快门操作进行控制的驱动信号。通过从驱动电路205提供的驱动信号(时序信号)进行固态图像传感器202的信号传输。信号处理电路206进行各种类型的信号处理。经过进行信号处理的视频信号被存储在诸如存储器等存储介质中或被输出到监视器。
根据第十一实施例的电子装置，包括上述本发明中的背照式固态图像传感器202。因此，由于来自逻辑电路的MOS晶体管的热载流子而引起的发光不会进入像素阵列侧，且能够抑制暗电流和随机噪声。因此，能够提供具有高图像质量的电子装置。例如，能够提供具有改善的图像质量的相机。
注意，本发明的实施例不限于上述的实施例，而是能够在不脱离本发明的实质的情况下进行各种改变。例如，能够采用上述多个实施例的全部或部分的组合的实施例。此外，例如，图6A、17A、18A、19A、20A、21A、22A、23A和24A呈现的第一芯片的遮蔽部的每个布局可以与图6B、17B、18B、19B、20B、21B、22B、23B和24B呈现的第二芯片的遮蔽部的任一布局进行组合。
此外，本发明能够采用下面的构造。
(1)一种固态图像传感器，其包括：
第一半导体基板，其中形成有第一绝缘膜和像素阵列；和与所述第一半导体基板接合的第二半导体基板，其中形成有第二绝缘膜和逻辑电路，其中
所述第一绝缘膜和所述第二绝缘膜中的至少一者中形成有导体，且
所述第一绝缘膜和所述第二绝缘膜连接的区域被包括在所述第一半导体基板和所述第二半导体基板的接合表面中。
(2)根据(1)所述的固态图像传感器，其中
所述第一绝缘膜和所述第二绝缘膜中分别形成有第一导体和第二导体，且所述第一导体和所述第二导体在所述接合表面上相互重叠。
(3)根据(2)所述的固态图像传感器，其中
所述第一导体的与所述接合表面接触的区域的表面占用比和所述第二导体的与所述接合表面接触的区域的表面占用比不同。
(4)根据(2)所述的固态图像传感器，其中
在相互重叠的所述第一导体和所述第二导体之中，具有与所述接合表面接触的较大面积的所述第一导体或所述第二导体的表面占用比是30至90％。
(5)根据(2)所述的固态图像传感器，其中
在相互重叠的所述第一导体和所述第二导体之中，具有与所述接合表面接触的较大面积的所述第一导体或所述第二导体的表面占用比是40至70％。
(6)根据(2)所述的固态图像传感器，其中
在相互重叠的所述第一导体和所述第二导体之中，具有与所述接合表面接触的较小面积的所述第一导体或所述第二导体的表面占用比是0至50％。
(7)根据(2)所述的固态图像传感器，其中
在相互重叠的所述第一导体和所述第二导体之中，具有与所述接合表面接触的较小面积的所述第一导体或所述第二导体的表面占用比是0至30％。
(8)根据(1)所述的固态图像传感器，其中，所述导体的与所述接合表面接触的在宽度方向上的长度是10um或更小。
(9)根据(1)所述的固态图像传感器，其中，所述导体的与所述接合表面接触的在宽度方向上的长度是1um或更小。
(10)根据(1)所述的固态图像传感器，其中
所述第一半导体基板中形成有对所述导体进行电位钳位的配线和连接孔。
(11)根据(1)所述的固态图像传感器，其中
所述第二半导体基板中形成有对所述导体进行电位钳位的配线和连接孔。
(12)根据(1)所述的固态图像传感器，其中
所述第一半导体基板和所述第二半导体基板中都形成有对所述导体进行电位钳位的配线和连接孔。
(13)根据(1)所述的固态图像传感器，其中
所述导体的覆盖所述像素阵列的平面形状的尺寸是所述像素阵列的平面形状的尺寸或更大。
(14)根据(1)所述的固态图像传感器，其中
所述导体布置为相对于模拟电路的信号线在所述接合表面的方向上覆盖所述信号线的至少一部分。
(15)根据(14)所述的固态图像传感器，其中
所述导体被布置为覆盖所述信号线的30％或更多。
(16)根据(14)所述的固态图像传感器，其中
所述导体被布置为覆盖所述信号线的50％或更多。
(17)根据(14)所述的固态图像传感器，其中
形成有多个导体，所述多个导体根据所述信号线的布置间隔而排列。
(18)根据(14)所述的固态图像传感器，其中
形成有多个导体，这多个导体的排列方向是相对于所述信号线的方向的倾斜方向。
(19)一种固态图像传感器的制造方法，所述方法包括以下步骤：
在第一半导体基板中形成第一绝缘膜和像素阵列；
在第二半导体基板中形成第二绝缘膜和逻辑电路；
在所述第一绝缘膜和所述第二绝缘膜中的至少一者中形成导体；和
将所述第一半导体基板和所述第二半导体基板接合，其中
所述第一绝缘膜和所述第二绝缘膜连接的区域被包括在所述第一半导体基板和所述第二半导体基板的接合表面中。
(20)一种电子装置，其包括：
第一半导体基板，所述第一半导体基板中形成有第一绝缘膜和像素阵列；和与所述第一半导体基板接合的第二半导体基板，所述第二半导体基板中形成有第二绝缘膜和逻辑电路，其中
所述第一绝缘膜和所述第二绝缘膜中的至少一者中形成有导体，且
所述第一绝缘膜和所述第二绝缘膜连接的区域被包括在所述第一半导体基板和所述第二半导体基板的接合表面中。
(21)一种成像器件，其包括：
第一芯片，所述第一芯片包括：
第一半导体基板，所述第一半导体基板包括将入射光转换成电荷的光电转换区域；和
第一绝缘层，所述第一绝缘层包括电连接至所述光电转换区域的第一多层配线，其中，所述第一多层配线包括第一垂直信号线和第一连接区域，所述第一垂直信号线输出基于所述电荷的第一像素信号，所述第一连接区域包括第一配线；和
第二芯片，所述第二芯片包括：
第二半导体基板，所述第二半导体基板包括用于处理所述第一像素信号的逻辑电路；和
第二绝缘层，所述第二绝缘层包括电连接至所述逻辑电路的第二多层配线，其中，所述第二多层配线包括第二连接区域，所述第二连接区域包括第二配线，
其中，所述第一芯片和所述第二芯片至少经由所述第一配线和所述第二配线彼此接合，且
其中，在平面图中，所述第一配线和所述第二配线与所述第一垂直信号线的至少一部分重叠。
(22)如(21)所述的成像器件，其中，所述第一绝缘层的一部分和所述第二绝缘层的一部分彼此接合。
(23)如(21)或(22)所述的成像器件，其中，所述第一垂直信号线在第一方向上延伸，且其中，所述第一配线包括第一部分，所述第一部分在第一方向上延伸且在所述平面图中与所述第一垂直信号线重叠。
(24)如(23)所述的成像器件，其中，所述第一部分的在第二方向上测得的宽度大于所述第一垂直信号线的在所述第二方向上测得的宽度，且其中，所述第二方向垂直于所述第一方向。
(25)如(23)或(24)所述的成像器件，其中，在所述平面图中，在所述第一部分的在所述第一方向上的整个长度上，所述第一部分与所述第一垂直信号线的整个宽度重叠。
(26)如(23)至(25)中任一项所述的成像器件，其中，所述第一配线包括：在垂直于所述第一方向的第二方向上延伸的第二部分。
(27)如(23)至(26)中任一项所述的成像器件，其中，所述第二配线在所述第二方向上延伸。
(28)如(27)所述的成像器件，其中，在所述平面图中，所述第二配线在所述第一方向上的宽度大于所述第一配线的第二部分在所述第一方向上的宽度。
(29)如(28)所述的成像器件，其中，在所述平面图中，所述第二配线与所述第一配线的第二部分重叠。
(30)如(28)或(29)所述的成像器件，其中，在所述平面图中，所述第二配线与所述第一配线的第二部分的整体重叠。
(31)如(21)或(22)所述的成像器件，其中，所述第一垂直信号线在第一方向上延伸，且其中，所述第一配线在垂直于所述第一方向的第二方向上延伸，且其中，所述第二配线在所述第一方向上延伸且在所述平面图中与所述第一垂直信号重叠。
(32)如(31)所述的成像器件，其中，在所述平面图中，所述第二配线在所述第一部分的整个长度上与所述第一垂直信号线的全部重叠。
(33)一种成像器件，其包括：
第一芯片，所述第一芯片包括：
第一半导体基板，所述第一半导体基板包括以矩阵形式布置且将入射光转换为电荷的多个像素区域；和
第一绝缘层，所述第一绝缘层包括电连接至所述多个像素区域的第一多层配线，其中，所述第一多层配线包括：多个垂直信号线，所述多个垂直信号线输出基于所述电荷的相应的像素信号；和第一连接区域，所述第一连接区域包括至少一个第一配线；和
第二芯片，所述第二芯片包括：
第二半导体基板，所述第二半导体基板包括用于处理所述像素信号的逻辑电路；和
第二绝缘层，所述第二绝缘层包括电连接至所述逻辑电路的第二多层配线，其中，所述第二多层配线包括第二连接区域，所述第二连接区域包括至少一个第二配线，
其中，所述第一芯片和所述第二芯片至少经由所述至少一个第一配线和所述至少一个第二配线彼此接合，且
其中，在平面图中，所述至少一个第一配线和所述至少一个第二配线与所述多个垂直信号线重叠。
(34)如(33)所述的成像器件，其中，所述多个垂直信号线在第一方向上延伸且在垂直于所述第一方向的第二方向上以规则的第一间隔布置在所述第一多层配线中，且其中，所述至少一个第一配线是多个第一配线，所述多个第一配线包括第一部分，所述第一部分在所述第一方向上延伸且在所述第二方向上以规则的第二间隔布置在所述第一多层配线中。
(35)如(34)所述的成像器件，其中，所述第一规则间隔和所述第二规则间隔对应于所述多个像素区域中的两个像素区域之间的间距。
(36)如(34)所述的成像器件，其中，所述第一规则间隔对应于所述多个像素区域中的两个像素区域之间的间距，且所述规则的第二间隔对应于所述间距的一半。
(37)如(34)至(36)中任一项所述的成像器件，其中，所述多个第一配线包括在所述第二方向上延伸的第二部分。
(38)如(33)至(37)中任一项所述的成像器件，其中，所述至少一个配线是多个第二配线，所述多个第二配线包括在第一方向上延伸的第一部分，且其中，所述至少一个第一配线在与所述第一方向垂直的第二方向上延伸。
(39)如(33)至(38)中任一项所述的成像器件，其中，所述至少一个第二配线包括分别用于所述多个像素区域中的相应的像素区域的第二配线部分。
(40)一种电子装置，其包括：
成像器件，所述成像器件包括：
第一芯片，所述第一芯片包括：
第一半导体基板，所述第一半导体基板包括将入射光转换成电荷的光电转换区域；和
第一绝缘层，所述第一绝缘层包括电连接至所述光电转换区域的第一多层配线，其中，所述第一多层配线包括第一垂直信号线和第一连接区域，所述第一垂直信号线输出基于所述电荷的第一像素信号，所述第一连接区域包括第一配线；和
第二芯片，所述第二芯片包括：
第二半导体基板，所述第二半导体基板包括用于处理所述第一像素信号的逻辑电路；和
第二绝缘层，所述第二绝缘层包括电连接至所述逻辑电路的第二多层配线，其中，所述第二多层配线包括第二连接区域，所述第二连接区域包括第二配线，
其中，所述第一芯片和所述第二芯片至少经由所述第一配线和所述第二配线彼此接合，且
其中，在平面图中，所述第一配线和所述第二配线与所述第一垂直信号线的至少一部分重叠。
附图标记的列表
1，1a至1c，31 固态图像传感器
2 像素
3，23，34 像素阵列(像素区域)
4 垂直驱动电路
5 列信号处理电路
6 水平驱动电路
7 输出电路
8，24，24-1，24-2 控制电路
9，VSL1 垂直信号线
10 水平信号线
21，33 第一半导体基板
22，54 第二半导体基板
25，55 逻辑电路
26 第一半导体基板
28 第二半导体基板
30，50 半导体阱区域
32 层叠半导体基板
33a 表面
35a至35d，36，57a至57c，58，904 配线
37，59 多层配线层
38 绝缘层
39 遮光膜
40 接合表面
41 光学黑区域
42 有效像素阵列
43 平坦膜
44 滤色器
45 半导体基板上透镜
47，48 P型半导体区域
49，61 源极/漏极区域
51，63 元件隔离区域
52，64 导电过孔
53，56，66 层间绝缘膜
62 栅极电极
68 遮蔽层
71 遮蔽部(第一导体)
72 遮蔽部(第二导体)
75，81Cu 扩散阻挡绝缘膜
76，82 第一绝缘层
77，83 第二绝缘层
78，79，84，85 开口部
80，86 通孔
900，901 绝缘薄膜
PD 光电二极管
Tr1，Tr2 像素晶体管
M1至M4，M11至M14 金属
FD 浮动扩散区
Tr11至Tr14 MOS晶体管

Claims (20)

1.一种成像器件，其包括：
第一芯片(26)，所述第一芯片(26)包括：
第一半导体基板(33)，所述第一半导体基板(33)包括将入射光转换成电荷的光电转换区域(34)；和
第一绝缘层(53)，所述第一绝缘层(53)包括电连接至所述光电转换区域的第一多层配线(37)，其中，所述第一多层配线包括第一垂直信号线(VSL1)和第一连接区域(M4)，所述第一垂直信号线(VSL1)输出基于所述电荷的第一像素信号，所述第一连接区域(M4)包括第一配线(71)；和
第二芯片(28)，所述第二芯片(28)包括：
第二半导体基板(54)，所述第二半导体基板(54)包括用于处理所述第一像素信号的逻辑电路(55)；和
第二绝缘层(56)，所述第二绝缘层(56)包括电连接至所述逻辑电路的第二多层配线(59)，其中，所述第二多层配线包括第二连接区域(M14)，所述第二连接区域(M14)包括第二配线(72)，
其中，所述第一芯片(26)和所述第二芯片(28)至少经由所述第一配线(71)和所述第二配线(72)彼此接合，且
其中，在平面图中，所述第一配线(71)和所述第二配线(72)与所述第一垂直信号线(VSL1)的至少一部分重叠。
2.如权利要求1所述的成像器件，其中，所述第一绝缘层(53)的一部分(66)和所述第二绝缘层(56)的一部分(66)彼此接合。
3.如权利要求1或2所述的成像器件，其中，所述第一垂直信号线(VSL1)在第一方向上延伸，且其中，所述第一配线(71)包括第一部分，所述第一部分在第一方向上延伸且在所述平面图中与所述第一垂直信号线(VSL1)重叠。
4.如权利要求3所述的成像器件，其中，所述第一部分的在第二方向上测得的宽度大于所述第一垂直信号线(VSL1)的在所述第二方向上测得的宽度，且其中，所述第二方向垂直于所述第一方向。
5.如权利要求3或4所述的成像器件，其中，在所述平面图中，在所述第一部分的在所述第一方向上的整个长度上，所述第一部分与所述第一垂直信号线(VSL1)的整个宽度重叠。
6.如权利要求3至5中任一项所述的成像器件，其中，所述第一配线(71)包括在垂直于所述第一方向的第二方向上延伸的第二部分。
7.如权利要求1至6中任一项所述的成像器件，其中，所述第二配线(72)在所述第二方向上延伸。
8.如权利要求7所述的成像器件，其中，在所述平面图中，所述第二配线(72)在所述第一方向上的宽度大于所述第一配线(71)的所述第二部分在所述第一方向上的宽度。
9.如权利要求8所述的成像器件，其中，在所述平面图中，所述第二配线(72)与所述第一配线(71)的所述第二部分重叠。
10.如权利要求8或9所述的成像器件，其中，在所述平面图中，所述第二配线(72)与所述第一配线(71)的所述第二部分的全部重叠。
11.如权利要求1或2所述的成像器件，其中，所述第一垂直信号线(VSL1)在第一方向上延伸，且其中，所述第一配线(71)在垂直于所述第一方向的第二方向上延伸，且其中，所述第二配线(72)在所述第一方向上延伸且在所述平面图中与所述第一垂直信号(VSL1)重叠。
12.如权利要求11所述的成像器件，其中，在所述平面图中，所述第二配线(72)在所述第一部分的整个长度上与所述第一垂直信号线(VSL1)的全部重叠。
13.一种成像器件，其包括：
第一芯片(26)，所述第一芯片(26)包括：
第一半导体基板(33)，所述第一半导体基板(33)包括以矩阵形式布置且将入射光转换为电荷的多个像素区域(34)；和
第一绝缘层(53)，所述第一绝缘层(53)包括电连接至所述多个像素区域(34)的第一多层配线(37)，其中，所述第一多层配线包括多个垂直信号线(VSL1)和至少一个第一配线(71)，所述多个垂直信号线(VSL1)输出基于所述电荷的相应的像素信号；和
第二芯片(28)，所述第二芯片(28)包括：
第二半导体基板(54)，所述第二半导体基板(54)包括用于处理所述像素信号的逻辑电路(55)；和
第二绝缘层(56)，所述第二绝缘层(56)包括电连接至所述逻辑电路(55)的第二多层配线(59)，其中，所述第二多层配线(59)包括至少一个第二配线(72)，
其中，所述第一芯片(26)和所述第二芯片(28)至少经由所述至少一个第一配线(71)和所述至少一个第二配线(72)彼此接合，且
其中，在平面图中，所述至少一个第一配线(71)和所述至少一个第二配线(72)与所述多个垂直信号线(VSL1)重叠。
14.如权利要求13所述的成像器件，其中，所述多个垂直信号线(VSL1)在第一方向上延伸且在垂直于所述第一方向的第二方向上以规则的第一间隔布置在所述第一多层配线(53)中，且其中，所述至少一个第一配线(71)为多个第一配线，所述多个第一配线包括第一部分，所述第一部分在所述第一方向上延伸且在所述第二方向上以规则的第二间隔布置在所述第一多层配线(53)中。
15.如权利要求14所述的成像器件，其中，所述规则的第一间隔和所述规则的第二间隔对应于所述多个像素区域(34)中的两个像素区域之间的间距。
16.如权利要求14所述的成像器件，其中，所述规则的第一间隔对应于所述多个像素区域(34)中的两个像素区域之间的间距，且所述规则的第二间隔对应于所述间距的一半。
17.如权利要求14至16中任一项所述的成像器件，其中，所述多个第一配线(71)包括在所述第二方向上延伸的第二部分。
18.如权利要求13至17中任一项所述的成像器件，其中，所述至少一个第二配线(72)为多个第二配线，所述多个第二配线包括在第一方向上延伸的第一部分，且其中，所述至少一个第一配线(71)在与所述第一方向垂直的第二方向上延伸。
19.如权利要求13至18中任一项所述的成像器件，其中，所述至少一个第二配线(72)包括分别用于所述多个像素区域(34)中的相应的像素区域的第二配线部分。
20.一种电子装置，其包括：
成像器件，所述成像器件包括：
第一芯片(26)所述第一芯片(26)包括：
第一半导体基板(33)，所述第一半导体基板(33)包括将入射光转换成电荷的光电转换区域(34)；和
第一绝缘层(53)，所述第一绝缘层(53)包括电连接至所述光电转换区域(34)的第一多层配线(37)，其中，所述第一多层配线(53)包括第一垂直信号线(VSL1)和第一配线(71)，所述第一垂直信号线(VSL1)输出基于所述电荷的第一像素信号；和
第二芯片(28)，所述第二芯片(28)包括：
第二半导体基板(54)，所述第二半导体基板(54)包括用于处理所述第一像素信号的逻辑电路(55)；和
第二绝缘层(56)，所述第二绝缘层(56)包括电连接至所述逻辑电路(55)的第二多层配线(59)，其中，所述第二多层配线(59)包括第二配线(72)，
其中，所述第一芯片(26)和所述第二芯片(28)至少经由所述第一配线(71)和所述第二配线(72)彼此接合，且
其中，在平面图中，所述第一配线(71)和所述第二配线(72)与所述第一垂直信号线(VSL1)的至少一部分重叠。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110741476A (zh) * 2017-06-29 2020-01-31 索尼半导体解决方案公司 晶片接合的背照式成像器

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016012905A (ja) 2014-06-02 2016-01-21 ソニー株式会社 撮像素子、撮像方法、および電子機器
JP6963873B2 (ja) 2017-05-26 2021-11-10 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、固体撮像素子の製造方法および電子機器
JP7321724B2 (ja) * 2019-03-05 2023-08-07 キヤノン株式会社 半導体装置および機器
KR20200108133A (ko) * 2019-03-06 2020-09-17 삼성전자주식회사 이미지 센서 및 이미징 장치
US11430909B2 (en) * 2019-07-31 2022-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. BSI chip with backside alignment mark
JP2021158307A (ja) * 2020-03-30 2021-10-07 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び固体撮像装置の製造方法、並びに電子機器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110157445A1 (en) * 2009-12-25 2011-06-30 Sony Corporation Semiconductor device and method of manufacturing the same, and electronic apparatus
US20120007197A1 (en) * 2010-07-07 2012-01-12 Canon Kabushiki Kaisha Solid-state imaging apparatus and imaging system
CN102629616A (zh) * 2011-02-08 2012-08-08 索尼公司 固态成像装置、其制造方法及电子设备
JP2012160743A (ja) * 2012-03-20 2012-08-23 Semiconductor Energy Lab Co Ltd イメージセンサ、電子機器
CN102867847A (zh) * 2011-07-05 2013-01-09 索尼公司 半导体器件、半导体器件制造方法及电子装置
CN104733484A (zh) * 2013-12-20 2015-06-24 索尼公司 固态成像传感器、固态成像传感器的制造方法和电子设备

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4686201B2 (ja) * 2005-01-27 2011-05-25 パナソニック株式会社 固体撮像装置及びその製造方法
US8049256B2 (en) * 2006-10-05 2011-11-01 Omnivision Technologies, Inc. Active pixel sensor having a sensor wafer connected to a support circuit wafer
JP2009004651A (ja) * 2007-06-22 2009-01-08 Panasonic Corp 固体撮像装置およびその製造方法
US7858915B2 (en) * 2008-03-31 2010-12-28 Eastman Kodak Company Active pixel sensor having two wafers
JP5482025B2 (ja) * 2009-08-28 2014-04-23 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
JP5709418B2 (ja) 2010-06-30 2015-04-30 キヤノン株式会社 固体撮像装置
JP2012064709A (ja) 2010-09-15 2012-03-29 Sony Corp 固体撮像装置及び電子機器
JP5970747B2 (ja) * 2011-05-24 2016-08-17 ソニー株式会社 半導体装置
JP6127360B2 (ja) 2011-09-27 2017-05-17 ソニー株式会社 半導体装置および半導体装置の製造方法
JP6299406B2 (ja) * 2013-12-19 2018-03-28 ソニー株式会社 半導体装置、半導体装置の製造方法、及び電子機器
JP6963873B2 (ja) 2017-05-26 2021-11-10 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、固体撮像素子の製造方法および電子機器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110157445A1 (en) * 2009-12-25 2011-06-30 Sony Corporation Semiconductor device and method of manufacturing the same, and electronic apparatus
US20120007197A1 (en) * 2010-07-07 2012-01-12 Canon Kabushiki Kaisha Solid-state imaging apparatus and imaging system
CN102629616A (zh) * 2011-02-08 2012-08-08 索尼公司 固态成像装置、其制造方法及电子设备
CN102867847A (zh) * 2011-07-05 2013-01-09 索尼公司 半导体器件、半导体器件制造方法及电子装置
JP2012160743A (ja) * 2012-03-20 2012-08-23 Semiconductor Energy Lab Co Ltd イメージセンサ、電子機器
CN104733484A (zh) * 2013-12-20 2015-06-24 索尼公司 固态成像传感器、固态成像传感器的制造方法和电子设备

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110741476A (zh) * 2017-06-29 2020-01-31 索尼半导体解决方案公司 晶片接合的背照式成像器
CN110741476B (zh) * 2017-06-29 2023-12-15 索尼半导体解决方案公司 晶片接合的背照式成像器
US11908879B2 (en) 2017-06-29 2024-02-20 Sony Semiconductor Solutions Corporation Semiconductor device

Also Published As

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