TWI757433B - 固態影像感測器，製造固態影像感測器之方法，以及電子器件 - Google Patents

固態影像感測器，製造固態影像感測器之方法，以及電子器件 Download PDF

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Abstract

本發明揭示一種成像器件，其包括一第一晶片，該第一晶片包含一第一半導體基板，該第一半導體基板包含一光電轉換區。該第一晶片包含一第一絕緣層，該第一絕緣層包含經電連接至該光電轉換區之一第一多層佈線。該第一多層佈線包含：一第一垂直信號線，其用以輸出一第一像素信號；及一第一連接區，其包含一第一佈線。該成像器件包含一第二晶片，該第二晶片包含一第二半導體基板，該第二半導體基板包含一邏輯電路。該第二晶片包含一第二絕緣層，該第二絕緣層包含經電連接至該邏輯電路之一第二多層佈線。該第二多層佈線包含一第二連接區，該第二連接區包含一第二佈線。該第一晶片及該第二晶片彼此接合，且在一平面圖中，該第一佈線及該第二佈線與該第一垂直信號線之至少一部分重疊。

Description

固態影像感測器，製造固態影像感測器之方法，以及電子器件
本技術係關於一種固態影像感測器，一種製造一固態影像感測器之方法，以及一種電子器件，且尤其係關於一種藉由接合複數個半導體基板組態之一固態影像感測器之技術。
近年來，數位攝影機已經變得愈加流行。隨著數位攝影機的流行，對作為數位攝影機之主要組件之固態影像感測器(影像感測器)之需求已增大。在固態影像感測器之效能之態樣中，用於實現高圖像品質及高功能性之技術正在發展中。 同時，具有一成像功能之行動終端(行動電話、個人數位助手(PDA)、筆記型個人電腦(PC)、平板PC及類似物)已經變得流行。隨著行動終端的流行，為增強行動終端之便攜性，固態影像感測器及組態其組件之尺寸減小、重量降低及薄化正在進行中。此外，為隨著行動終端之普及而擴張，降低固態影像感測器及組態其組件之成本正在進行中。 通常，藉由在一矽基板之一光接收表面側上形成一光電轉換單元、一放大器電路及一多層佈線層且在該矽基板上進一步形成一彩色濾光片及一半導體基板上微透鏡組態一固態影像感測器(諸如一互補金屬氧化物半導體(CMOS)影像感測器)。使用一間隔件(諸如一黏合劑)將一蓋玻璃進一步接合於光接收表面側上。此外，在光接收表面側之一相對側上形成一終端。 對一輸出信號執行預定處理之一信號處理電路經連接至固態影像感測器。憑藉固態影像感測器之多功能化，在信號處理電路中執行之處理傾向於增大。 為減小其中連接複數個半導體基板之組態之大小，已經採取各種步驟。例如，藉由一系統級封裝(SiP)技術將複數個半導體基板密封於一個封裝中。憑藉密封，可使一安裝面積較小且可實現整個組態之大小減小。然而，一傳輸距離歸因於在SiP技術中連接半導體基板之佈線而變長，且高速操作可受阻礙。 順便提起，例如，PTL 1描述藉由將包含一像素區(像素陣列)之一第一半導體基板及包含一邏輯電路之一第二半導體基板接合在一起而組態之一固態影像感測器。根據此一組態，可按一高速傳輸一信號。在此固態影像感測器中，將包含一半成品像素陣列之第一半導體基板及包含一半成品邏輯電路之第二半導體基板接合在一起，且使第一半導體基板薄化，且接著連接像素陣列及邏輯電路。藉由形成連接佈線執行該連接，該連接佈線包含與第一半導體基板之必要佈線連接之一連接導體、穿透第一半導體基板且與第二半導體基板之必要佈線連接之一貫穿連接導體、及連接該等連接導體之一耦合導體。此後，固態影像感測器經製成為一成品並製成為一半導體基板，且經組態為一背部照明式固態影像感測器。 同時，在PTL 2之一固態影像感測器中，作為藉由接合第一半導體基板及第二半導體基板而組態之固態影像感測器中之一較新技術，考慮在兩個半導體基板表面上取出且連接銅(Cu)電極之一方法，而非使用貫穿連接導體之電連接方法。 此外，在PTL 3中之一固態影像感測器中，上文描述之銅(Cu)電極用作一屏蔽層。憑藉該組態，歸因於來自邏輯電路之一電晶體之熱載子之光發射被屏蔽且光朝向像素陣列進入受抑制。此外，當接合第一半導體基板及第二半導體基板時，電容耦合發生在其中連接一絕緣膜之一部分中，且影像品質之一問題可能出現。相比而言，根據PTL 3中之固態影像感測器，屏蔽層的形成可抑制電容耦合之產生。此外，PTL 3描述接合之後之整個半導體基板之厚度亦受抑制。注意，為如PTL 3使用銅電極作為屏蔽層，需要將銅電極之一表面佔用率(覆蓋範圍)設定為一固定高比率。此處，「表面佔用率」係指一屏蔽部分之一表面積與一個像素單元之一表面積之一比率。 [引文清單] [專利文獻] [PTL 1] JP 2012-64709A [PTL 2] JP 2013-73988A [PTL 3] JP 2012-164870A
[技術問題] 然而，PTL 3中之固態影像感測器不具有其中一上基板之一絕緣膜及一下基板之一絕緣膜直接接合於半導體基板之一接合表面上之一區，且因此接合強度變低且在接合該等半導體基板之時易形成一空隙(氣泡)。若形成該空隙，則在接合該晶圓之後執行的薄化一第一半導體晶圓之一Si基板之一程序中，該等半導體基板可能因該空隙部分之低接合強度而分離。 該分離之一原因係其中銅與銅以及銅與一絕緣膜直接接合之區之接合強度低於其中絕緣膜與絕緣膜直接接合之區之接合強度。因此，為減小在接合該等半導體基板時之分離，需要將其中絕緣膜與絕緣膜直接接合之該區之一比率固定為一固定比率或更高。 已經鑑於上文製作本技術，且希望提供一種固態影像感測器，其可改良半導體基板之接合強度，同時抑制該等半導體基板之一接合部分中之空隙之出現。 [問題之解決方案] 根據本技術之一實施例，一種成像器件包括一第一晶片，其包含：一第一半導體基板，其包含將入射光轉換為電荷之一光電轉換區；及一第一絕緣層，其包含經電連接至該光電轉換區之一第一多層佈線。該第一多層佈線包含：一第一垂直信號線，其用以基於該電荷輸出一第一像素信號；及一第一連接區，其包含一第一佈線。該成像器件包含一第二晶片，其包含：一第二半導體基板，其包含用以處理該第一像素信號之一邏輯電路；及一第二絕緣層，其包含經電連接至該邏輯電路之一第二多層佈線。該第二多層佈線包含一第二連接區，該第二連接區包含一第二佈線。該第一晶片及該第二晶片經由至少該第一佈線及該第二佈線彼此接合，且在一平面圖中，該第一佈線及該第二佈線與該第一垂直信號線之至少一部分重疊。 根據本技術之另一實施例，一種成像器件包括一第一晶片，其包含：一第一半導體基板，其包含呈一矩陣配置且將入射光轉換為電荷之複數個像素區；及一第一絕緣層，其包含經電連接至該複數個像素區之一第一多層佈線。該第一多層佈線包含：複數個垂直信號線，其用以基於該電荷輸出各自像素信號；及一第一連接區，其包含至少一個第一佈線。該成像器件包含一第二晶片，該第二晶片包含：一第二半導體基板，其包含用以處理該等像素信號之一邏輯電路；及一第二絕緣層，其包含經電連接至該邏輯電路之一第二多層佈線。該第二多層佈線包含一第二連接區，該第二連接區包含至少一個第二佈線。該第一晶片及該第二晶片經由至少該至少一個第一佈線及該至少一個第二佈線彼此接合，且在一平面圖中，該至少一個第一佈線及該至少一個第二佈線與該複數個垂直信號線重疊。 根據本技術之另一實施例，一種電子裝置包括包含一第一晶片之一成像器件。該第一晶片包含：一第一半導體基板，其包含將入射光轉換為電荷之一光電轉換區；及一第一絕緣層，其包含經電連接至該光電轉換區之一第一多層佈線。該第一多層佈線包含：一第一垂直信號線，其用以基於該電荷輸出一第一像素信號；及一第一連接區，其包含一第一佈線。該成像器件包含一第二晶片，該第二晶片包含：一第二半導體基板，其包含用以處理該第一像素信號之一邏輯電路；及一第二絕緣層，其包含經電連接至該邏輯電路之一第二多層佈線。該第二多層佈線包含一第二連接區，該第二連接區包含一第二佈線。該第一晶片及該第二晶片經由至少該第一佈線及該第二佈線彼此接合。在一平面圖中，該第一佈線及該第二佈線與該第一垂直信號線之至少一部分重疊。 [本發明之有利效應] 根據本技術，可提供一種固態影像感測器，其可改良半導體基板之接合強度，同時抑制該等半導體基板之一接合部分中之空隙之出現。注意，本技術之效應不限於上文描述之效應，且可展現本揭示內容中描述之任一效應。
[相關申請案之交叉參考] 本申請案主張2017年5月26日申請之日本優先權專利申請案JP 2017-104991之權利，該案之全部內容以引用的方式併入本文中。 在下文中，將參考圖式描述用於實施本技術之有利實施例。注意，下文描述之實施例描述本技術之一代表性實施例之實例，且本技術之範疇並非藉由實施例以一狹隘之方式進行解釋。此外，可組合下文描述之實施例之任一者或複數者。注意，至於圖式，使用相同符號標記相同或等效元件或部件，且省略重複描述。 描述將按以下順序給出。 1.固態影像感測器之組態實例 2.固態影像感測器之積層結構實例 3.第一實施例之固態影像感測器 4.第二實施例之固態影像感測器 5.第三實施例之固態影像感測器 6.第四實施例之固態影像感測器 7.第五實施例之固態影像感測器 8.第六實施例之固態影像感測器 9.第七實施例之固態影像感測器 10.第八實施例之固態影像感測器 11.第九實施例之固態影像感測器 12.第十實施例之固態影像感測器 13.第十一實施例之電子器件 ＜1.固態影像感測器之組態實例＞ 圖1係繪示根據本技術之一實施例之一固態影像感測器之一組態實例之一方塊圖。 如在圖1中繪示，一固態影像感測器1經組態為(例如)一互補金屬氧化物半導體(CMOS)影像感測器。固態影像感測器1包含一像素區域(像素陣列) 3，其中複數個像素(或像素區) 2以一二維陣列方式排列於一半導體基板(例如，一Si基板)(未繪示)上。 像素(或像素區) 2包含一(諸)光電轉換單元(例如，一光電二極體)及複數個像素電晶體(MOS電晶體)。複數個像素電晶體可自(例如)包含一轉移電晶體、一重設電晶體及一放大電晶體之三個電晶體組態。此外，複數個像素電晶體亦可藉由添加一選擇電晶體自四個電晶體組態。注意，一單元像素之一等效電路類似於一已知技術，且因此省略詳細描述。 此外，像素2可自一個單元像素組態或可具有一像素共用結構。像素共用結構係其中複數個光電二極體共用除了一浮動擴散區及複數個轉移電晶體外之電晶體之一結構。即，在像素共用中，組態複數個單元像素之光電二極體及轉移電晶體共用另一像素電晶體。 一周邊電路部分包含一垂直驅動電路4、一行信號處理電路5、一水平驅動電路6、一輸出電路7及一控制電路8。 垂直驅動電路4 (例如)自一移位電阻器組態。垂直驅動電路4選擇像素驅動佈線，供應用於驅動像素至選定像素驅動佈線之一脈衝且以列單位驅動像素。即，垂直驅動電路4在一垂直方向上循序選擇且以列單位掃描像素陣列3中之像素2。接著，垂直驅動電路4透過一垂直信號線(VSL) 9將基於根據像素2之各者中之光電轉換單元中之一所接收光量產生之一信號電荷之一像素信號供應至行信號處理電路5。 行信號處理電路5經配置於(例如)像素2之每一行中。行信號處理電路5對自每一像素行中之一個列之像素2輸出之信號執行信號處理(諸如雜訊移除)。具體言之，行信號處理電路5執行信號處理，諸如用於移除像素2獨有之一固定型樣雜訊之相關雙取樣(CDS)、信號放大、類比/數位(A/D)轉換。一水平選擇開關(未繪示)經連接且設置於行信號處理電路5之一輸出級與一水平信號線10之間。 水平驅動電路6 (例如)自一移位電阻器組態。水平驅動電路6循序輸出水平掃描脈衝以循序選擇行信號處理電路5，且自各自行信號處理電路5輸出像素信號至水平信號線10。 輸出電路7對透過水平信號線10自行信號處理電路5循序供應之信號執行信號處理，且輸出該等信號。輸出電路7可僅執行緩衝或可執行各種類型之數位信號處理(諸如黑階調整及行變化校正)。 控制電路8接收指示一操作模式及類似物之一輸入時脈及資料，且輸出固態影像感測器1之內部資訊及類似物之資料。此外，控制電路8基於一垂直同步信號、一水平同步信號及一主時脈產生充當垂直驅動電路4、行信號處理電路5、水平驅動電路6及類似物之操作之參考之時脈信號及控制信號。接著，控制電路8輸入信號至垂直驅動電路4、行信號處理電路5、水平驅動電路6及類似物。 一輸入/輸出終端12與一外側交換信號。 ＜2.固態影像感測器之積層結構實例＞ 圖2A至圖2C係繪示根據本技術之一實施例之一固態影像感測器之積層結構實例之示意圖。將使用圖2A至圖2C來描述應用本技術之一固態影像感測器之積層結構實例。 作為一第一實例，在圖2A中繪示之一固態影像感測器1a自一第一半導體基板21及一第二半導體基板22組態。將一像素陣列23及一控制電路24安裝於第一半導體基板21上。將包含一信號處理電路之一邏輯電路25安裝於第二半導體基板22上。接著，第一半導體基板21及第二半導體基板22彼此電連接以將固態影像感測器1a組態為一個半導體基板。 作為一第二實例，在圖2B中繪示之一固態影像感測器1b自一第一半導體基板21及一第二半導體基板22組態。將一像素陣列23安裝於第一半導體基板21上。將一控制電路24及包含一信號處理電路之一邏輯電路25安裝於一第二半導體基板22上。接著，第一半導體基板21及第二半導體基板22彼此電連接以將固態影像感測器1b組態為一個半導體基板。 作為一第三實例，在圖2C中繪示之一固態影像感測器1c自一第一半導體基板21及一第二半導體基板22組態。將一像素陣列23及控制像素陣列23之一控制電路24-1安裝於第一半導體基板21上。將控制包含一信號處理電路之一像素陣列25之一控制電路24-2及邏輯電路25安裝於第二半導體基板22上。接著，第一半導體基板21及第二半導體基板22彼此電連接以將固態影像感測器1c組態為一個半導體基板。 儘管未繪示，但一CMOS固態影像感測器可取決於一組態自兩個或兩個以上經接合半導體基板組態。例如，可添加包含一記憶體元件陣列之一半導體基板或包含另一電路元件之一半導體基板至第一半導體基板及第二半導體基板以接合三個或三個以上半導體基板以將一CMOS固態影像感測器組態為一個基板。 ＜3.第一實施例之固態影像感測器＞ [固態影像感測器之組態實例] 圖3繪示根據本技術之一固態影像感測器(即，一背部照明式CMOS固態影像感測器)之一第一實施例。背部照明式CMOS固態影像感測器係具有經配置於一電路部分上方之一光接收部分且具有比一表面照明式CMOS固態影像感測器更高之靈敏度及更低之雜訊之一CMOS固態影像感測器。根據第一實施例之一固態影像感測器31自一層壓半導體基板32組態，其中其上形成一像素陣列(或像素區) 34及一控制電路(未繪示)之一第一半導體基板(或第一晶片) 26與其上形成一邏輯電路55之一第二半導體基板(或第二晶片) 28彼此接合，此類似於圖2A中之固態影像感測器1a。第一半導體基板26與第二半導體基板28彼此接合，使得下文描述之相互多層佈線層面向彼此，且直接接合連接佈線。 在第一半導體基板26中，在由形成為一薄膜之矽製成之一第一半導體基板33上形成一像素陣列34，像素陣列34具有以一二維行方式排列之複數個像素，像素之各者包含充當一光電轉換單元之一光電二極體PD及複數個像素電晶體Tr1及Tr2。此外，在半導體基板33 (雖然未繪示)上形成組態一控制電路之複數個MOS電晶體。在半導體基板33之一表面33a側上，透過作為一第一絕緣膜之一層間絕緣膜53形成其中配置由複數個(在此實例中，為四個)金屬層M1至M4製成之佈線35 (35a至35d)及佈線36之一多層佈線層37。使用由一雙重鑲嵌方法形成之銅(Cu)佈線作為佈線35及佈線36。在半導體基板33之一後表面側上，透過一絕緣膜38形成一光屏蔽膜39以包含一光學黑區41，且透過一平坦化膜43在一有效像素陣列42上形成一彩色濾光片44及一半導體基板上透鏡45。亦可在光學黑區41上形成半導體基板上透鏡45。 在圖3中，像素電晶體Tr1及Tr2經繪示為複數個像素電晶體之代表。圖3示意性繪示像素陣列34之像素，且圖4繪示一個像素之細節。在第一半導體基板26中，在形成為一薄膜之半導體基板33上形成光電二極體PD。光電二極體PD包含(例如)一n型半導體區46及在一基板表面側上之一P型半導體區47。透過一閘極絕緣膜在組態一像素之一基板表面上形成一P型半導體區48，且閘極電極48及與閘極電極48配對之一源極/汲極區49形成像素電晶體Tr1及Tr2。鄰近於光電二極體PD之像素電晶體Tr1對應於一浮動擴散區FD。單元像素在一元件分離區51中分離。元件分離區51經形成為具有一淺溝渠隔離(STI)結構，該結構具有一絕緣膜(諸如嵌入(例如)形成於一基板中之一槽中之一SiO2 膜)。 在第一半導體基板26之多層佈線層37中，透過一導電通孔52連接一對應像素電晶體及佈線35以及佈線35之相鄰上層及下層。此外，由第四金屬層M4製成之連接佈線36經形成為面向第一半導體基板26與第二半導體基板28之間的一接合表面40。透過導電通孔52將連接佈線36與由第三金屬層M3製成之必要佈線35d連接。此外，在第三層中形成一垂直信號線VSL1。接合表面40可包含：多層佈線層37之一第一連接區，其包含一第一佈線71；及多層佈線層59之一第二連接區，其包含一第二佈線72。第一晶片26及第二晶片28藉由至少第一佈線71及第二佈線72彼此接合。 在第二半導體基板28中，在充當由矽製成之一第二半導體基板54之半導體基板之區中形成組態一周邊電路之一邏輯電路55。邏輯電路55由包含一CMOS電晶體之複數個MOS電晶體Tr11至Tr14形成。在圖5中繪示之第二半導體基板54之一表面側上，透過作為一第二絕緣膜之一層間絕緣膜56形成其中配置由複數個(在此實例中，為四個)金屬層M11至M14製成之佈線57 (57a至57c)及佈線58之一多層佈線層59。使用由一雙重鑲嵌方法形成之銅(Cu)佈線作為佈線57及佈線58。 圖3繪示作為邏輯電路55之複數個MOS電晶體之代表之MOS電晶體Tr11至Tr14。圖3示意性繪示MOS電晶體Tr11至Tr14且圖5繪示(例如) MOS電晶體Tr11及Tr12之細節。在第二半導體基板28中，透過第二半導體基板54之一表面側上之一半導體阱區中之一閘極絕緣膜，MOS電晶體Tr11及Tr12經形成為包含一對源極/汲極區61及閘極電極62。例如，MOS電晶體Tr11及Tr12在具有一STI結構之一元件分離區63中分離。 在第二半導體基板28之多層佈線層59中，透過一導電通孔64連接MOS電晶體Tr11至Tr14及佈線57以及佈線57之相鄰上層及下層。此外，由第四金屬層M14製成之連接佈線58經形成為面向第一半導體基板26與第二半導體基板28之間的接合表面40。透過導電通孔64將連接佈線58與由第三金屬層M13製成之必要佈線57c連接。 藉由將面向接合表面40的連接佈線36及連接佈線58直接接合，使得相互多層佈線層37及59面向彼此而將第一半導體基板26及第二半導體基板28彼此電連接。藉由用於防止(或替代地，減小) Cu佈線之Cu擴散之一Cu擴散障壁絕緣膜與不具有Cu擴散性質之一絕緣膜之一組合形成靠近接合之一層間絕緣膜66，如在下文之一製造方法中描述。藉由熱擴散接合執行連接佈線36及連接佈線58與Cu佈線之直接接合。藉由電漿接合或使用一黏合劑執行除連接佈線36及連接佈線58之外之層間絕緣膜66之接合。 如上文描述，除直接接合面向接合表面40之連接佈線36及連接佈線58之方法之外，亦可採用在多層佈線層37及59上形成一極薄均勻絕緣薄膜900且藉由電漿接合或類似物接合該等層之一方法。注意，未在圖3中繪示絕緣薄膜900。 接著，在本實施例中，尤其靠近第一半導體基板26與第二半導體基板28之接合形成具有由與連接佈線相同之層中之一導電膜箝制之一電位之一屏蔽層68，如在圖3中繪示。本實施例之屏蔽層68經形成使得由在與第一半導體基板26側上之連接佈線36相同之層中之金屬M4製成之一屏蔽部分(第一導體或第一佈線) 71及由在與第二半導體基板28側上之連接佈線58相同之層中之金屬M14製成之一屏蔽部分(第二導體或第二佈線) 72彼此重疊。 圖6A係繪示本實施例之第一半導體基板26之屏蔽部分71之一放大組態圖。圖6B係繪示本實施例之第二半導體基板28之屏蔽部分72之一放大組態圖。將使用圖6A及圖6B描述本技術之屏蔽部分71及72之一佈局。 如圖6A中繪示，本實施例之屏蔽部分71經形成為其中複數個垂直條帶形狀根據垂直信號線M3之集束之一配置間隔或像素單元之一FD節距排列，且一水平條帶形狀經配置於垂直於複數個垂直條帶形狀之一方向上之一佈局。垂直信號線M3之集束(例如)由四個垂直信號線形成。本實施例之屏蔽部分71在接合表面40之一方向上配置於一類比電路之垂直信號線M3之集束上方以覆蓋垂直信號線M3之一部分或全部。注意，本實施例之屏蔽部分71之垂直條帶形狀及水平條帶形狀垂直於彼此。然而，該等方向不限於垂直方向，只要該等方向彼此交叉。此外，如在圖6B中繪示，本實施例之屏蔽部分72經形成為，其中自頂部觀看，層間絕緣膜66包含在與屏蔽部分71重疊之一位置處，且一水平條帶形狀經配置於與屏蔽部分71之水平條帶形狀重疊之一位置處之一佈局。根據至少一項實施例，FD節距係像素單元中之各自光電轉換區之浮動擴散區之間的一節距(例如，自一浮動擴散區之一個中心至一相鄰浮動擴散區之一中心)。根據至少一項實施例，FD節距係各自像素單元之間的一節距(例如，在各自像素單元之邊緣之間)，其中各像素單元包含共用一浮動擴散區之多個像素(例如，2x2像素、2x4像素、4x2像素等)。根據至少一項例示性實施例，FD節距係兩個像素或像素單元之光電二極體之間的一節距。 如本實施例之屏蔽部分71及72，例如，銅(Cu)用作第一導體及第二導體。在本實施例中，第一導體之Cu之一表面佔用率(面積比率)係40至70%，且第二導體之Cu之一表面佔用率係0至30%。此處，「表面佔用率」係指一屏蔽部分之一表面積與一個像素單元之一表面積之一比率。 圖7係繪示本實施例之固態影像感測器之像素陣列之一信號線佈局之一放大圖。在本實施例之像素陣列23中，複數個光電二極體平行地垂直且水平排列。複數個重設信號線M21、轉移信號線M22及像素選擇信號線M23在一水平方向上按預定節距平行排列於像素陣列23中。此外，複數個垂直信號線M3在一垂直方向上按預定節距排列於像素陣列23中。 屏蔽層68有利地具有電位箝制。例如，施加一接地電位且使屏蔽層68電位穩定。可對第一半導體基板33側或對第二半導體基板54側或對第一半導體基板33及第二半導體基板54執行電位箝制。作為電位箝制之一方法，例如，存在與一低電壓側上之一參考電壓VSS連接之一方法。例如，存在使用一多層佈線技術連接供應一源電壓之一水平信號線及一屏蔽層之一方法。連接位置有利地在像素陣列34中。然而，連接位置可在像素陣列34外側。注意，在作為第一導體之屏蔽部分71及作為第二導體之屏蔽部分72中，覆蓋像素陣列34之一平面形狀之大小有利地係像素陣列34之一平面形狀之大小或更大。 [製造固態影像感測器之方法之實例] 將在圖8至圖16中描述根據第一實施例之製造固態影像感測器31之一方法之一實例。圖8至圖10繪示包含像素陣列34之第一半導體基板26側上之程序，圖11至圖13繪示包含邏輯電路55之第二半導體基板28側上之程序，且圖14至圖16繪示接合時及之後之程序。 首先，如在圖8中繪示，在充當由矽製成之第一半導體晶圓之半導體基板(在下文中稱為半導體基板) 33之一區中形成一半導體阱區30，且在半導體阱區30中形成充當像素之光電轉換單元之光電二極體PD。雖然未繪示，但可首先形成元件分離區51 (見圖4)。光電二極體PD經形成為在半導體阱區30之一深度方向上延伸。在組態像素陣列34之有效像素陣列42及光學黑區41中形成光電二極體PD。 此外，在半導體阱區30之表面33a側上形成組態像素之複數個像素電晶體。像素電晶體可自(例如)一轉移電晶體、一重設電晶體及一放大電晶體組態。此外，如上文描述，像素電晶體Tr1及Tr2經繪示作為代表。雖然未繪示，但像素電晶體Tr1及Tr2經形成為包含一對源極/汲極區及透過一閘極絕緣膜形成之一閘極電極。 在此實例中由三個金屬層M1至M3製成之佈線35 (35a、35b、35c及35d)經形成為包含穿過層間絕緣膜53之半導體基板33之表面33a側上之一上部分中之導電通孔52。佈線35可藉由一雙重鑲嵌方法形成。即，同時在層間絕緣膜53中形成藉由先鑽孔(via first)之一連接孔及一佈線槽，接著形成用於防止(或替代地，減小) Cu擴散之一Cu擴散障壁金屬膜及一Cu晶種膜，且接著藉由電鍍嵌入一Cu材料層。Cu擴散障壁金屬膜之實例包含由Ta、TaN、Ti、TiN、W、WN、Ru及TiZrN製成之膜，及含有上述金屬之合金膜。接著，藉由化學機械平坦化(CMP)方法移除一過量Cu材料層，且形成與一平坦化導電通孔整合之Cu佈線。此後，形成一Cu擴散障壁絕緣膜，不過未繪示。可(例如)使用由SiN、SiC、SiCN或SiON製成之一絕緣膜作為Cu障壁絕緣膜。藉由重複該等程序，形成由三個金屬層M1至M3製成之佈線35a至35d。 接著，如在圖9中繪示，循序形成不具有Cu擴散障壁性質之一第一絕緣膜76、不具有Cu擴散障壁性質之一第二絕緣膜77及一Cu擴散障壁絕緣膜75。第一絕緣膜76及第二絕緣膜77由SiO2膜或SiCOH膜形成。此外，類似於上文描述，可(例如)使用由SiN、SiC、SiCN或SiON製成之一絕緣膜作為Cu障壁絕緣膜75。Cu擴散障壁絕緣膜75、第一絕緣膜76及第二絕緣膜77對應於層間絕緣膜53。接著，圖案化在最頂部表面上之Cu擴散障壁絕緣膜75、第一絕緣膜76及第二絕緣膜77且藉由使用微影術及蝕刻技術之先鑽孔，使一通路孔80選擇性地形成為一開口部分。此後，圖案化第二絕緣膜77部分且選擇性地形成一開口部分78。即，執行圖案化以包含對應於待形成之屏蔽部分71之開口部分78及對應於待形成之連接佈線36之一開口部分79及通路孔80。 接著，如在圖10中繪示，形成包含一開口部分之屏蔽部分71及經連接至佈線35d之導電通孔52及連接佈線36，使得類似於上文描述，使用一雙重鑲嵌方法將Cu材料嵌入開口部分78及79以及通路孔80中。屏蔽部分71及連接佈線36由第四金屬層M4形成。憑藉該等程序，多層佈線層37由佈線35a至35d(其由金屬M1至M4製成)、連接佈線36、屏蔽部分71、層間絕緣膜53及絕緣膜75至77形成。此處，連接至連接佈線36之由第四金屬層M4製成之佈線35d有利地經形成為充分延伸至屏蔽部分71側且具有與屏蔽部分71重疊之一區域，使得來自邏輯電路側之發射光不洩漏至光電二極體PD側。 此外，在屏蔽部分71及連接佈線36上形成極薄均勻絕緣薄膜900。 同時，如在圖11中繪示，在充當由矽製成之第二半導體晶圓之半導體基板(在下文中稱為半導體基板) 54之一區中形成一半導體阱區50。在半導體阱區50中形成組態邏輯電路55之複數個MOS電晶體Tr11至Tr14。在此，如上文描述，MOS電晶體Tr11至Tr14經繪示作為代表。雖然未繪示，但可首先形成元件分離區63 (見圖5)。 在此實例中由三個金屬層M11至M13製成之佈線57 (57a、57b及57c)經形成為包含穿過層間絕緣膜56之半導體基板54之表面側上之一上部分中之導電通孔64。佈線57可藉由一雙重鑲嵌方法形成。即，同時在層間絕緣膜53中形成藉由先鑽孔之一連接孔及一佈線槽，接著形成用於防止(或替代地，減小) Cu擴散之一Cu擴散障壁金屬膜及一Cu晶種膜，且接著藉由電鍍嵌入一Cu材料層。Cu擴散障壁金屬膜之實例包含由Ta、TaN、Ti、TiN、W、WN、Ru及TiZrN製成之膜，及含有上述金屬之合金膜。接著，藉由化學機械平坦化(CMP)方法移除一過量Cu材料層，且形成與一平坦化導電通孔整合之Cu佈線。此後，形成一Cu擴散障壁絕緣膜，不過未繪示。可(例如)使用由SiN、SiC、SiCN或SiON製成之一絕緣膜作為Cu障壁絕緣膜。藉由重複該等程序，形成由三個金屬層M11至M13製成之佈線57a至57c。 接著，如在圖12中繪示，循序形成不具有Cu擴散障壁性質之一第一絕緣膜82、不具有Cu擴散障壁性質之一第二絕緣膜83及一Cu擴散障壁絕緣膜81。第一絕緣膜82及第二絕緣膜83由SiO2膜或SiCOH膜形成。此外，類似於上文描述，可(例如)使用由SiN、SiC、SiCN或SiON製成之一絕緣膜作為Cu障壁絕緣膜81。Cu擴散障壁絕緣膜81、第一絕緣膜82及第二絕緣膜83對應於層間絕緣膜。接著，圖案化在最頂部表面上之Cu擴散障壁絕緣膜81、第一絕緣膜82及第二絕緣膜83且經由使用微影術及蝕刻技術之先鑽孔，使一通路孔86選擇性地形成為一開口部分。此後，圖案化第二絕緣膜83部分且選擇性地形成開口部分84及85。 接著，如在圖13中繪示，形成屏蔽部分72及經連接至佈線57c之導電通孔64及連接佈線58，使得類似於上文描述，使用一雙重鑲嵌方法將Cu材料嵌入開口部分84及85以及通路孔86中。屏蔽部分72及連接佈線58由第四金屬層M14形成。憑藉該等程序，多層佈線層59由佈線57a至57c(其由金屬M11至M13製成)、連接佈線58、屏蔽部分72、層間絕緣膜56及絕緣膜81至83形成。 此外，在屏蔽部分72及連接佈線58上形成一極薄均勻絕緣薄膜901。 接著，如在圖14中繪示，第一半導體基板33及第二半導體基板54經接合使得相互多層佈線層面向彼此，連接佈線36及連接佈線58彼此直接接觸且經電連接。即，第一半導體基板33及第二半導體基板54經實體接合且經電連接。此時，屏蔽部分71及屏蔽部分72在一重疊部分中直接接合。即，藉由熱處理使連接佈線36及連接佈線58以及屏蔽部分71及72熱擴散接合。此時之熱處理溫度可約為100至500°C。此外，藉由表面處理電漿接合作為層間絕緣膜之絕緣膜。注意，作為層間絕緣膜之絕緣膜可與一黏合劑接合。 如上文描述，屏蔽部分71之第一導體及屏蔽部分72之第二導體可首先具有內插於接合表面40中之一絕緣膜，且接著施加熱，使得作為一導體之銅經晶體生長以在接合表面40附近連接第一導體及第二導體。因此，第一導體及第二導體相對於第一半導體基板26以及形成於第二半導體基板中之邏輯電路55及佈線35分別配置於接合表面40側上。 接著，如在圖15中繪示，使用一CMP方法或類似方法將第一半導體基板33接地且拋光，且使其形成為一薄膜以留下光電二極體PD之自後表面側之一必要膜厚度。 接著，如在圖16中繪示，光屏蔽膜39透過絕緣膜38形成以包含薄膜表面上之對應於一光學黑區之光電二極體PD。此外，透過平坦化膜43在對應於有效像素陣列之光電二極體PD上形成彩色濾光片44及半導體基板上透鏡45。 接著，執行製造半導體基板，其中分離經接合之第一半導體基板33及第二半導體基板54，以獲得圖16中繪示之目標固態影像感測器31。 期望使用具有高導電率、高屏蔽性質且易於接合之一材料作為在與上述部分及佈線相同層中之屏蔽部分71及72、連接佈線36及58以及金屬M4及M14。除Cu外，可使用Al、W、Ti、Ta、Mo或Ru之一單一材料或一合金作為具有此等性質之一材料。 期望根據發射第二半導體基板28側上之一光波長判定屏蔽層68之膜厚度(在本實例中，屏蔽部分71及72之膜厚度)。在本實施例中，需要屏蔽來自第二半導體基板28之MOS電晶體之熱載子之光發射。因此，需要針對具有約1 μm之一波長之光設計屏蔽膜厚度。例如，屏蔽層68之膜厚度(即，屏蔽部分71及72之膜厚度)可為約50至800 nm。 根據固態影像感測器31及根據本實施例製造固態影像感測器31之方法，一光屏蔽層及對抗電雜訊之屏蔽層(shielding layer/shield layer) 68經形成為僅在第一半導體基板26及第二半導體基板28之接合表面40附近具有第一導體71及第二導體72。此外，在接合表面40附近，接觸接合表面40之區域之面積比在第一導體71中比在第二導體72中高，且面積比係不對稱的。因此，根據固態影像感測器31及製造固態影像感測器31之方法，可實現具有高面積比之導電膜之晶圓接合且可抑制接合表面40中之空隙產生。此外，抑制接合表面40中之空隙產生可為固態影像感測器31提供改良之影像品質。注意，接觸接合表面40之區域之面積比可在第二導體72中高於在第一導體71中，只要該等面積比在第一導體71與第二導體72之間係不同且不對稱的。產生其中不執行接合之一區之一原因在於在晶圓間接合時之一接合波速度歸因於一銅電極之一高面積比而變為不均勻，且因此，一相對更低之接合速度出現在一晶圓周邊部分中之一部分及其中不執行接合之區中，即，形成一空隙。若第一導體71及第二導體72之面積比對稱，則導體之面積比在上基板側及下基板側兩者上皆變為高。在此情況中，出現接合波速度之不均勻性。同時，若使面積比不對稱以降低導體之一者之面積比，則解決接合波速度之不均勻性且可抑制空隙之產生。當抑制空隙之產生且形成屏蔽層68時，可切斷雜訊，且因此可改良影像品質。 此處，不對稱性指代其中下基板側上之Cu面積比為30%或更小且上基板上之Cu面積比為70%或更大之一佈局，且可在接合之後100%屏蔽光。具有一較高面積比之基板之面積比預期為70%或更大，且更有利地為87%或更大。同時，具有一較低面積比之基板之面積比預期為30%或更小，且更有利地為13%或更小。注意，在接合表面40附近，一虛設導體可經配置替換第一導體71或第二導體72。在製程中，當藉由一CMP器件平坦化包含一虛設體之一表面時，可藉由配置虛設導體保證平坦度。此外，複數個第一導體71及第二導體72可經配置以覆蓋垂直信號線之30%或更多，或可有利地經配置以覆蓋垂直信號線之50%或更多。藉由按上述比率覆蓋垂直信號線，可改良半導體基板之接合強度，同時可抑制半導體基板之一接合部分中之空隙之出現。憑藉該組態，可防止(或替代地，減小)影像品質之劣化。 若使第一導體71及第二導體72兩者之面積比皆為高，則在晶圓間接合時之接合波速度變為不均勻，且因此，一相對更低之接合速度出現在一晶圓周邊部分中之一部分及其中不執行接合之區中，即，形成一空隙。因此，為使接合表面之導體之比率為高，需要降低另一導體之比率。此處，改變上導體及下導體之佔用率被表達為形成不對稱。此外，為增強接合強度，需要在一定程度上保證其中接合絕緣膜及絕緣膜之一區。 需要將具有與接合表面接觸之一較大面積之導體之表面佔用率(面積比)設定為30至90%。此外，將具有與接合表面接觸之一較小面積之導體之表面佔用率設定為0至50%係有效的。期望，若具有一較大面積之導體之表面佔用率經設定為40至70%，且具有一較小面積之導體之表面佔用率經設定為0至30%，則可更有效抑制接合時空隙之產生。此外，最佳地(或期望)將具有一更大比率之導體之表面佔用率設定為55%。 此外，期望將此時之導體之寬度之長度設定為10 um或更小。期望，若導體之寬度之長度設定為1 um或更小，則可更有效抑制接合時空隙之產生。 此外，根據固態影像感測器31及根據本實施例製造固態影像感測器31之方法，在第一半導體基板26及第二半導體基板28之接合附近形成由在與連接佈線36及58相同之層中之金屬M4及M14製成之屏蔽層68。憑藉屏蔽層68，可抑制歸因於來自第二半導體基板28之邏輯電路55之MOS電晶體之熱載子之光發射朝向第一半導體基板26側之進入。因此，抑制歸因於熱載子之光發射之一不利影響。因此，可抑制暗電流及隨機雜訊。 此外，根據固態影像感測器31及根據本實施例製造固態影像感測器31之方法，屏蔽層68由在與連接佈線36及58相同之層中之金屬M4及M14形成。因此，可使整個經接合半導體基板之厚度小於習知技術，且固態影像感測器31可經形成為一更薄之膜。憑藉此組態，可在不增大整個半導體基板之厚度的情況下，提供具有小暗電流及隨機雜訊之固態影像感測器31。 此外，根據固態影像感測器31及根據本實施例製造固態影像感測器31之方法，可同時形成佈線、連接佈線及屏蔽層。因此，可達成減少製造步驟、減少一遮蔽程序及降低材料成本，且可依低成本製造具有小暗電流及隨機雜訊之一固態影像感測器。 ＜4.第二實施例之固態影像感測器＞ 圖17A係繪示一第二實施例之一第一半導體基板26之一屏蔽部分71之一放大組態圖。圖17B係繪示第二實施例之一第二半導體基板28之一屏蔽部分72之一放大組態圖。將使用圖17A及圖17B描述根據本技術之一實施例之一固態影像感測器之第二實施例。 本實施例與圖6A及圖6B中之第一實施例之一不同點在於第一半導體基板26中之屏蔽部分71之複數個垂直條帶形狀經排列於相鄰垂直信號線M3之集束之間或像素單元之FD之間。本實施例之一固態影像感測器31具有類似於第一實施例之固態影像感測器31之效應。此外，在本實施例之固態影像感測器31中，屏蔽部分71經形成為複數個條帶形狀，其中可使一個條帶之寬度為窄的。因此，可進一步抑制接合空隙之產生。 ＜5.第三實施例之固態影像感測器＞ 圖18A係繪示一第三實施例之一第一半導體基板26之一屏蔽部分71之一放大組態圖。圖18B係繪示第三實施例之一第二半導體基板28之一屏蔽部分72之一放大組態圖。將使用圖18A及圖18B描述根據本技術之一固態影像感測器之第三實施例。 本實施例與圖6A及圖6B中之第一實施例之一不同點在於第一半導體基板26中之屏蔽部分71之複數個垂直條帶形狀經排列於相鄰垂直信號線M3之集束之間或像素單元之FD之間(類似於第二實施例)。本實施例與圖6A及圖6B中之第一實施例之一進一步不同點在於在第一半導體基板26中之屏蔽部分71中未形成水平條帶形狀。本實施例之一固態影像感測器31具有類似於第一實施例之固態影像感測器31之效應。此外，相較於第二實施例之第一半導體基板26之屏蔽部分71，本實施例之固態影像感測器31可降低屏蔽部分71之一表面佔用率。因此，可進一步抑制接合空隙之產生。 ＜6.第四實施例之固態影像感測器＞ 圖19A係繪示一第四實施例之一第一半導體基板26之一屏蔽部分71之一放大組態圖。圖19B係繪示第四實施例之一第二半導體基板28之一屏蔽部分72之一放大組態圖。將使用圖19A及圖19B描述根據本技術之一固態影像感測器之第四實施例。 本實施例與圖6A及圖6B中之第一實施例之一不同點在於未形成第一半導體基板26中之屏蔽部分71之複數個垂直條帶形狀。本實施例與圖6A及圖6B中之第一實施例之進一步不同點在於在第二半導體基板28中之屏蔽部分72中未形成水平條帶形狀，且在屏蔽部分72中形成類似於圖17A中之第二實施例之垂直條帶形狀。在本實施例中，圖19A中之第一半導體基板26之一上表面及圖19B中之第二半導體基板28之一上表面以一面對面方式接合以製造一固態影像感測器31。此時，接合屏蔽部分71及屏蔽部分72，且最終形成一網狀屏蔽層68導體。因此，彼此接觸之屏蔽部分71及屏蔽部分72在一晶圓之接合之後具有相同電位。本實施例之固態影像感測器31具有類似於第一實施例之固態影像感測器31之效應。 ＜7.第五實施例之固態影像感測器＞ 圖20A係繪示一第五實施例之一第一半導體基板26之一屏蔽部分71之一放大組態圖。圖20B係繪示第五實施例之一第二半導體基板28之一屏蔽部分72之一放大組態圖。將使用圖20A及圖20B描述根據本技術之一固態影像感測器之第五實施例。 本實施例之第一半導體基板26中之屏蔽部分71具有類似於圖17A中之第二實施例之屏蔽部分71之一組態。同時，本實施例之第二半導體基板28中之屏蔽部分72與圖17B中之第二實施例之屏蔽部分72之不同之處在於在像素單元之中心附近以點狀形式形成矩形(包含正方形)形狀。本實施例之一固態影像感測器31經形成為具有屏蔽部分72之一低面積比，且因此可比第一實施例至第四實施例之固態影像感測器31進一步改良半導體基板之接合強度。 ＜8.第六實施例之固態影像感測器＞ 圖21A係繪示一第六實施例之一第一半導體基板26之一屏蔽部分71之一放大組態圖。圖21B係繪示第六實施例之一第二半導體基板28之一屏蔽部分72之一放大組態圖。將使用圖21A及圖21B描述根據本技術之一固態影像感測器之第六實施例。 如在圖21A中繪示，本實施例之屏蔽部分71經形成為其中複數個水平條帶形狀在垂直於垂直信號線M3之集束之一方向上按預定節距排列之一佈局。此外，如在圖21B中繪示，本實施例之屏蔽部分72經形成為其中一垂直條帶形狀經排列於在接合第一半導體基板26及第二半導體基板28時覆蓋垂直信號線M3之集束之一位置處之一佈局。本實施例之固態影像感測器31具有類似於第一實施例之固態影像感測器31之效應。 ＜9.第七實施例之固態影像感測器＞ 圖22A係繪示一第七實施例之一第一半導體基板26之一屏蔽部分71之一放大組態圖。圖22B係繪示第七實施例之一第二半導體基板28之一屏蔽部分72之一放大組態圖。將使用圖22A及圖22B描述根據本技術之一固態影像感測器之第七實施例。 如在圖22A中繪示，本實施例之屏蔽部分71經形成為其中複數個水平條帶形狀在垂直於垂直信號線M3之集束之一方向上按預定節距排列之一佈局，類似於圖21A中之第六實施例。此外，如在圖21B中繪示，本發明之屏蔽部分72經形成為其中複數個矩形(包含正方形)形狀經隨機配置於第二半導體基板28之一表面上之一佈局。本實施例之固態影像感測器31具有類似於第一實施例之固態影像感測器31之效應。 ＜10.第八實施例之固態影像感測器＞ 圖23A係繪示一第八實施例之一第一半導體基板26之一屏蔽部分71之一放大組態圖。圖23B係繪示第八實施例之一第二半導體基板28之一屏蔽部分72之一放大組態圖。將使用圖23A及圖23B描述根據本技術之一固態影像感測器之第八實施例。 如在圖23A中繪示，本實施例之屏蔽部分71經形成為其中複數個對角條帶形狀在與垂直信號線M3之集束交叉之一方向上以圖23A中之自右上至左下之一傾斜方式按預定節距排列之一佈局。憑藉該佈局，本實施例之屏蔽部分71部分覆蓋垂直信號線M3。此外，如在圖21B中繪示，本發明之屏蔽部分72經形成為其中配置在圖23B中自左上至右下傾斜之對角條帶形狀之一佈局。注意，本發明之屏蔽部分71及72可不根據垂直信號線M3之集束之配置間隔或像素單元之FD節距配置。本實施例之固態影像感測器31具有類似於第一實施例之固態影像感測器31之效應。 ＜11.第九實施例之固態影像感測器＞ 圖24A係繪示一第九實施例之一第一半導體基板26之一屏蔽部分71之一放大組態圖。圖24B係繪示第九實施例之一第二半導體基板28之一屏蔽部分72之一放大組態圖。將使用圖24A及圖24B描述根據本技術之一固態影像感測器之第九實施例。 如在圖24A中繪示，本實施例之屏蔽部分71經形成為其中複數個矩形(包含正方形)形狀以一棋盤式圖案排列於第一半導體基板26之一表面上之一佈局。此外，如在圖24B中繪示，本實施例之屏蔽部分72經形成為其中包含一層間絕緣膜66且自頂部觀看，一水平條帶形狀經配置於與屏蔽部分71重疊之一位置處之一佈局，類似於第一實施例。本實施例之固態影像感測器31具有類似於第一實施例之固態影像感測器31之效應。注意，屏蔽部分71之複數個正方形不僅可排列於平行於及垂直於垂直信號線M3之方向上而且可排列於相對於垂直信號線M3對角傾斜之一方向上。 ＜12.第十實施例之固態影像感測器＞ 將使用圖25描述根據本技術之一固態影像感測器之第十實施例。本實施例與圖16中之第一實施例之一不同點在於兩層第二半導體基板54層壓於一第二半導體基板28中。一層間絕緣膜之佈線57c及與層間絕緣膜接合之第二半導體基板54之佈線57c與佈線904電連接。除具有類似於第一實施例之固態影像感測器31之效應外，本實施例之一固態影像感測器31可進一步藉由層壓具有各種功能之基板與三層個導體基板而達成影像感測器之高功能性及一晶片大小之減小。注意，根據本技術之一實施例之固態影像感測器之半導體基板之積層數目不限於三個或更少且可為四個或更多。 ＜13.第十一實施例之電子器件＞ 將使用圖26描述根據本技術之一固態影像感測器之一第十一實施例。圖26係繪示根據本技術之一實施例之一電子器件之一圖。根據本技術之一實施例之上文描述之固態影像感測器可適用於電子器件，諸如攝影機系統(諸如一數位攝影機及一視訊攝影機)、具有一成像功能之一行動電話及具有一成像功能之其他器件。 圖26繪示根據本技術之適用於作為一電子器件之一實例之一攝影機之第十一實施例。根據本實施例實例之攝影機係能夠擷取一靜止影像或一移動影像之一視訊攝影機。根據本實施例之一攝影機201包含一固態影像感測器202、將入射光引導至固態影像感測器202之一光接收部分中之一光學系統203及一快門器件204。此外，攝影機201包含驅動固態影像感測器202之一驅動電路205及處理固態影像感測器202之一輸出信號之一信號處理電路206。 上文描述之實施例之固態影像感測器之任一者適用於固態影像感測器202。光學系統(光學透鏡) 203使來自一物件之影像光(入射光)在固態影像感測器202之一成像表面上成像。憑藉成像，一信號電荷在固態影像感測器202中累積達一固定週期。光學系統203可為自複數個光學透鏡組態之一光學透鏡系統。快門器件204控制固態影像感測器202之一光照明週期及一屏蔽週期。驅動電路205供應一驅動信號，該驅動信號控制固態影像感測器202之一轉移操作及快門器件204之一快門操作。藉由自驅動電路205供應之驅動信號(時序信號)執行固態影像感測器202之信號轉移。信號處理電路206執行各種類型之信號處理。已針對其執行信號處理之一視訊信號經儲存於一儲存媒體(諸如一記憶體)中或經輸出至一監視器。 根據第十一實施例之電子器件，包含上文描述之本技術中之背部照明式固態影像感測器202。因此，歸因於來自一邏輯電路之一MOS電晶體之熱載子發射之光未進入一像素陣列側，且可抑制暗電流及隨機雜訊。因此，可提供具有高影像品質之一電子器件。例如，可提供具有改良之影像品質之一攝影機。 注意，本技術之實施例不限於上文描述之實施例，且可在不脫離本技術之要旨之情況下作出各種改變。例如，可採用上文描述之複數個實施例之全部或一部分之一組合之一實施例。 此外，本技術可採用以下組態。 (1)一種固態影像感測器，其包含： 一第一半導體基板，其中形成一第一絕緣膜及一像素陣列；及一第二半導體基板，其與該第一半導體基板接合，其中形成一第二絕緣膜及一邏輯電路，其中 在該第一絕緣膜及該第二絕緣膜之至少一者中形成一導體，及 其中連接該第一絕緣膜及該第二絕緣膜之一區經包含於該第一半導體基板及該第二半導體基板之一接合表面中。 (2)根據(1)之固態影像感測器，其中 分別在該第一絕緣膜及該第二絕緣膜中形成一第一導體及一第二導體，且該第一導體及該第二導體在該接合表面上彼此重疊。 (3)根據(2)之固態影像感測器，其中 與該接合表面接觸之區域之表面佔用率在該第一導體與該第二導體之間係不同的。 (4)根據(2)之固態影像感測器，其中 在彼此重疊之該第一導體及該第二導體中之具有接觸該接合表面之一較大面積之該第一導體或該第二導體之該表面佔用率為30至90%。 (5)根據(2)之固態影像感測器，其中 在彼此重疊之該第一導體及該第二導體中之具有接觸該接合表面之一較大面積之該第一導體或該第二導體之該表面佔用率為40至70%。 (6)根據(2)之固態影像感測器，其中 在彼此重疊之該第一導體及該第二導體中之具有接觸該接合表面之一較小面積之該第一導體或該第二導體之該表面佔用率為0至50%。 (7)根據(2)之固態影像感測器，其中 在彼此重疊之該第一導體及該第二導體中之具有接觸該接合表面之一較小面積之該第一導體或該第二導體之該表面佔用率為0至30%。 (8)根據(1)之固態影像感測器，其中接觸該接合表面之該導體之一寬度方向上之一長度為10 um或更小。 (9)根據(1)之固態影像感測器，其中接觸該接合表面之該導體之一寬度方向上之一長度為1 um或更小。 (10)根據(1)之固態影像感測器，其中 在該第一半導體基板中形成執行該導體之電位箝制之佈線及一連接孔。 (11)根據(1)之固態影像感測器，其中 在該第二半導體基板中形成執行該導體之電位箝制之佈線及一連接孔。 (12)根據(1)之固態影像感測器，其中 在該第一半導體基板及該第二半導體基板兩者中形成執行該導體之電位箝制之佈線及一連接孔。 (13)根據(1)之固態影像感測器，其中 該導體之一平面形狀之一大小係該像素陣列之一平面形狀之一大小或更大，該平面形狀覆蓋該像素陣列。 (14)根據(1)之固態影像感測器，其中 該導體經配置以在相對於一類比電路之一信號線之該接合表面之一方向上覆蓋該信號線之至少一部分。 (15)根據(14)之固態影像感測器，其中 該導體經配置以覆蓋該信號線之30%或更多。 (16)根據(14)之固態影像感測器，其中 該導體經配置以覆蓋該信號線之50%或更多。 (17)根據(14)之固態影像感測器，其中 形成複數個導體，且該複數個導體根據該等信號線之一配置間隔排列。 (18)根據(14)之固態影像感測器，其中 形成複數個導體，且該複數個導體之一陣列方向係相對於該信號線之一方向之一傾斜方向。 (19)一種製造一固態影像感測器之方法，其包含： 在一第一半導體基板中形成一第一絕緣膜及一像素陣列； 在一第二半導體基板中形成一第二絕緣膜及一邏輯電路； 在該第一絕緣膜及該第二絕緣膜之至少一者中形成一導體；及 接合該第一半導體基板及該第二半導體基板，其中 其中連接該第一絕緣膜及該第二絕緣膜之一區經包含於該第一半導體基板及該第二半導體基板之一接合表面中。 (20)一種電子器件，其包含： 一第一半導體基板，其中形成一第一絕緣膜及一像素陣列；及一第二半導體基板，其與該第一半導體基板接合，其中形成一第二絕緣膜及一邏輯電路，其中 在該第一絕緣膜及該第二絕緣膜之至少一者中形成一導體，及 其中連接該第一絕緣膜及該第二絕緣膜之一區經包含於該第一半導體基板及該第二半導體基板之一接合表面中。 (21)一種成像器件，其包括： 一第一晶片，其包含： 一第一半導體基板，其包含將入射光轉換為電荷之一光電轉換區；及 一第一絕緣層，其包含經電連接至該光電轉換區之一第一多層佈線，其中該第一多層佈線包含：一第一垂直信號線，其用以基於該電荷輸出一第一像素信號；及一第一連接區，其包含一第一佈線；及 一第二晶片，其包含： 一第二半導體基板，其包含用以處理該第一像素信號之一邏輯電路；及 一第二絕緣層，其包含經電連接至該邏輯電路之一第二多層佈線，其中該第二多層佈線包含一第二連接區，該第二連接區包含一第二佈線， 其中該第一晶片及該第二晶片經由至少該第一佈線及該第二佈線彼此接合，及 其中在一平面圖中，該第一佈線及該第二佈線與該第一垂直信號線之至少一部分重疊。 (22) 如(21)之成像器件，其中該第一連接區包含該第一絕緣層之一部分，且該第二連接區包含該第二絕緣層之一部分，其中該第一絕緣層之該部分及該第二絕緣層之該部分彼此接合。 (23) 如(21)之成像器件，其中該第一垂直信號線在一第一方向上延伸，且其中該第一佈線包含在一第一方向上延伸且在該平面圖中與該第一垂直信號線重疊之一第一部分。 (24) 如(23)之成像器件，其中在一第二方向上量測之該第一部分之一寬度小於在該第二方向上量測之該第一垂直信號線之一寬度，且其中該第二方向垂直於該第一方向。 (25) 如(24)之成像器件，其中在該平面圖中，該第一部分在該第一方向上針對該第一部分之一整個長度與該第一垂直信號線之一整個寬度重疊。 (26) 如(23)之成像器件，其中該第一佈線包含在垂直於該第一方向之一第二方向上延伸之一第二部分。 (27) 如(23)之成像器件，其中該第二佈線在該第二方向上延伸。 (28) 如(27)之成像器件，其中，在該平面圖中，在該第一方向上之該第二佈線之一寬度大於在該第一方向上之該第二部分之一寬度。 (29) 如(28)之成像器件，其中在該平面圖中，該第二佈線及該第二部分重疊。 (30) 如(29)之成像器件，其中在該平面圖中，該第二佈線與該第二部分之一整體重疊。 (31) 如(21)之成像器件，其中該第一垂直信號線在一第一方向上延伸，且其中該第一佈線在垂直於該第一方向之一第二方向上延伸，且其中該第二佈線包含一第一部分及一第二部分，在該平面圖中，該第一部分在該第一方向上延伸且與該第一垂直信號線重疊，該第二部分在該第二方向上延伸。 (32) 如技術方案(31)之成像器件，其中在該平面圖中，該第一部分針對該第一部分之一整個長度與該第一垂直信號線之一整體重疊。 (33) 一種成像器件，其包括： 一第一晶片，其包含： 一第一半導體基板，其包含呈一矩陣配置且將入射光轉換為電荷之複數個像素區；及 一第一絕緣層，其包含經電連接至該複數個像素區之一第一多層佈線，其中該第一多層佈線包含：複數個垂直信號線，其用以基於該電荷輸出各自像素信號；及一第一連接區，其包含至少一個第一佈線；及 一第二晶片，其包含： 一第二半導體基板，其包含用以處理該等像素信號之一邏輯電路；及 一第二絕緣層，其包含經電連接至該邏輯電路之一第二多層佈線，其中該第二多層佈線包含一第二連接區，該第二連接區包含至少一個第二佈線， 其中該第一晶片及該第二晶片經由至少該至少一個第一佈線及該至少一個第二佈線彼此接合，及 其中在一平面圖中，該至少一個第一佈線及該至少一個第二佈線與該複數個垂直信號線重疊。 (34) 如(33)之成像器件，其中該複數個垂直信號線在一第一方向上延伸且在垂直於該第一方向之一第二方向上按一第一規則間隔配置於該第一多層佈線中，且其中該至少一個第一佈線係複數個第一佈線，其包含在該第一方向上延伸且在該第二方向上按一第二規則間隔配置於該第一多層佈線中之第一部分。 (35) 如(34)之成像器件，其中該第一規則間隔及該第二規則間隔對應於該複數個像素區之兩者之間的一節距。 (36) 如(34)之成像器件，其中該第一規則間隔對應於該複數個像素區之兩者之間的一節距，且該第二規則間隔對應於該節距之一半。 (37) 如(34)之成像器件，其中該複數個第一佈線包含在該第二方向上延伸之一第二部分。 (38) 如(33)之成像器件，其中該至少一個第二佈線係包含在一第一方向上延伸之第一部分之複數個第二佈線，且其中該至少一個第一佈線在垂直於該第一方向之一第二方向上延伸。 (39) 如(33)之成像器件，其中該至少一個第二佈線包含該複數個像素區之各自者之第二佈線部分。 (40) 一種電子裝置，其包括： 一成像器件，其包含： 一第一晶片，其包含： 一第一半導體基板，其包含將入射光轉換為電荷之一光電轉換區；及 一第一絕緣層，其包含經電連接至該光電轉換區之一第一多層佈線，其中該第一多層佈線包含：一第一垂直信號線，其用以基於該電荷輸出一第一像素信號；及一第一連接區，其包含一第一佈線；及 一第二晶片，其包含： 一第二半導體基板，其包含用以處理該第一像素信號之一邏輯電路；及 一第二絕緣層，其包含經電連接至該邏輯電路之一第二多層佈線，其中該第二多層佈線包含一第二連接區，該第二連接區包含一第二佈線， 其中該第一晶片及該第二晶片經由至少該第一佈線及該第二佈線彼此接合，及 其中在一平面圖中，該第一佈線及該第二佈線與該第一垂直信號線之至少一部分重疊。
1‧‧‧固態影像感測器1a‧‧‧固態影像感測器1b‧‧‧固態影像感測器1c‧‧‧固態影像感測器2‧‧‧像素3‧‧‧像素陣列(像素區)4‧‧‧垂直驅動電路5‧‧‧行信號處理電路6‧‧‧水平驅動電路7‧‧‧輸出電路8‧‧‧控制電路9‧‧‧垂直信號線10‧‧‧水平信號線12‧‧‧輸入/輸出終端21‧‧‧第一半導體基板22‧‧‧第二半導體基板23‧‧‧像素陣列(像素區)24‧‧‧控制電路24-1‧‧‧控制電路24-2‧‧‧控制電路25‧‧‧邏輯電路26‧‧‧第一半導體基板28‧‧‧第二半導體基板30‧‧‧半導體阱區31‧‧‧固態影像感測器32‧‧‧層壓半導體基板33‧‧‧第一半導體基板33a‧‧‧表面34‧‧‧像素陣列(像素區)35a至35d‧‧‧佈線36‧‧‧佈線37‧‧‧多層佈線層38‧‧‧絕緣膜/絕緣層39‧‧‧光屏蔽膜40‧‧‧接合表面41‧‧‧光學黑區42‧‧‧有效像素陣列43‧‧‧平坦化膜44‧‧‧彩色濾光片45‧‧‧半導體基板上透鏡46‧‧‧n型半導體區47‧‧‧P型半導體區48‧‧‧P型半導體區49‧‧‧源極/汲極區50‧‧‧半導體阱區51‧‧‧元件分離區52‧‧‧導電通孔53‧‧‧層間絕緣膜54‧‧‧第二半導體基板55‧‧‧邏輯電路56‧‧‧層間絕緣膜57a至57c‧‧‧佈線58‧‧‧佈線59‧‧‧多層佈線層61‧‧‧源極/汲極區62‧‧‧閘極電極63‧‧‧元件分離區64‧‧‧導電通孔66‧‧‧層間絕緣膜68‧‧‧屏蔽層71‧‧‧屏蔽部分(第一導體)72‧‧‧屏蔽部分(第二導體)75‧‧‧Cu擴散障壁絕緣膜76‧‧‧第一絕緣層77‧‧‧第二絕緣層78‧‧‧開口部分79‧‧‧開口部分80‧‧‧通路孔81‧‧‧Cu擴散障壁絕緣膜82‧‧‧第一絕緣層83‧‧‧第二絕緣層84‧‧‧開口部分85‧‧‧開口部分86‧‧‧通路孔201‧‧‧攝影機202‧‧‧固態影像感測器203‧‧‧光學系統204‧‧‧快門器件205‧‧‧驅動電路206‧‧‧信號處理電路900‧‧‧絕緣薄膜901‧‧‧絕緣薄膜904‧‧‧佈線FD‧‧‧浮動擴散區M1至M4‧‧‧金屬M11至M14‧‧‧金屬PD‧‧‧光電二極體Tr1‧‧‧像素電晶體Tr2‧‧‧像素電晶體Tr11至Tr14‧‧‧MOS電晶體VSL1‧‧‧垂直信號線
圖1係繪示根據本技術之一實施例之一固態影像感測器之一組態實例之一方塊圖。 圖2A至圖2C係繪示根據本技術之一實施例之一固態影像感測器之一積層結構之示意圖。 圖3係繪示根據本技術之一固態影像感測器之一第一實施例之主要部分之一示意組態圖。 圖4係繪示第一實施例之一第一半導體基板之主要部分之一放大組態圖。 圖5係繪示第一實施例之一第二半導體基板之主要部分之一放大組態圖。 圖6A及圖6B係繪示第一實施例之固態影像感測器之一屏蔽部分之放大組態圖。 圖7係繪示第一實施例之一像素單元信號線佈局之一放大示意圖。 圖8係繪示製造第一實施例之固態影像感測器之一方法之一實例之一製程圖(部分1)。 圖9係繪示製造第一實施例之固態影像感測器之一方法之一實例之一製程圖(部分2)。 圖10係繪示製造第一實施例之固態影像感測器之一方法之一實例之一製程圖(部分3)。 圖11係繪示製造第一實施例之固態影像感測器之一方法之一實例之一製程圖(部分4)。 圖12係繪示製造第一實施例之固態影像感測器之一方法之一實例之一製程圖(部分5)。 圖13係繪示製造第一實施例之固態影像感測器之一方法之一實例之一製程圖(部分6)。 圖14係繪示製造第一實施例之固態影像感測器之一方法之一實例之一製程圖(部分7)。 圖15係繪示製造第一實施例之固態影像感測器之一方法之一實例之一製程圖(部分8)。 圖16係繪示製造第一實施例之固態影像感測器之一方法之一實例之一製程圖(部分9)。 圖17A及圖17B係繪示一第二實施例之一固態影像感測器之一屏蔽部分之放大組態圖。 圖18A及圖18B係繪示一第三實施例之一固態影像感測器之一屏蔽部分之放大組態圖。 圖19A及圖19B係繪示一第四實施例之一固態影像感測器之一屏蔽部分之放大組態圖。 圖20A及圖20B係繪示一第五實施例之一固態影像感測器之一屏蔽部分之放大組態圖。 圖21A及圖21B係繪示一第六實施例之一固態影像感測器之一屏蔽部分之放大組態圖。 圖22A及圖22B係繪示一第七實施例之一固態影像感測器之一屏蔽部分之放大組態圖。 圖23A及圖23B係繪示一第八實施例之一固態影像感測器之一屏蔽部分之放大組態圖。 圖24A及圖24B係繪示一第九實施例之一固態影像感測器之一屏蔽部分之放大組態圖。 圖25係繪示根據本技術之一固態影像感測器之一第十實施例之主要部分之一示意組態圖。 圖26係根據本技術之一第十一實施例之一電子器件之一示意組態圖。
26‧‧‧第一半導體基板
28‧‧‧第二半導體基板
30‧‧‧半導體阱區
31‧‧‧固態影像感測器
32‧‧‧層壓半導體基板
33‧‧‧第一半導體基板
33a‧‧‧表面
34‧‧‧像素陣列(像素區)
35a至35d‧‧‧佈線
36‧‧‧佈線
37‧‧‧多層佈線層
38‧‧‧絕緣膜/絕緣層
39‧‧‧光屏蔽膜
40‧‧‧接合表面
41‧‧‧光學黑區
42‧‧‧有效像素陣列
43‧‧‧平坦化膜
44‧‧‧彩色濾光片
45‧‧‧半導體基板上透鏡
48‧‧‧P型半導體區
50‧‧‧半導體阱區
52‧‧‧導電通孔
53‧‧‧層間絕緣膜
54‧‧‧第二半導體基板
55‧‧‧邏輯電路
56‧‧‧層間絕緣膜
57a至57c‧‧‧佈線
58‧‧‧佈線
59‧‧‧多層佈線層
62‧‧‧閘極電極
64‧‧‧導電通孔
66‧‧‧層間絕緣膜
68‧‧‧屏蔽層
71‧‧‧屏蔽部分(第一導體)
72‧‧‧屏蔽部分(第二導體)
FD‧‧‧浮動擴散區
M1至M4‧‧‧金屬
M11至M14‧‧‧金屬
PD‧‧‧光電二極體
Tr1‧‧‧像素電晶體
Tr2‧‧‧像素電晶體
Tr11至Tr14‧‧‧MOS電晶體
VSL1‧‧‧垂直信號線

Claims (20)

  1. 一種成像器件，其包括：一第一晶片，其包含：一第一半導體基板，其包含將入射光轉換為電荷之一光電轉換區；及一第一絕緣層，其包含經電連接至該光電轉換區之一第一多層佈線，其中該第一多層佈線包含：一第一垂直信號線，其用以基於該電荷輸出一第一像素信號；及一第一連接區，其包含一第一佈線，其中該第一垂直信號線形成於該第一多層佈線之一層中，該第一多層佈線之該層不同於該第一佈線之一層；及一第二晶片，其包含：一第二半導體基板，其包含用以處理該第一像素信號之一邏輯電路；及一第二絕緣層，其包含經電連接至該邏輯電路之一第二多層佈線，其中該第二多層佈線包含一第二連接區，該第二連接區包含一第二佈線，其中該第一晶片及該第二晶片經由至少該第一佈線及該第二佈線彼此接合，及其中在一平面圖中，該第一佈線及該第二佈線與該第一垂直信號線之至少一部分重疊。
  2. 如請求項1之成像器件，其中該第一絕緣層之一部分及該第二絕緣層 之一部分彼此接合。
  3. 如請求項1之成像器件，其中該第一垂直信號線在一第一方向上延伸，且其中該第一佈線包含在該第一方向上延伸且在該平面圖中與該第一垂直信號線重疊之一第一部分。
  4. 如請求項3之成像器件，其中在一第二方向上量測之該第一部分之一寬度大於在該第一方向上量測之該第一垂直信號線之一寬度，且其中該第二方向垂直於該第一方向。
  5. 如請求項3之成像器件，其中在該平面圖中，該第一部分在該第一方向上針對該第一部分之一整個長度與該第一垂直信號線之一整個寬度重疊。
  6. 如請求項3之成像器件，其中該第一佈線包含在垂直於該第一方向之一第二方向上延伸之一第二部分。
  7. 如請求項6之成像器件，其中該第二佈線在該第二方向上延伸。
  8. 如請求項7之成像器件，其中在該平面圖中，在該第一方向上之該第二佈線之一寬度大於在該第一方向上之該第一佈線之該第二部分之一寬度。
  9. 如請求項8之成像器件，其中在該平面圖中，該第二佈線及該第一佈線之該第二部分重疊。
  10. 如請求項8之成像器件，其中在該平面圖中，該第二佈線與該第一佈線之該第二部分之一整體重疊。
  11. 如請求項1之成像器件，其中該第一垂直信號線在一第一方向上延伸，且其中該第一佈線在垂直於該第一方向之一第二方向上延伸，且其中在該平面圖中，該第二佈線在該第一方向上延伸且與該第一垂直信號線重疊。
  12. 如請求項11之成像器件，其中在該平面圖中，該第二佈線針對該第一部分之一整個長度與該第一垂直信號線之一整體重疊。
  13. 一種成像器件，其包括：一第一晶片，其包含：一第一半導體基板，其包含呈一矩陣配置且將入射光轉換為電荷之複數個像素區；及一第一絕緣層，其包含經電連接至該複數個像素區之一第一多層佈線，其中該第一多層佈線包含：複數個垂直信號線，其用以基於該電荷輸出各自像素信號；及至少一個第一佈線，其中該第一垂直信號線形成於該第一多層佈線之一層中，該第一多層佈線之該層不同於該至少一個第一佈線之一層；及 一第二晶片，其包含：一第二半導體基板，其包含用以處理該等各自像素信號之一邏輯電路；及一第二絕緣層，其包含經電連接至該邏輯電路之一第二多層佈線，其中該第二多層佈線包含至少一個第二佈線，其中該第一晶片及該第二晶片經由至少該至少一個第一佈線及該至少一個第二佈線彼此接合，及其中在一平面圖中，該至少一個第一佈線及該至少一個第二佈線與該複數個垂直信號線重疊。
  14. 如請求項13之成像器件，其中該複數個垂直信號線在一第一方向上延伸且在垂直於該第一方向之一第二方向上按一第一規則間隔配置於該第一多層佈線中，且其中該至少一個第一佈線係複數個第一佈線，其包含在該第一方向上延伸且在該第二方向上按一第二規則間隔配置於該第一多層佈線中之第一部分。
  15. 如請求項14之成像器件，其中該第一規則間隔及該第二規則間隔對應於該複數個像素區之兩者之間的一節距。
  16. 如請求項14之成像器件，其中該第一規則間隔對應於該複數個像素區之兩者之間的一節距，且該第二規則間隔對應於該節距之一半。
  17. 如請求項14之成像器件，其中該複數個第一佈線包含在該第二方向 上延伸之一第二部分。
  18. 如請求項13之成像器件，其中該至少一個第二佈線係包含在一第一方向上延伸之第一部分之複數個第二佈線，且其中該至少一個第一佈線在垂直於該第一方向之一第二方向上延伸。
  19. 如請求項13之成像器件，其中該至少一個第二佈線包含該複數個像素區之各自者之第二佈線部分。
  20. 一種電子裝置，其包括：一成像器件，其包含：一第一晶片，其包含：一第一半導體基板，其包含將入射光轉換為電荷之一光電轉換區；及一第一絕緣層，其包含經電連接至該光電轉換區之一第一多層佈線，其中該第一多層佈線包含：一第一垂直信號線，其用以基於該電荷輸出一第一像素信號；及一第一佈線，其中該第一垂直信號線形成於該第一多層佈線之一層中，該第一多層佈線之該層不同於該第一佈線之一層；及一第二晶片，其包含：一第二半導體基板，其包含用以處理該第一像素信號之一邏輯電路；及一第二絕緣層，其包含經電連接至該邏輯電路之一第二多層 佈線，其中該第二多層佈線包含一第二佈線，其中該第一晶片及該第二晶片經由至少該第一佈線及該第二佈線彼此接合，及其中在一平面圖中，該第一佈線及該第二佈線與該第一垂直信號線之至少一部分重疊。
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