JP6200035B2 - 半導体装置 - Google Patents

Description

本発明は、固体撮像装置等の半導体装置に関する。

固体撮像装置として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）等のＭＯＳ型イメージセンサに代表される増幅型固体撮像装置が知られている。また、ＣＣＤ（Charge Coupled Device）イメージセンサに代表される電荷転送型固体撮像装置が知られている。これら固体撮像装置は、デジタルスチルカメラ、デジタルビデオカメラなどに広く用いられている。近年、カメラ付き携帯電話やＰＤＡ（Personal Digital Assistant）などのモバイル機器に搭載される固体撮像装置としては、電源電圧が低く、消費電力の観点などからＭＯＳ型イメージセンサが多く用いられている。

ＭＯＳ型の固体撮像装置は、単位画素が光電変換部となるフォトダイオードと複数の画素トランジスタで形成され、この複数の単位画素が２次元アレイ状に配列された画素アレイ（画素領域）と、周辺回路領域を有して構成される。複数の画素トランジスタは、ＭＯＳトランジスタで形成され、転送トランジスタ、リセットトランジスタ、増幅とトランジスタの３トランジスタ、あるいは選択トランジスタを加えた４トランジスタで構成される。

従来、このようなＭＯＳ型固体撮像装置において、複数の画素が配列された画素領域が形成された半導体チップと、信号処理を行うロジック回路が形成された半導体チップを電気的に接続して１つのデバイスとして構成した固体撮像装置が種々提案されている。例えば、特許文献１では、各画素セル毎にマイクロパッド有する裏面照射型のイメージセンサチップと、信号処理回路が形成されマイクロパッドを有する信号処理チップとを、マイクロバンプによって接続した半導体モジュールが開示されている。特許文献２では、インターポーザ（中間基板）上に、撮像画素部が設けられた裏面照射型のＭＯＳ固体撮像素子であるセンサチップと、信号処理を行う周辺回路が設けられた信号処理チップを実装したデバイスが開示されている。特許文献３では、イメージセンサチップと、薄型回路基板と、信号処理を行うロジック回路チップとを備えた構成である。そして、この薄膜回路基板とロジック回路チップが電気的に接続され、薄膜回路基板がイメージセンサチップの裏面からスルホールビアを介して電気的に接続された構成が開示されている。

また、特許文献４では、透明基板に支持された固体撮像素子に貫通電極を設け、この貫通電極を介して固体撮像素子をフレキシブル回路基板に電気的に接続した固体撮像装置が開示されている。さらに、特許文献５では、裏面照射型の固体撮像装置において、支持基板を貫通する電極を設けた構成が開示されている。

特許文献１〜３に示すように、イメージセンサチップとロジック回路などの異種回路チップを混載する技術は、種々提案されている。従来技では、いずれも機能チップがほぼ完成した状態のものを用い、貫通接続孔を形成して、チップ間の相互接続を可能に状態で１つのチップ上に形成されることが特徴となっている。

特開２００６−４９３６１号公報 特開２００７−１３０８９号公報 特開２００８−１３０６０３号公報 特許第４０００５０７号公報 特開２００３−３１７８５号公報

上述した従来の固体撮像装置にも見られるように、基板を貫通する接続導体によって異種チップ間を接続して半導体デバイスを構成することは、アイデアとして知られていた。しかし、深い基板に絶縁を確保しながら接続孔を開けねばならず、接続孔の加工と、接続導体の埋め込みに必要な製造プロセスのコスト経済性から実用化は困難とされていた。

一方、例えば１μｍ程度の小さなコンタク穴を形成するためには、上部チップを極限まで薄膜化する必要がある。この場合、薄膜化する前に上部チップを支持基板に貼り付ける等の複雑な工程とコスト増を招いてしまう。しかも、高アスペクト比の接続孔に接続導体で埋めるためには、接続導体としてタングステン（Ｗ）等の被覆性の良いＣＶＤ膜を使うことが必然的に求められ、接続導体材料が制約される。

量産で簡便に適用できる経済性を有する為には、この接続孔のアスペクト比を劇的に下げて、形成し易くすると共に、特別な接続孔加工を用いずに従来のウェハ製造プロセス内で加工できる技術を選択できることが望ましい。

また、固体撮像装置などでは、画像領域と、信号処理を行うロジック回路とを、それぞれの性能を十分発揮できるように形成し、高性能化が図られることが望まれている。
固体撮像装置に限らず、他の半導体集積回路を有する半導体装置においても、それぞれの半導体集積回路の性能を十分に発揮できるように形成し、高性能化が図れることが望まれる。

本発明は、上述の点に鑑み、それぞれの性能を十分に発揮して高性能化を図り、且つ量産性、コスト低減を図った、固体撮像装置等の半導体装置を提供するものである。

本発明の半導体装置は、画素アレイを含む第１の半導体ウェハと、ロジック回路を含む第２の半導体ウェハと、該画素アレイおよび該ロジック回路を電気的に接続する第１の接続導体と、を含む、裏面照射型固体撮像装置を有する半導体装置であって、該第１の半導体ウェハと該第２の半導体ウェハとを一体に接合し、該画素アレイおよび該ロジック回路が電気的に接続され、該第１の接続導体は、該第１の半導体ウェハの最下層と該第２の半導体ウェハの最上層とを接続する。

本発明の裏面照射型半導体装置は、画素アレイを有する第１の半導体ウェハと、ロジック回路を有する第２の半導体ウェハと、該画素アレイおよび該ロジック回路を電気的に接続する第１の接続導体と、を含む、裏面照射型固体撮像装置を有する半導体装置であって、該第１の半導体ウェハと該第２の半導体ウェハとを一体に接合し、一方の面が該第１および第２のウェハのいずれかの接合面に露出するように、該画素アレイおよび該ロジック回路が導体によって電気的に接続され、該第１の接続導体は、該第１の半導体ウェハの最下層と該第２の半導体ウェハの最上層とを接続する。

本発明によれば、各チップ部にそれぞれの性能を十分発揮する画素アレイ及びロジック回路が形成されるので、高性能の半導体装置、すなわち裏面照射型の固体撮像装置を提供することができる。また、量産性に優れ、低コストで高性能の裏面照射型半導体装置を提供することができる。

本発明に適用されるＭＯＳ固体撮像装置の一例を示す概略構成図である。 本発明の実施の形態に係る固体撮像装置の模式図である。 第１実施の形態に係る固体撮像装置を示す要部の概略構成図である。 第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その１）である。 第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その２）である。 第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その３）である。 第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その４）である。 第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その５）である。 第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その６）である。 第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その７）である。 第１実施の形態に係る固体撮像装置及びその製造方法を示す製造工程図（その８）である。 第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その９）である。 第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その１０）である。 第２実施の形態に係る固体撮像装置の構成図である。 第３実施の形態に係る固体撮像装置の構成図である。 第４実施の形態に係る固体撮像装置を示す要部の概略構成図である。 第４実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その１）である。 第４実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その２）である。 第４実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その３）である。 第４実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その４）である。 第４実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その５）である。 第５実施の形態に係る半導体装置の要部の概略構成図である。 第５実施の形態に係る半導体装置の製造方法例を示す製造工程図（その１）である。 第５実施の形態に係る半導体装置の製造方法例を示す製造工程図（その２）である。 第５実施の形態に係る半導体装置の製造方法例を示す製造工程図（その３）である。 第５実施の形態に係る半導体装置の製造方法例を示す製造工程図（その４）である。 第５実施の形態に係る半導体装置の製造方法例を示す製造工程図（その５）である。 第５実施の形態に係る半導体装置の製造方法例を示す製造工程図（その６）である。 第６実施の形態に係る電子機器を示す概略構成図である。

以下、発明を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．ＭＯＳ固体撮像装置の概略構成例
２．第１実施の形態（固体撮像装置の構成例とその製造方法例）
３．第２実施の形態（固体撮像装置の構成例）
４．第３実施の形態（固体撮像装置の構成例）
５．第４実施の形態（固体撮像装置の構成例とその製造方法例）
６．第５実施の形態（半導体装置の構成例とその製造方法例）
７．第６実施の形態（電子機器の構成例）

＜１．ＭＯＳ固体撮像装置の概略構成例＞
図１に、本発明の半導体装置に適用されるＭＯＳ固体撮像装置の概略構成を示す。このＭＯＳ固体撮像装置は、各実施の形態の固体撮像装置に適用される。本例の固体撮像装置１は、図１に示すように、半導体基板１１例えばシリコン基板に複数の光電変換部を含む画素２が規則的に２次元アレイ状に配列された画素領域（いわゆる画素アレイ）３と、周辺回路部とを有して構成される。画素２は、光電変換部となる例えばフォトダイオードと、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有して成る。複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる。その他、選択トランジスタ追加して４つのトランジスタで構成することもできる。単位画素の等価回路は通常と同様であるので、詳細説明は省略する。画素２は、１つの単位画素として構成することができる。また、画素２は、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有する１つのフローティングディフージョンと、共有する１つずつの他の画素トランジスタとから構成される。すなわち、共有画素では、複数の単位画素を構成するフォトダイオード及び転送トランジスタが、他の１つずつの画素トランジスタを共有して構成される。

周辺回路部は、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８などを有して構成される。

制御回路８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像装置の内部情報などのデータを出力する。すなわち、制御回路８では、垂直同期信号、水平同期信号及びマスタクロックに基いて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に入力する。

垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換部となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基く画素信号をカラム信号処理回路５に供給する。

カラム信号処理回路５は、画素２の例えば列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。

水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。

出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１２は、外部と信号のやりとりをする。

図２に、本発明に係るＭＯＳ固体撮像装置の基本的な概略構成を示す。従来のＭＯＳ固体撮像装置１５１は、図２Ａに示すように、１つの半導体チップ１５２内に、画素領域１５３と、制御回路１５４と、信号処理するためのロジク回路１５５とを搭載して構成される。通常、画素領域１５３と制御回路１５４でイメージセンサ１５６が構成される。これに対して、本発明の一実施の形態におけるＭＯＳ固体撮像装置２１は、図２Ｂに示すように、第１の半導体チップ部２２に画素領域２３と制御回路２４を搭載し、第２の半導体チップ部２６に信号処理するための信号処理回路を含むロジック回路２５を搭載する。この第１及び第２の半導体チップ２２及び２６を相互に電気的に接続して１つの半導体チップとしてＭＯＳ固体撮像装置２１が構成される。本発明の他の実施の形態におけるＭＯＳ固体撮像装置２７は、図２Ｃに示すように、第１の半導体チップ部２２に画素領域２３を搭載し、第２の半導体チップ部２６にと制御回路２４、信号処理回路を含むロジック回路２５を搭載する。この第１及び第２の半導体チップ２２及び２６を相互に電気的に接続して１つの半導体チップとしてＭＯＳ固体撮像装置２７が構成される。

上述の実施の形態に係るＭＯＳ固体撮像装置は、後述するように、その製造方法と、この製造方法に基いて得られた構成に特徴を有している。

＜２．第１実施の形態＞
［固体撮像装置の構成例とその製造方法例］
図３、図４〜図１３を用いて、本発明の第１実施の形態に係る半導体装置、すなわちＭＯＳ固体撮像装置をその製造方法と共に説明する。

第１実施の形態においては、先ず、図４に示すように、第１の半導体ウェハ（以下、半導体基板という）３１の各チップ部となる領域に、半製品状態のイメージセンサ、すなわち画素アレイ（以下、画素領域という）２３と制御回路２４を形成する。すなわち、半導体基板（例えばシリコン基板）３１の各チップ部となる領域に、各画素の光電変換部となるフォトダイオード（ＰＤ）を形成し、その半導体ウェル領域３２に各画素トランジスタのソース／ドレイン領域３３を形成する。半導体ウェル領域３２は、第１導電型、例えばｐ型の不純物を導入して形成し、ソース／ドレイン領域３３は、第２導電型、例えばｎ型の不純物を導入して形成する。フォトダイオード（ＰＤ）及び各画素トランジスタのソース／ドレイン領域３３は、基板表面からのイオン注入で形成する。

フォトダイオード（ＰＤ）は、ｎ型半導体領域３４と基板表面側のｐ型半導体領域３５を有して形成される。画素を構成する基板表面上にはゲート絶縁膜を介してゲート電極３６を形成し、ゲート電極３６と対のソース／ドレイン領域３３により画素トランジスタＴｒ１、Ｔｒ２を形成する。図４では、複数の画素トランジスタを、２つの画素トランジスタＴｒ１、Ｔｒ２で代表して示す。フォトダイオード（ＰＤ）に隣接する画素トランジスタＴｒ１が転送トランジスタに相当し、そのソース／ドレイン領域がフローティングディフージョン（ＦＤ）に相当する。各単位画素３０が素子分離領域３８で分離される。素子分離領域３８は、半導体基板３１を酸化処理してシリコン酸化膜を形成するいわゆるＬＯＣＯＳや、半導体基板３１内に溝を開口し、その溝にシリコン酸化膜を埋めるＳＴＩ（Shallow Trench Isolation）や、ノードとなる拡散層とは異なる導電型の不純物拡散層で形成される。

一方、制御回路２４側では、半導体基板３１に制御回路を構成するＭＯＳトランジスタを形成する。図３では、ＭＯＳトランジスタＴｒ３、Ｔｒ４で代表して、制御回路２３を構成するＭＯＳトランジスタを示す。各ＭＯＳトランジスタＴｒ３、Ｔｒ４は、ｎ型のソース／ドレイン領域３３と、ゲート絶縁膜を介して形成したゲート電極３６とのより形成される。

次いで、半導体基板３１の表面上に、１層目の層間絶縁膜３９を形成し、その後、層間絶縁膜３９に接続孔を形成し、所要のトランジスタに接続する接続導体４４を形成する。高さの異なる接続導体４４の形成に際しては、トランジスタ上面を含む全面に第１絶縁薄膜４３ａ、例えばシリコン酸化膜と、ゲート電極３６やソース／ドレイン領域３３に接続するコンタクト開口（後に接続導体４４で埋める）をするためのエッチングにおけるエッチングストッパとなる第２絶縁薄膜４３ｂ、例えばシリコン窒化膜を積層する。この第２絶縁薄膜４３ｂ上に１層目の層間絶縁膜３９を形成する。そして、１層目の層間絶縁膜３９に深さの異なる接続孔をエッチングストッパとなる第２絶縁薄膜４３ｂまで選択的に形成する。次いで、各接続孔に連続するように、各部で同じ膜厚の第１絶縁薄膜４３ａ及び第２絶縁薄膜４３ｂを選択エッチングして接続孔を形成する。そして、各接続孔に接続導体４４を埋め込む。前記のコンタクト開口におけるエッチングストッパが不要な場合には、第２絶縁薄膜４３ｂを形成しないことも可能である。

次いで、各接続導体４４に接続するように、層間絶縁膜３９を介して複数層、本例では３層のメタル配線４０を形成して多層配線層４１を形成する。メタル配線４０は、銅（Ｃｕ）配線で形成する。通常、各銅配線は、Ｃｕ拡散を防止するバリアメタル膜で覆われる。このため、多層配線層４１上に銅配線４０のキャップ膜、いわゆる保護膜４２を形成する。これまでの工程で、半製品状態の画素領域２３及び制御回路２４を有する第１の半導体基板３１を形成する。

一方、図５に示すように、第２の半導体基板（半導体ウェハ）４５の各チップ部となる領域に、半製品状態の信号処理するための信号処理回路を含むロジック回路２５を形成する。すなわち、半導体基板（例えばシリコン基板）４５の表面側のｐ型の半導体ウェル領域４６に、素子分離領域５０で分離されるようにロジック回路を構成する複数のＭＯＳトランジスタを形成する。ここでは、複数のＭＯＳトランジスタを、ＭＯＳトランジスタＴｒ６，Ｔｒ７、Ｔｒ８で代表する。各ＭＯＳトランジスタＴｒ６、Ｔｒ７ 、Ｔｒ８は、それぞれ１対のｎ型のソース／ドレイン領域４７と、ゲート絶縁膜を介して形成したゲート電極４８を有して形成される。ロジック回路２５では、ＣＭＯＳトランジスタで構成することができる。

次いで、半導体基板４５の表面上に、１層目の層間絶縁膜４９を形成し、その後、層間絶縁膜４９に接続孔を形成し、所要のトランジスタに接続する接続導体５４を形成する。高さの異なる接続導体５４の形成に際しては、前述と同様に、トランジスタ上面を含む全面に第１絶縁薄膜膜４３ａ、例えばシリコン酸化膜と、エッチングストッパとなる第２絶縁薄膜膜４３ｂ、例えばシリコン窒化膜を積層する。この第２絶縁薄膜４３ｂ上に１層目の層間絶縁膜４９を形成する。そして、１層目の層間絶縁膜３９に深さの異なる接続孔をエッチングストッパとなる第２絶縁薄膜４３ｂまで選択的に形成する。次いで、各接続孔に連続するように、各部で同じ膜厚の第１絶縁薄膜４３ａ及び第２絶縁薄膜４３ｂを選択エッチングして接続孔を形成する。そして、各接続孔に接続導体４４を埋め込む。
一方、各チップ部となる領域の所要の位置において、第１層の層間絶縁膜４９の表面から半導体基板４５内の所望の深さ位置にわたって接続孔を形成し、この接続孔内に取り出し電極用の接続導体５１を埋め込む。この接続導体５１としては、例えば銅（Ｃｕ）、タングステン（Ｗ）、ポリシリコンなどで形成することができる。接続導体５１を埋め込む前に、接続孔の内壁面に接続導体５１と半導体基板４５とを絶縁するための絶縁膜５２を形成して置く。

次いで、各接続導体５４及び電極取り出し用の接続導体５１に接続するように、層間絶縁膜４９を介して複数層、本例では３層のメタル配線５３を形成して多層配線層５５を形成する。メタル配線５３は、銅（Ｃｕ）配線で形成する。上述と同様に、多層配線層４９上に銅配線５３のキャップ膜、いわゆる保護膜５６を形成する。これまでの工程で、半製品状態のロジック回路２５を有する第２の半導体基板４５を形成する。

次に、図６に示すように、第１の半導体基板３１と第２の半導体基板４５とを、互いの多層配線層４１及び５５が向き合うように、貼り合わせる。貼り合わせは、例えばプラズマ接合と、接着剤による接合がある。プラズマ接合の場合は、図７に示すように、第１の半導体ウェハ３１と第２の半導体ウェハ４５の接合面に、それぞれプラズマＴＥＯＳ膜、プラズマＳｉＮ膜、ＳｉＯＮ膜（ブロック膜）、あるいはＳｉＣ膜などの膜５７を形成する。この膜５７が形成された接合面をプラズマ処理して重ね合わせ、その後アニール処理して両者を接合する。貼り合わせ処理は、配線などに影響を与えない４００℃以下の低温プロセスで行うことが好ましい。接着剤接合の場合は、図８に示すように、第１及び第２の半導体ウェハ３１及び４５の接合面の一方に接着剤層５８を形成し、この接着剤層５８を介して重ね合わせて両者を接合する。本例では、プラズマ接合で貼り合わせる。

次に、図９に示すように、第１の半導体基板３１の裏面３１ｂ側から研削、研磨して第１の半導体基板３１を薄膜化する。この薄膜化は、フォトダイオード（ＰＤ）が臨むように行われる。薄膜化したのち、フォトダイオード（ＰＤ）の裏面に暗電流抑制のためのｐ型半導体層を形成する。半導体基板３１の厚さは例えば６００μｍ程度あるが、例えば１μｍ〜１０μｍ、好ましくは１μｍ〜５μｍ程度となるように、薄膜化する。従来、このような薄膜化は、別途用意した支持基板を貼り合わせて行われていた。しかし、本実施の形態では、ロジック回路２５が形成された第２の半導体基板４５を支持基板に兼用して第１の半導体基板３１の薄膜化が行われる。薄膜化の後、基板裏面上に例えばシリコン酸化膜などによる層間絶縁膜５９を形成する。この第１の半導体基板３１の裏面３１ｂが裏面照射型の固体撮像装置として構成されたときの、光入射面となる。

次に、図１０に示すように、薄膜化した第１の半導体基板３１に対し、各チップ部となる領域の所要の位置に、裏面３１ｂ側から第１の半導体基板３１を貫通して第２の半導体基板４５の最上層の配線５３に達する貫通接続孔６１を形成する。同時に、第１の半導体基板３１に、この貫通接続孔６１に近接して裏面３１ｂ側から第１の半導体基板３１側の１層目の配線４０に達する接続孔６２を形成する。貫通接続孔６１や接続孔６２のコンタクト径は１〜５μｍのサイズで形成できる。貫通接続孔６１及び接続孔６２は、第１の半導体基板３１を薄膜化した後に形成するので、アスペクト比が小さくなり、微細孔として形成することができる。貫通接続孔６１や接続孔６２コンタクト深さは、例えば５μｍ〜１５μｍ程度の深さとすることができる。次いで、貫通接続孔６１及び接続孔６２の内壁面に、半導体基板３１と電気的に絶縁するための絶縁膜６３を形成する。

この時点では未だ画素アレイの製造プロセスとしてオンチップカラーフィルタ、オンチップマイクロレンズの加工工程を経ておらず、未完成である。それと共に、接続孔６１、６２は、従来のウェハプロセスの延長で加工、形成することが可能である。一方、ロジク回路においても、回路技術として最適な最上層の配線５３までの工程であって未完成である。このことは製造コストの抑制を可能にする。

次に、図１１に示すように、貫通接続孔６１及び接続孔６２内に貫通接続導体６４及び接続導体６５を埋め込む。これら貫通接続導体６４及び接続導体６５は、例えば銅（Ｃｕ）、タングステン（Ｗ）等の金属を用いることができる。その後、第１の半導体基板３１の裏面全面に絶縁保護膜６６を形成する。絶縁保護膜６６としては、例えばＳｉＣＮ膜、プラズマ・シリコン窒化膜、ＳｉＣ膜などを用いることができる。

次に、図１２に示すように、遮光すべき領域上に遮光膜６７を形成する。図では模式的に制御回路２４上に形成しているが、その他画素トランジスタ上にも形成する。遮光膜６７としては、例えばタングステンなどの金属膜を用いることができる。この遮光膜６７を接地電位とされた半導体ウェル領域３２に電気的に接続させ、遮光膜６７が電気的にフローティング状態になるのを避けることができる。また、半導体ウェル領域３２に電気的に接続された遮光膜６７に接地電位を与えることにより、半導体ウェル領域３２が電気的にフローティング状態になるのを避けることができる。この遮光膜６７を被覆するように、全面にパシベーション膜６８を形成する。パシベーション膜６８としては、例えばプラズマ・シリコン窒化膜、ＣＶＤ−ＳｉＶ膜などを用いる。次いで、パシベーション膜６８及び絶縁保護膜６６の貫通接続導体６４及び接続導体６５に対応する部分に接続孔６９を形成した後、バリアメタル膜７１を介してアルミニウム膜による接続用配線７２を形成する。バリアメタル膜７１は、例えばＴｉ(下)／ＴｉＮ(上)の積層膜で形成される。接続用配線７２は、接続孔７１を通じて貫通接続導体６４と接続導体６５に接続される。この接続用配線７２は、画素領域２３及び制御回路２４と、ロジック回路２５との接続に用いられると共に、上面からの取り出し電極、いわゆる電極パッドの役割を担う。以後、接続用配線７２を電極パッドという。

従って、第１の半導体基板３１に形成された画素領域２３及び制御回路２４からなるイメージセンサと、第２の半導体基板４５に形成されたロジック回路２５とは、接続導体６５、電極パッド７２、貫通接続導体６４を通じて電気的に接続される。その後、平坦化膜７３を形成する。

次に、図１３に示すように、平坦化膜７３上に各画素に対応して例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）のオンチップカラーフィルタ７４を形成し、その上にオンチップマイクロレンズ７５を形成する。各オンチップカラーフィルタ７４及びオンチップマイクロレンズ７５は、画素アレイの各単位画素に対応して形成される。なお、図１２では、本実施の形態の理解を容易にするために、オンチップカラーフィルタ７４及びオンチップマイクロレンズ７５を除く基板断面構造を拡大して示している。このため、単位画素のピッチ寸法に対してオンチップカラーフィルタ７４及びオンチップマイクロレンズ７５のピッチ寸法を縮小して表示している。

次いで、図１３では図示していないが、レンズ材料膜７５ａ及び平坦化膜７３を選択的にエッチング除去して、電極パッド７２を露出させる。一方、第２の半導体基板４５側では、表面を研削、研磨して取り出し電極となる接続導体５１の面を露出させる。第２の半導体基板４５の接続導体５１が露出面にパシベーション膜７６を形成した後、接続導体５１に対応する開口７７を形成し、開口７７を通じて接続導体５１に電気的に接続した球状をなす電極バンプ７８を形成する（図３参照）。第１の半導体基板３１においては、画素領域２３、制御回路２４が完成品状態となる。第２の半導体基板４５においては、ロジック回路２５が完成品状態になる。

次いで、各チップに分割して、図３に示す目的の裏面照射型の固体撮像装置７９を得る。

第１実施の形態の固体撮像装置７９では、電極パッド７２を用いるときは、電極パッド７２に対してワイヤボンディングにて外部配線と接続することができ、電極バンプ７８を用いるときは、フェースダウンボンディングにて外部配線と接続することができる。ユーザの希望により、電極パッド７２、電極バンプ７８を選択することができる。

第１実施の形態において、半導体ウェハでの固体撮像装置に対する検査は、電極パッド７２を用いて行われる。また、検査は、ウェハ状態での検査と、チップに切断して最終モジュール状態での検査の２回である。

第１実施の形態に係る固体撮像装置７９及びその製造方法によれば、第１の半導体基板３１からのチップ部に画素領域２３及び制御回路２４を形成し、第２の半導体基板４５からのチップ部に信号処理するロジック回路２５を形成している。このように画素アレイの機能とロジック機能を異なるチップ部に形成した構成であるので、画素アレイ、ロジック回路のそれぞれに最適なプロセス形成技術を用いることができる。従って、画素アレイ、ロジック回路それぞれの性能を十分に発揮させることができ、高性能の固体撮像装置を提供することができる。

図２Ｃの構成を採用すれば、半導体チップ部２２側には光を受ける画素領域２３を形成するだけで良く、その制御回路２４及びロジック回路２５は分離して半導体チップ部２６に形成することができる。これによって、それぞれの機能チップに最適なプロセス技術を独立して選択できると共に、製品モジュールの面積も削減することができる。

従来のウェハプロセス技術で画素アレイとロジック回路との混載を可能にするので、製造も容易である。

画素領域２３及び制御回路２４を有する第１の半導体基板３１と、ロジック回路２５を有する第２の半導体基板４５を共に半製品状態で貼り合わせ、第１の半導体基板３１を薄膜化している。つまり、第２の半導体基板４５を、第１の半導体基板３１の薄膜化の際の支持基板として用いている。これによって、部材の節約、製造工程の節減を図ることができる。さらに、薄膜化に貫通接続孔の形成を行うので、孔のアスペクト比が小さくなり、高精度の接続孔の形成が可能になる。また、貫通接続導体６１、接続導体６２は、低アスプクト比の貫通接続孔及び接続孔に埋め込むので、被覆性の良いタングステン（Ｗ）などの金属材料は勿論のこと、被覆性の悪い例えば銅（Ｃｕ）などの金属材料を用いることができる。つまり、接続導体材料の制約を受けることがない。これにより、画素領域及び制御回路と、ロジック回路の電気的接続を高精度で行うことができる。従って、量産性を図り、製造コストを抑え、且つ高性能の固体撮像装置を製造することができる。

＜３．第２実施の形態＞
［固体撮像装置の構成例］
図１４に、本発明の第２実施の形態に係る半導体装置、すなわちＭＯＳ固体撮像装置の第２実施の形態を示す。第２実施の形態に係る固体撮像装置８１は、第１実施の形態における第２の半導体基板４５側の接続導体５１、絶縁膜５２及び電極バンプ７８を省略し、第１の半導体基板３１側の電極パッド７２のみを形成して構成される。第２の半導体基板４５の裏面にはパシベーション膜７６が形成される。その他の構成は第１実施の形態で説明したと同様であるので、図３と対応する部分には同一符号を付して重複説明を省略する。また、固体撮像装置８１の製造は、接続導体５１を形成するための接続孔、接続導体５１、絶縁膜５２及び電極バンプ７８を形成しない工程を除き、図４〜図１３で示す第１実施の形態の製造方法を適用できる。

第２実施の形態に係る固体撮像装置８１によれば、電極バンプ７８を除き、第１実施の形態と同様に構成されるので、第１実施の形態で説明したと同様の効果を奏する。第２実施の形態では、予めロジックの回路側に接続孔、絶縁膜６２及び接続導体６１を形成しない事によって、コストを下げることが期待できる。

＜４．第３実施の形態＞
［固体撮像装置の構成例］
図１５に、本発明の第３実施の形態に係る半導体装置、すなわち、ＭＯＳ固体撮像装置の第３実施の形態を示す。第３実施の形態に係る固体撮像装置８３は、第１の半導体基板３１に形成する１つの貫通接続導体８４によって、第１の半導体基板３１側の画素領域２３及び制御回路２４と、第２の半導体基板４５側のロジック回路２５とを電気的に接続して構成される。

即ち、第１の半導体基板の裏面３１ｂ側から第１の半導体基板３１を貫通して第２の半導体基板４５の最上層の配線５３に達し、且つ一部第１の半導体基板３１の最上層の配線４０に達する貫通接続孔８５を形成する。貫通接続孔８５の内壁面に絶縁膜６３を形成した後、貫通接続孔８５内に、画素領域２３及び制御回路２４側の配線４０と、ロジック回路２５側の配線５３を接続する貫通絶縁膜族導体８４を埋め込む。前述の第１実施の形態では、接続導体６５が１層目の配線４０が接続端となってこの配線４０と接続される。しかし、第２実施の形態では、貫通接続導体８４が最上層の配線４０と接続されるので、この接続される最上層の配線４０が接続端となるように各層の配線４０が相互に接続される。

本実施の形態では、１つの貫通接続導体８４で画素領域２３及び制御回路２４と、ロジック回路２５とを接続するので、第１実施の形態で示す最上層の接続配線となる電極パッド７２を形成する必要がなく、電極パッド７２は省略される。

その他の構成は第１実施の形態で説明したと同様であるので、図３と対応する部分には同一符号を付して重複説明を省略する。また、固体撮像装置８３の製造は、接続導体６５、電極パッド７２の形成工程、レンズ材料膜７５ａ及び平坦化膜７３の選択エッチング工程を除き、図４〜図１３で示す第１実施の形態の製造方法を適用できる。

第３実施の形態では、固体撮像装置に対する検査は、接続導体５１からの電極バンプを用いて行われる。

第３実施の形態に係る固体撮像装置８３によれば、１つの貫通接続導体８４で画素領域２３及び制御回路２４と、ロジック回路２５との電気的な接続がなされ、且つ電極パッド７２が省略されるので、第１実施の形態に比べて構成が簡素化される。また、製造工数も削減される。従って、より製造コストの削減することができる。その他、第１実施の形態で説明したと同様の効果を奏する。

＜５．第４実施の形態＞
［固体撮像装置の構成例とその製造方法例］
図１６、図１７〜図２１を用いて、本発明の第４実施の形態に係る半導体装置、すなわちＭＯＳ固体撮像装置をその製造方法と共に説明する。

第４実施の形態においては、先ず、図１７に示すように、第１の半導体基板３１の各チップ部となる領域に、半製品状態のイメージセンサ、すなわち画素領域２３と制御回路２４を形成する。この形成工程は、前述の第１実施の形態における図４と同様であるので、図４と対応する部分に同一符号を付して重複説明を省略する。但し、本実施の形態では、第１の半導体基板３１上に多層配線層４１を形成するが、最上層の配線４０を形成した時点で終了する。すなわち、最上層の配線４０が露出した状態とし、その上には図４で示す保護膜４２を形成しない。

一方、図１８に示すように、第２の半導体基板４５の各チップ部となる領域に、半製品状態の信号処理するためのロジック回路２５を形成する。この形成工程は、前述の第１実施の形態における図５と同様であるので、図５と対応する部分に同一符号を付して重複説明を省略する。但し、本実施の形態では、第２の半導体基板４５上に多層配線層５５を形成するが、最上層の配線５３を形成した時点で終了する。すなわち、最上層の配線５３が露出した状態とし、その上には図４で示す保護膜５６を形成しない。

次に、図１９に示すように、第１の半導体基板３１と第２の半導体基板４５とを、互いの多層配線層４１及び５５が向き合うように、互いの配線４０及び５３同士、互いの層間絶縁膜３９及び４９同士が接合するように貼り合わせる。この貼り合わせ工程では、配線４０、５３を銅（Ｃｕ）配線とし、層間絶縁膜３９、４９をシリコン酸化膜とする。そして、互いのＣｕ配線４０及び５３が直接接触するように、両半導体基板３１及び４５を重ね合わせ、所要の加重をかけながら加熱し、両Ｃｕ配線４０及び５３を直接接合する。同時に層間絶縁膜３９及び４９同士も接合される。このときの加熱温度はＣｕ配線が損なわれない温度、例えば３００℃程度とする。

次に、図２０に示すように、第１の半導体基板３１の裏面３１b側から研削、研磨して第１の半導体基板３１を薄膜化する。この薄膜化は、フォトダイオード（ＰＤ）が臨むように行われる。薄膜化後、基板裏面上に例えばシリコン酸化膜などによる層間絶縁膜５９を形成する。次いで、薄膜化した第１の半導体基板３１に対して、各チップ部となる領域の所要の位置に、裏面３１ｂ側から１層目の配線４０に達する接続孔８８を形成し、接続孔８８の内壁面に絶縁膜６３を形成する。その後、接続孔６２、第２の半導体基板４５側の最上層の配線５３に達する貫通接続孔６１を形成する。そして、接続孔６２内及び貫通接続孔６１内に接続導体６５及び貫通接続導体６４を埋め込む。その後、第１の半導体基板３１の裏面３１ｂ側の表面全面に絶縁保護膜６６を形成する。この図２０の工程は、前述の図９〜図１１の工程で説明したと同様であり、図９〜図１１と対応する部分には同一符号を付して重複説明を省略する。

次に、図２１に示すように、第１の半導体基板３１側では、接続導体６２及び貫通接続導体６１に接続する電極パッド７２、遮光膜６７を形成し、さらに、平坦化膜７３、オンチップカラーフィルタ７４及びオンチップマイクロレンズ７４を形成する。一方、第２の半導体基板側では、基板裏面を研削、研磨して接続導体５１を露出させ、パシベーション膜７６を形成した後、接続導体５１に電極バンプ７８を形成する（図１６参照）。図２１の工程は、前述の図１３の工程で説明したと同様であり、図１３と対応する部分には同一符号を付して重複説明を省略する。

次いで、各チップに分割して、図１６に示す目的の裏面照射型の固体撮像装置９１を得る。なお、本実施の形態では、図２Ｂの構成としたが、図２Ｃの構成とすることもできる。

第４実施の形態に係る固体撮像装置９１及びその製造方法によれば、第１及び第２の半導体基板３１及び４５の貼合わせ工程で、同時に配線４０及び５３が直接接合され、画素領域２３及び制御回路２４と、ロジック回路２５との電気的な接続が完了する。これにより、更に製造工程数の削減が図られ、製造コストの更なる削減が可能に成る。その他、第１実施の形態で説明したと同様の効果を奏する。

＜６．第５実施の形態＞
［半導体装置の構成例とその製造方法例］
図２２、図２３〜図２８を用いて、本発明の第５実施の形態に係る半導体装置をその製造方法と共に説明する。本実施の形態の半導体装置は、第１の半導体集積回路と第２の半導体集積回路を混載した半導体装置である。

第５実施の形態においては、先ず、図２３に示すように、第１の半導体基板（半導体ウェハ）１０１の各チップ部となる領域に、半製品状態の第１の半導体集積回路、本例ではロジック回路１０２を形成する。すなわち、半導体基板（例えばシリコン基板）１０３に形成した半導体ウェル領域１０４の各チップ部となる領域に、複数のＭＯＳトランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３を形成する。各ＭＯＳトランジスタＴｒ１１〜Ｔｒ１３は、それぞれ１対のソース／ドレイン領域１０５と、ゲート絶縁膜を介して形成されたゲート電極１０６とを有して構成される。各ＭＯＳトランジスタＴｒ１１〜Ｔｒ１３は、素子分離領域１０７により分離される。
ＭＯＳトランジスタＴｒ１１〜Ｔｒ１３は代表として示した。ロジック回路１０２は、ＣＭＯＳトランジスタで構成することができる。このため、これら複数のＭＯＳトランジスタとしては、ｎチャネルＭＯＳトランジスタ、あるいはｐチャネルＭＯＳトランジスタとして構成することができる。従って、ｎチャネルＭＯＳトランジスタを形成するときは、ｐ型半導体ウェル領域にｎ型ソース／ドレイン領域が形成される。ｐチャネルＭＯＳトランジスタを形成するときは、ｎ型半導体ウェル領域にｐ型ソース／ドレイン領域が形成される。

なお、第１の半導体集積回路としては、ロジック回路１０２に代えて、例えば半導体メモリ回路とすることもできる。この場合、後述する第２の半導体集積回路となるロジック回路は半導体メモリ回路の信号処理に供される。

次いで、導体基板１０３上に層間絶縁膜１０８を介して複数層、本例では３層のメタル配線１０９を積層した多層配線層１１１を形成する。メタル配線１０９は、例えば銅（Ｃｕ）配線とすることができる。なお、各ＭＯＳトランジスタＴｒ１１〜Ｔｒ１３は所要の１層目の配線１０９と続導体１１２を介して接続する。また、３層の配線１０９は接続導体を介して相互に接続する。多層配線層１１３上に銅配線１０９の拡散を抑制するためのキャップ膜、いわゆる保護膜１１４を形成する。

一方、図２４に示すように、第２の半導体基板(半導体ウェハ)１１６の各チップ部となる領域に、半製品状態の第２の半導体集積回路、本例ではロジック回路１１７を形成する。すなわち、図２０と同様に、半導体基板（例えばシリコン基板）１１８に形成した半導体ウェル領域１１９の各チップ部となる領域に、複数のｎチャネルＭＯＳトランジスタＴｒ２１、Ｔｒ２２、Ｔｒ２３を形成する。各ＭＯＳトランジスタＴｒ２１〜Ｔｒ２３は、それぞれ１対のソース／ドレイン領域１２１と、ゲート絶縁膜を介して形成されたゲート電極１２２とを有して構成される。各ＭＯＳトランジスタＴｒ２１〜Ｔｒ２３は、素子分離領域１２３により分離される。
ＭＯＳトランジスタＴｒ２１〜Ｔｒ２３は代表として示した。ロジック回路１１７は、ＣＭＯＳトランジスタで構成することができる。このため、これら複数のＭＯＳトランジスタとしては、ｎチャネルＭＯＳトランジスタ、あるいはｐチャネルＭＯＳトランジスタとして構成することができる。従って、ｎチャネルＭＯＳトランジスタを形成するときは、ｐ型半導体ウェル領域にｎ型ソース／ドレイン領域が形成される。ｐチャネルＭＯＳトランジスタを形成するときは、ｎ型半導体ウェル領域にｐ型ソース／ドレイン領域が形成される。

次いで、半導体基板１１８上に層間絶縁膜１２４を介して複数層、本例では３層のメタル配線１２５を積層した多層配線層１２６を形成する。メタル配線１２５は、例えば銅（Ｃｕ）配線とすることができる。なお、各ＭＯＳトランジスタＴｒ２１〜Ｔｒ２３は所要の１層目の配線１２５と接続導体１１２を介して接続する。また、３層の配線１２５は接続導体を介して相互に接続する。

また、半導体基板１１８には、各チップ部となる領域の所要の位置において、第１層の層間絶縁膜１２４の表面から半導体基板１１８内の所望の深さ位置にわたって接続孔を形成し、この接続孔内に取り出し電極用の接続導体１２８を埋め込む。この接続導体１２８としては、例えば銅（Ｃｕ）、タングステン（Ｗ）、ポリシリコンなどで形成することができる。接続導体１２８を埋め込む前に、接続孔の内壁面に接続導体１２８と半導体基板１１８とを絶縁するための絶縁膜１２９を形成して置く。そして、多層配線層１２６上に銅配線１２５の拡散を抑制するためのキャップ膜、いわゆる保護膜１２７を形成する。

次に、図２５に示すように、第１の半導体基板１０１と第２の半導体基板１１６とを、互いの多層配線層１１１及び１２６が向かい合うように、貼り合わせする。貼り合わせは、前述と同様にプラズマ接合、あるいは接着剤接合で貼り合わせることができる。本例では、第１及び第２の半導体基板１０１及び１１６の貼合わせ面に、それぞれプラズマＴＥＯＳ膜、プラズマＳｉＮ膜、ＳｉＯＮ膜（ブロック膜）、あるいはＳｉＣ膜などの膜１２９を形成し、プラズマ接合で貼り合わせる。

次に、図２６に示すように、一方の第１の半導体基板１０１を、裏面側から研削、研磨して薄膜化する。半導体基板１０１の厚さは例えば６００μｍ程度としたとき、膜厚が例えば５〜１０μｍ程度となるように、薄膜化する。

次に、図２７に示すように、薄膜化した第１の半導体基板１０１に対し、各チップ部となる領域の所要の位置に、裏面１０１ｂ側から第１の半導体基板１０１を貫通して第２の半導体基板１１６の最上層の配線１２５に達する貫通接続孔１３１を形成する。同時に、第１の半導体基板１０１に、この貫通接続孔１３１に近接して裏面１０１ｂ側から第１の半導体基板１０１側の１層目の配線１０９に達する接続孔１３２を形成する。貫通接続孔１３１及び接続孔１３２は、第１の半導体基板１０１を薄膜化した後に形成するので、アスペクト比が小さくなり、微細孔として形成することができる。次いで、貫通接続孔１３１及び接続孔１３２の内壁面に、半導体基板１０１と電気的に絶縁するための絶縁膜１３３を形成する。

そして、貫通接続孔１３１及び接続孔１３２内に貫通接続導体１３４及び接続導体１３５を埋め込む。これら貫通接続導体１３４及び接続導体１３５は、例えば銅（Ｃｕ）、タングステン（Ｗ）等の金属を用いることができる。

次に、図２８に示すように、第１の半導体基板１０１の裏面に、貫通接続導体１３４及び接続導体１３５を接続する接続配線１３６を形成する。接続導体１３５、貫通接続導体１３４、接続配線１３６を通じて、第１の半導体集積回路１０２と第２の半導体集積回路１１７が電気的に接続される。接続配線１３６は、取り出し電極となる電極パッドとなる。接続配線１３６を除く表面に絶縁膜によるオーバーコート膜１３９を形成する。このオーバーコート膜１３９としては、例えばプラズマ・シリコン窒化膜を用いることができる。一方、第２の半導体基板１１６側では表面を研削、研磨して取り出し電極となる接続導体１２８の面を露出させる。第２の半導体基板１１６の接続導体１２８が露出面にパシベーション膜１３７を形成した後、接続導体１２８に接続する球状をなす電極バンプ１３８を形成する(図２２参照)。

次いで、各チップに分割して、図２２に示す目的の半導体装置１４０を得る。

第５実施の形態に係る半導体装置１４０及びその製造方法によれば、前述と同様に、異なるチップ部にそれぞれ第１の半導体集積回路、第２の半導体集積回路を最適なプロセス技術で形成することができ、高性能の半導体集積回路を提供することができる。また、半製品状態で第１及び第２の半導体ウェハを貼り合わせ、薄膜化し、また第１及び第２の半導体集積回路の電気接続の後、完成品状態としてチップ化することにより、製造コストの低減を図ることができる。

なお、第５実施の形態においても、前述の第４実施の形態と同様に、多層配線層の配線同士を直接接合するように、第１及び第２の半導体基板を貼り合わせることも可能である。この構成とするときは、さらに製造工程数の削減が可能となり、更なる製造コストの削減ができる。

上述の第１実施の形態〜第４実施の形態に係る固体撮像装置において、光入射される上側の半導体ウェル領域３２のみの半導体基板の厚さは、下側の半導体ウェル領域４６を含む半導体基板の厚さより薄い。上側の上記半導体基板と多層配線層４１を含めた第１の半導体基板３１の厚さも、下側の上記半導体基板と多層配線層５５を含めた第２の半導体基板４５の厚さより厚い。
上述の第５実施の形態に係る半導体装置において、上側の半導体基板１０４の厚さは、下側の半導体基板１１８の厚さよりも厚い。上側の半導体基板１０４と多層配線層１１１を含めた第１の半導体基板１０１の厚さも、下側の半導体基板１１８と多層配線層１２６を含めた第２の半導体基板１１６の厚さより厚い。

なお、上述の実施の形態に係る固体撮像装置では、信号電荷を電子とし、第１導電型をｐ型、第２導電型をｎ型として構成したが、信号電荷を正孔とする固体撮像装置にも適用できる。この場合、各半導体基板、半導体ウェル領域あるいは半導体領域の導電型を逆にし、ｎ型が第１導電型，ｐ型が第２導電型となる。

＜７．第６実施の形態＞
［電子機器の構成例］
上述の本発明に係る固体撮像装置は、例えばデジタルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話、あるいは撮像機能を備えた他の機器、などの電子機器に適用することができる。

図２９に、本発明に係る電子機器の一例としてカメラに適用した第６実施の形態を示す。本実施形態例に係るカメラは、静止画像又は動画撮影可能なビデオカメラを例としたものである。本実施形態例のカメラ１４１は、固体撮像装置１４２と、固体撮像装置１４２の受光センサ部に入射光を導く光学系１４３と、シャッタ装置１４４を有する。さらに、カメラ１４１は、固体撮像装置１４２を駆動する駆動回路１４５と、固体撮像装置１４２の出力信号を処理する信号処理回路１４６とを有する。

固体撮像装置１４２は、上述した各実施の形態の固体撮像装置のいずれかが適用される。光学系（光学レンズ）１４３は、被写体からの像光（入射光）を固体撮像装置１４２の撮像面上に結像させる。これにより、固体撮像装置１４２内に、一定期間信号電荷が蓄積される。光学系１４３は、複数の光学レンズから構成された光学レンズ系としてもよい。シャッタ装置１４４は、固体撮像装置１４２への光照射期間及び遮光期間を制御する。駆動回路１４５は、固体撮像装置１４２の転送動作及びシャッタ装置１４４のシャッタ動作を制御する駆動信号を供給する。駆動回路１４５から供給される駆動信号（タイミング信号）により、固体撮像装置１４２の信号転送を行う。信号処理回路１４６は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、或いは、モニタに出力される。

第６実施の形態に係るカメラなどの電子機器によれば、固体撮像装置１４２において高性能化が図られ、かつ製造コストの低減が図られるので、安価で信頼性の高い電子機器を提供することができる。

１・・固体撮像装置、２・・画素、３・・画素アレイ（画素領域）、４・・垂直駆動回路、５・・カラム信号処理回路、６・・水平駆動回路、７・・出力回路、８・・制御回路、９・・垂直信号線、１０・・水平信号線、１２・・入出力端子、２１・・ＭＯＳ固体撮像装置、２２・・第１の半導体チップ部、２３・・画素領域、２４・・制御回路、２５・・ロジック回路、２６・・第２の半導体チップ部、３１・・第１の半導体ウェハ、ＰＤ・・フォトダイオード、３９・・層間絶縁膜、４０・・配線、４１・・多層配線層、４５・・第２の半導体ウェハ、４９・・層間絶縁膜、５３・・配線、４９・・多層配線層、６１・・貫通接続孔、６２・・接続孔、６４・・貫通接続導体、６５・・接続導体、７２・・接続配線（電極パッド）、７４・・オンチップカラーフィルタ、７５・・オンチップマイクロレンズ、７８・・電極バンプ、７９，８１，８３・・裏面照射型の固体撮像装置、１４０・・半導体装置、１４１・・カメラ

Claims (15)

1. 画素アレイを含む第１の半導体ウェハと、
   ロジック回路を含む第２の半導体ウェハと、
   該第１の半導体ウェハの裏面側から、該第２の半導体ウェハの該第１の半導体ウェハに最も近い層まで形成されている貫通接続孔と、
   該貫通接続孔内に形成された、該第１の半導体ウェハを貫通し、該第１の半導体ウェハと該第２の半導体ウェハに搭載された多層配線層を介して、該画素アレイおよび該ロジック回路を電気的に接続する第１の接続導体と、を含む、裏面照射型固体撮像装置を有する半導体装置であって、
   該第１の半導体ウェハと該第２の半導体ウェハの多層配線層が向き合うように、一体に接合され、
   該画素アレイおよび該ロジック回路が電気的に接続され、
   該貫通接続孔は、該第１の半導体ウェハ、及び、該第１の半導体ウェハに搭載された該多層配線層を貫通し、
   該第１の接続導体は、該貫通接続孔内において、該第１の半導体ウェハの該第２の半導体ウェハに最も近い層と、該第２の半導体ウェハの該第１の半導体ウェハに最も近い層とを電気的に接続する
   半導体装置。
2. 該第１の半導体ウェハと該第２の半導体ウェハとが無機酸化膜を介して一体に接合され、該貫通接続孔が該無機酸化膜を貫通する請求項１に記載の半導体装置。
3. 該無機酸化膜として、該第１の半導体ウェハ側に形成された第１の接合膜と、該第２の半導体ウェハ側に形成された第２の接合膜と備える請求項２に記載の半導体装置。
4. 該第１の接合膜が、少なくともプラズマＴＥＯＳ膜、ＳｉＯＮ膜のいずれか一つを含む請求項３に記載の半導体装置。
5. 該第２の接合膜が、少なくともプラズマＴＥＯＳ膜、ＳｉＯＮ膜のいずれか一つを含む請求項３又は４に記載の半導体装置。
6. 該第１の半導体ウェハと該該第２の半導体ウェハが、該多層配線層と該無機酸化膜との間に保護膜を備える請求項２から５のいずれかに記載の半導体装置。
7. 該第１の半導体ウェハと該該第２の半導体ウェハとが、プラズマ接合で貼り合わされている請求項１から６のいずれかに記載の半導体装置。
8. 該ロジック回路に接続された第２の接続導体を含む請求項１から７のいずれかに記載の半導体装置。
9. 該第２の接続導体の表面は、該第１の半導体ウェハに接合された側とは逆側の該第２の半導体ウェハの表面に露出する請求項８に記載の半導体装置。
10. 該第２の接続導体に接続した電極バンプを含む請求項９に記載の半導体装置。
11. 該第２の接続導体は、該第２の半導体ウェハの最下層に接続する請求項８に記載の半導体装置。
12. 該第１の接続導体の表面は、該第１の半導体ウェハの上側に露出する請求項１から１１のいずれかに記載の半導体装置。
13. 該第１の接続導体に接続するパッドを含む請求項１２に記載の半導体装置。
14. 該第１の接続導体は、該画素アレイが所在する画素領域の外部に位置する請求項１から１２のいずれかに記載の半導体装置。
15. 該第１の半導体ウェハは、該第２の半導体ウェハの厚みよりも小さい厚みを有する請求項１から１４のいずれかに記載の半導体装置。

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