JP4940667B2 - 固体撮像素子及びその製造方法 - Google Patents

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Description

本発明は、固体撮像素子及びその製造方法に関し、特に、裏面照射型のＣＭＯＳ固体撮像素子及びその製造方法に関する。
近年、ビデオカメラや電子カメラが広く普及しており、これらのカメラには、ＣＣＤ型や増幅型の固体撮像素子が使用されている。このうち増幅型固体撮像素子（ＣＭＯＳイメージセンサ）は、１つの半導体チップに複数の画素を２次元配列して構成される撮像画素部と、この撮像画素部の外側に配置される周辺回路部とを設けたものである。
撮像画素部の各画素内にＦＤ（フローティングディフュージョン）部や転送、増幅等の各種ＣＭＯＳトランジスタが形成されており、各画素に入射した光をフォトダイオードによって光電変換して信号電荷を生成し、この信号電荷を転送トランジスタによってＦＤ部に転送し、このＦＤ部の電位変動を増幅トランジスタによって検出し、これを電気信号に変換、増幅することにより、画素毎の信号を信号線より周辺回路部に出力するものである。
また、周辺回路部には、撮像画素部からの画素信号に所定の信号処理、例えばＣＤＳ（相関二重サンプリング）、利得制御、Ａ／Ｄ変換等を施す信号処理回路、ならびに撮像画素部の各画素を駆動して画素信号の出力を制御する駆動制御回路、例えば垂直、水平の各スキャナやタイミングジェネレータ（ＴＧ）等が設けられている。
小型ＣＭＯＳカメラモジュールを作るために、ＣＭＯＳ固体撮像素子と信号処理デバイスを接続して１チップ化する方法が開発されている。ここで、感度やシェーディング特性を向上させるために光電変換素子からの信号を読み出す回路が形成された表面とは反対の裏面から光を入射させる構造をもつ、いわゆる裏面照射型のＣＭＯＳイメージセンサが開発されている。
図１１は、上記の裏面照射型ＣＭＯＳ固体撮像素子を実装したイメージセンサの構成を示す模式断面図である。
例えば、インタポーザ（中間基板）１０３上に、撮像画素部が設けられたセンサチップ１０１と、信号処理などの周辺回路部が設けられた信号処理チップ１０２が実装されている。
センサチップ１０１は、支持基板７０上に層間絶縁層６０が形成されており、内部に配線層６１が埋め込まれている。その上層に半導体層５２が形成されており、その表面に表面絶縁膜５１が形成されている。
半導体層５２中には、光電変換素子であるフォトダイオード５４及びテスト用電極５３などが形成されている。また、配線層６１の一部が半導体層５２に対してゲート絶縁膜を介して形成されたゲート電極となり、ＣＭＯＳトランジスタ５５が構成される。
さらに、半導体層５２を貫通して配線層６１に接続する半導体層貫通配線５６が形成されており、半導体層貫通配線５６が形成された近傍で表面絶縁膜５１の一部が除去されており、半導体層貫通配線５６に接続してパッド電極５７が形成されている。
上記の構成のセンサチップ１０１は、半導体層５２中に形成されたフォトダイオード５４に対して、表面絶縁膜５１側から光が照射されると信号電荷が発生し、フォトダイオードに蓄積される、いわゆる裏面照射型のＣＭＯＳ固体撮像素子である。ＣＭＯＳトランジスタ５５は、フォトダイオード５４に蓄積された信号電荷のＦＤ部への転送や信号増幅、あるいはリセットなどの機能を有する。
上記の構成において、半導体層は半導体基板の裏面を薄膜化して得られたものであり、基板形状を安定させるために支持基板７０と貼り合わせた構造となっている。
上記のセンサチップ１０１は、光照射側の反対側である支持基板７０側から、表面に配線８０及びそれらを絶縁する絶縁層８１が形成されたインタポーザ１０３上に、接着層などにより実装され、ワイヤボンディング８２ａにより配線８０とパッド電極５７が電気的に接続される。
一方、周辺回路部が形成された信号処理チップ１０２は、例えばバンプを介してフリップチップでインタポーザ上に実装されている。
このような構成の電子装置が、インタポーザごと他の実装基板に実装され、例えばワイヤボンディング８２ｂなどにより電気的に接続されて用いられる。
上記の従来の裏面照射型ＣＭＯＳ固体撮像素子を実装基板に実装して構成されるイメージセンサの製造方法について説明する。
まず、図１２（ａ）に示すように、シリコンなどからなる半導体基板５０の表面に、酸化シリコンなどからなり、後工程で表面絶縁膜となる絶縁膜５１を形成し、その上層にシリコンなどの半導体層５２が形成されてなるＳＯＩ（semiconductor on insulator）基板を形成し、テスト用電極５３を形成しておく。
次に、図１２（ｂ）に示すように、導電性不純物をイオン注入して、半導体層５２中にフォトダイオード５４を形成し、さらに半導体層５２の表面にゲート絶縁膜を介してゲート電極を形成し、フォトダイオード５４などに接続してＣＭＯＳトランジスタ５５を形成する。さらに、ＣＭＯＳトランジスタを被覆する層間絶縁層６０を形成する。このとき、トランジスタや半導体層５２などに接続するように配線層６１を層間絶縁層６０中に埋め込みながら形成する。
次に、図１２（ｃ）に示すように、層間絶縁層６０の上層に支持基板７０を貼り合わせる。
次に、図１３（ａ）に示すように、支持基板７０を貼り合わせた側の反対側の表面から、絶縁膜５１が露出するまで半導体基板５０を研磨して除去する。表面に露出した絶縁膜５１を表面絶縁膜と称する。以降の工程では、図面上、図１２（ｃ）に対して上下関係を逆にして図示している。
次に、図１３（ｂ）に示すように、表面絶縁膜５１の一部を除去し、半導体層５２を貫通して配線層６１に接続する貫通配線５６を形成し、貫通配線５６に接続するようにパッド電極５７を形成する。
以上のようにして、従来の裏面照射型ＣＭＯＳ固体撮像素子（センサチップ）１０１が形成される。
上記のように形成された裏面照射型ＣＭＯＳ固体撮像素子（センサチップ）１０１を、光照射側の反対側である支持基板７０側から接着剤層などによりインタポーザ１０３上に実装し、ワイヤボンディング８２ａで接続する。
一方、周辺回路部が形成された信号処理チップ１０２は、バンプを介してフリップチップでインタポーザ上に実装し、裏面照射型ＣＭＯＳ固体撮像素子（センサチップ）１０１と信号処理チップ１０２とをインタポーザ１０３に形成された配線を介して接続する。
以上のようにして、上記の従来の裏面照射型ＣＭＯＳ固体撮像素子をインタポーザに実装したイメージセンサを製造することができる。
上記の構成の裏面照射型ＣＭＯＳ固体撮像素子（センサチップ）１０１において、パッド電極としてワイヤボンディングが可能な大きさが必要なため、チップ面積が増大することと、チップ内に形成できる電極数も限られ、高抵抗なワイヤボンディングを用いることから、センサチップから信号処理デバイスに伝える信号のスピード劣化などの問題があった。
一方で、照射面の反対側の面から電極を取り出す構成となっている裏面照射型のＣＭＯＳ固体撮像素子が開発されている。この場合、照射面を上に向け、その反対の面の電極形成面側から実装基板などに実装して用いられる。
照射面の反対の面に電極が形成されている裏面照射型のＣＭＯＳ固体撮像素子としては、例えば特許文献１及び特許文献２に記載がある。
特開２００３−３１７８５号公報 特開２００３−２７３３４３号公報
本発明が解決しようとする課題は、照射面の反対側の面から電極を取り出す構成の裏面照射型のＣＭＯＳ固体撮像素子をより簡便、容易に製造できる固体撮像素子の製造方法と、当該製造方法により製造した固体撮像素子を提供することである。
本発明の固体撮像素子は、一方の主面に光電変換素子と電界効果トランジスタを含む複数の画素が形成された半導体層と、前記半導体層の前記一方の主面に形成され、前記複数の画素に接続して形成された埋め込み配線と、前記半導体層の前記一方の主面に貼り合わされた支持基板と、前記埋め込み配線に接続するように前記支持基板を貫通して形成された貫通配線とを有し、前記半導体層の他方の主面側が前記光電変換素子の受光面となる裏面照射型である。
上記の本発明の固体撮像素子は、半導体層の一方の主面に光電変換素子と電界効果トランジスタを含む複数の画素が形成されており、半導体層の一方の主面に複数の画素に接続して埋め込み配線が形成され、半導体層の一方の主面に支持基板が貼り合わされており、埋め込み配線に接続するように支持基板を貫通して貫通配線が形成されている。ここで、半導体層の他方の主面側が光電変換素子の受光面となる裏面照射型となっている。
また、本発明の固体撮像素子の製造方法は、光電変換素子と電界効果トランジスタを含む複数の画素が形成された半導体層の一方の面に前記複数の画素に接続する埋め込み配線が形成され、前記半導体層の他方の面が前記光電変換素子の受光面となる裏面照射型固体撮像素子の製造方法であって、半導体基板の一方の主面に前記光電変換素子と電界効果トランジスタを含む複数の画素を形成する工程と、前記半導体基板の一方の主面に前記複数の画素に接続する埋め込み配線を形成する工程と、前記半導体基板の一方の主面に支持基板を貼り合わせる工程と、貼り合わせ面の反対側から前記支持基板を薄膜化する工程と、前記埋め込み配線に接続するように前記支持基板を貫通する貫通配線を形成する工程と、前記半導体基板の他方の主面側から前記光電変換素子が受光可能となるまで、前記半導体基板の他方の主面側から前記半導体基板を薄膜化して前記半導体層とする工程とを有する。
上記の本発明の固体撮像素子の製造方法は、光電変換素子と電界効果トランジスタを含む複数の画素が形成された半導体層の一方の面に複数の画素に接続する埋め込み配線が形成され、半導体層の他方の面が光電変換素子の受光面となる裏面照射型固体撮像素子を製造する方法である。
まず、半導体基板の一方の主面に光電変換素子と電界効果トランジスタを含む複数の画素を形成し、さらに複数の画素に接続する埋め込み配線を形成する。
次に、半導体基板の一方の主面に支持基板を貼り合わせ、貼り合わせ面の反対側から支持基板を薄膜化し、埋め込み配線に接続するように支持基板を貫通する貫通配線を形成する。
次に、半導体基板の他方の主面側から光電変換素子が受光可能となるまで、半導体基板の他方の主面側から半導体基板を薄膜化して半導体層とする。
また、本発明の固体撮像素子の製造方法は、光電変換素子と電界効果トランジスタを含む複数の画素が形成された半導体層の一方の面に前記複数の画素に接続する埋め込み配線が形成され、前記半導体層の他方の面が前記光電変換素子の受光面となる裏面照射型固体撮像素子の製造方法であって、半導体基板の一方の主面に前記光電変換素子と電界効果トランジスタを含む複数の画素を形成する工程と、前記半導体基板の一方の主面に前記複数の画素に接続する埋め込み配線を形成する工程と、支持基板の一方の主面の表面から少なくとも所定の深さにまで至る支持基板配線を形成する工程と、前記半導体基板の一方の主面と前記支持基板の一方の主面を貼り合わせる工程と、前記半導体基板の他方の主面側から前記光電変換素子が受光可能となるまで、前記半導体基板の他方の主面側から前記半導体基板を薄膜化して前記半導体層とする工程と、前記支持基板配線と前記埋め込み配線を接続する接続配線を形成する工程と、前記支持基板配線が露出するまで前記支持基板の他方の面側から前記支持基板を薄膜化して、前記支持基板配線を、前記支持基板を貫通する貫通配線とする工程とを有する。
上記の本発明の固体撮像素子の製造方法は、光電変換素子と電界効果トランジスタを含む複数の画素が形成された半導体層の一方の面に複数の画素に接続する埋め込み配線が形成され、半導体層の他方の面が光電変換素子の受光面となる裏面照射型固体撮像素子を製造する方法である。
まず、半導体基板の一方の主面に光電変換素子と電界効果トランジスタを含む複数の画素を形成し、さらに複数の画素に接続する埋め込み配線を形成する。
一方、支持基板の一方の主面の表面から少なくとも所定の深さにまで至る支持基板配線を形成し、次に、半導体基板の一方の主面と支持基板の一方の主面を貼り合わせる。
次に、半導体基板の他方の主面側から光電変換素子が受光可能となるまで、半導体基板の他方の主面側から半導体基板を薄膜化して半導体層とする。
次に、支持基板配線と埋め込み配線を接続する接続配線を形成し、支持基板配線が露出するまで支持基板の他方の面側から支持基板を薄膜化して、支持基板配線を、支持基板を貫通する貫通配線とする。
本発明の固体撮像素子は、本発明の固体撮像装置の製造方法により簡便、容易に製造可能な、照射面の反対側の面から電極を取り出す構成の裏面照射型のＣＭＯＳ固体撮像素子である。
本発明の固体撮像素子の製造方法によれば、支持基板を貼り合わせて強度を確保してから半導体基板を薄膜化し、また、支持基板を薄膜化して貫通配線を形成するので、簡便、容易に、照射面の反対側の面から電極を取り出す構成の裏面照射型のＣＭＯＳ固体撮像素子を製造することができる。
以下に、本発明の実施の形態に係るＣＭＯＳ固体撮像素子及びその製造方法について、図面を参照して説明する。
第１実施形態
図１は、本実施形態に係る裏面照射型ＣＭＯＳ固体撮像素子を実装した電子装置の構成を示す模式断面図である。
例えば、インタポーザ（中間基板）３上に、撮像画素部が設けられた裏面照射型ＣＭＯＳ固体撮像素子であるセンサチップ１ａと、信号処理などの周辺回路部が設けられた信号処理チップ２が実装されている。
センサチップ１ａは、支持基板３０上に層間絶縁層２０が形成されており、内部に埋め込み配線層２１が埋め込まれている。その上層に半導体層１２が形成されており、その表面に表面絶縁膜１１が形成されている。
半導体層１２中には、フォトダイオード１４及び電極などからなるアライメントマーク１３などが形成されている。アライメントマーク１３は、半導体層１２の表面絶縁膜１１側のパターニングを行う際の位置決めの基準となるほか、電極で構成することでテスト用電極としても機能できる。
また、埋め込み配線層２１の一部が半導体層１２に対してゲート絶縁膜を介して形成されたゲート電極となり、ＣＭＯＳトランジスタ１５が構成される。
さらに、支持基板３０を貫通して埋め込み配線層２１に接続する支持基板貫通配線３１が形成されており、支持基板３０の表面から突出する突起電極（バンプ）３２が支持基板貫通配線３１の表面に形成されている。バンプ（マイクロバンプ）は、ワイヤボンディングに用いる通常のパッド電極よりも小さいパッド上に、電解メッキなどで形成された突起状金属電極である。
上記の構成のセンサチップ１ａは、半導体層１２中に形成されたフォトダイオード１４に対して、表面絶縁膜１１側から光が照射されると信号電荷が発生し、フォトダイオードに蓄積される、いわゆる裏面照射型のＣＭＯＳ固体撮像素子である。ＣＭＯＳトランジスタ１５は、フォトダイオード１４に蓄積された信号電荷のＦＤ部への転送や信号増幅、あるいはリセットなどの機能を有する。
上記の構成において、半導体層は半導体基板の裏面を薄膜化して得られたものであり、基板形状を安定させるために支持基板３０と貼り合わせた構造となっている。
上記のように、本実施形態のＣＭＯＳ固体撮像素子は、光電変換素子と電界効果トランジスタを含む複数の画素が形成された半導体層の一方の面に複数の画素に接続する埋め込み配線が形成され、半導体層の他方の面が光電変換素子の受光面となる裏面照射型の固体撮像素子である。
上記のセンサチップ１ａは、光照射側の反対側である支持基板３０側から、表面に配線４０及びそれらを絶縁する絶縁層４１が形成されたインタポーザ３上に、絶縁層の開口部から配線の表面の一部が露出してなるランドとバンプが接合するようにフリップチップで実装される。
一方、周辺回路部が形成された信号処理チップ２は、例えばバンプを介してフリップチップでインタポーザ上に実装されている。
このような構成の電子装置が、インタポーザごと他の実装基板に実装され、例えばワイヤボンディング４２などにより電気的に接続されて用いられる。
例えば、インタポーザ上には上記センサチップ（ＣＭＯＳ固体撮像素子）と信号処理チップを接続して１チップ化した機能を評価する電極ＰＡＤが形成されている。
図２は本実施形態に係るＣＭＯＳ固体撮像素子を組み込んだイメージセンサの構成を示すブロック図であり、図３は本実施形態に係るＣＭＯＳ固体撮像素子の画素の構成を示す等価回路図である。
本実施形態に係るイメージセンサは、撮像画素部１１２、Ｖ選択手段１１４、Ｈ選択手段１１６、タイミングジェネレータ（ＴＧ）１１８、Ｓ／Ｈ・ＣＤＳ回路部１２０、ＡＧＣ部１２２、Ａ／Ｄ変換部１２４、デジタルアンプ部１２６等から構成されている。
例えば、撮像画素部１１２と、Ｖ選択手段１１４、Ｈ選択手段１１６及びＳ／Ｈ・ＣＤＳ回路部１２０を１チップ上にまとめて図１におけるセンサチップ１ａとし、残りの回路部分を信号処理チップ２上にまとめた形態とすることができる。あるいは、センサチップ１ａには撮像画素部１１２のみが形成されている構成とすることもできる。
撮像画素部１１２は、多数の画素が２次元マトリクス状に配列されており、各画素には、図３に示すように、受光量に応じた信号電荷を生成し蓄積する光電変換素子であるフォトダイオード（ＰＤ）２００が設けられ、さらに、このフォトダイオード２００が変換して蓄積した信号電荷をフローティングディフュージョン部（ＦＤ部）２１０に転送する転送トランジスタ２２０と、ＦＤ部２１０の電圧をリセットするリセットトランジスタ２３０と、ＦＤ部２１０の電圧に対応する出力信号を出力する増幅トランジスタ２４０と、この増幅トランジスタ２４０の出力信号を垂直信号線２６０に出力する選択（アドレス）トランジスタ２５０の４つのＭＯＳトランジスタが設けられている。
このような構成の画素では、フォトダイオード２００で光電変換された信号電荷を転送トランジスタ２２０によってＦＤ部２１０に転送する。ＦＤ部２１０は、増幅トランジスタ２４０のゲートにつながっており、増幅トランジスタ２４０は撮像画素部１１２の外部に設けられた定電流源２７０とソースフォロアを構成するので、アドレストランジスタ２５０をＯＮすると、ＦＤ部２１０の電圧に応じた電圧が垂直信号線２６０に出力される。また、リセットトランジスタ２３０は、ＦＤ部２１０の電圧を信号電荷によらない定電圧（図３では駆動電圧Ｖｄｄ）にリセットする。
また、撮像画素部１１２には各ＭＯＳトランジスタを駆動制御するための各種駆動配線が水平方向に配線されており、撮像画素部１１２の各画素は、Ｖ選択手段１１４によって垂直方向に水平ライン（画素行）単位で順次選択され、タイミングジェネレータ１１８からの各種パルス信号によって各画素のＭＯＳトランジスタが制御されることにより、各画素の信号が垂直信号線２６０を通して画素列毎にＳ／Ｈ・ＣＤＳ部１２０に読み出される。
Ｓ／Ｈ・ＣＤＳ部１２０は、撮像画素部１１２の画素列毎にＳ／Ｈ・ＣＤＳ回路を設けたものであり、撮像画素部１１２の各画素列から読み出された画素信号に対し、ＣＤＳ（相関二重サンプリング）等の信号処理を行うものである。
Ｈ選択手段１１６は、Ｓ／Ｈ・ＣＤＳ部１２０からの画素信号をＡＧＣ部１２２に出力する。
ＡＧＣ部１２２は、Ｈ選択手段１１６によって選択されたＳ／Ｈ・ＣＤＳ部１２０からの画素信号に対して所定のゲインコントロールを行い、その画素信号をＡ／Ｄ変換部１２４に出力する。
Ａ／Ｄ変換部１２４は、ＡＧＣ部１２２からの画素信号をアナログ信号からデジタル信号に変換してデジタルアンプ部１２６に出力する。
デジタルアンプ部１２６は、Ａ／Ｄ変換部１２４からのデジタル信号出力について必要な増幅やバッファリングを行い、図示しない外部端子より出力するものである。
タイミングジェネレータ１１８は、上述した撮像画素部１１２の各画素以外の各部にも各種のタイミング信号を供給する。
上記の構成のＣＭＯＳイメージセンサは、従来のように画素から出力される信号を画素周辺回路に出力してからチップ周辺のパッド電極から出力信号を信号処理デバイスに入力することなく、ＣＭＯＳイメージセンサの画素から出力される信号を画素単位もしくは複数の画素単位ごとに直接マイクロバンプを介して信号処理デバイスに入力させることが可能となる。これによって、デバイス間の信号処理スピードが高く高性能で、イメージセンサと信号処理デバイスを１チップ化した高機能なデバイスを提供することが可能となる。
上記の本実施形態に係る裏面照射型のＣＭＯＳ固体撮像素子の製造方法について説明する。
まず、図４（ａ）に示すように、例えば、シリコンなどからなる半導体基板１０の表面に、熱酸化法あるいはＣＶＤ（化学気相成長）法などにより、酸化シリコンなどからなり、後工程で表面絶縁膜となる絶縁膜１１を形成する。
さらに、例えば、絶縁膜１１の上層に、例えば貼り合わせ法あるいはエピタキシャル成長法などにより、シリコンなどの半導体層１２を形成し、ＳＯＩ（semiconductor on insulator）基板とする。ここで、半導体層１２にテスト用電極として機能するアライメントマーク１３を形成しておく。アライメントマークとしては、後工程で半導体層１２の絶縁膜１１側のパターニングを行う際の位置決めの基準となるマークである。
次に、図４（ｂ）に示すように、例えば、ｎ型の半導体層１２にｐ型の導電性不純物をイオン注入してｐｎ接合を形成することにより、半導体層１２中に光電変換素子としてフォトダイオード１４を形成し、さらに半導体層１２の表面にゲート絶縁膜を介してゲート電極を形成し、フォトダイオード１４などに接続してＣＭＯＳトランジスタ１５を形成して、上記の構成の複数の画素を形成する。
さらに、例えばＣＭＯＳトランジスタを被覆する層間絶縁層２０を形成する。このとき、トランジスタや半導体層１２などに接続するように埋め込み配線層２１を層間絶縁層２０中に埋め込みながら形成する。
次に、図４（ｃ）に示すように、例えば、熱硬化樹脂を接着剤とした熱圧着などにより、層間絶縁層２０の上層に、シリコン基板あるいは絶縁性の樹脂基板などからなる支持基板３０を貼り合わせる。
次に、図５（ａ）に示すように、例えば機械的研削などにより、貼り合わせ面の反対側から支持基板３０を薄膜化する。
次に、図５（ｂ）に示すように、埋め込み配線層２１に接続するように、支持基板３０を貫通する支持基板貫通配線３１を形成する。これは、例えば、フォトリソグラフィー工程によりレジスト膜をパターン形成し、ドライエッチングなどのエッチングを行うことで、埋め込み配線層２１に達する開口部を支持基板３０に形成し、銅などの低抵抗金属で埋め込むことで形成することができる。
次に、図６（ａ）に示すように、例えば金属メッキ処理などにより、支持基板３０の表面から突出するバンプ３２を支持基板貫通配線３１の表面に形成する。
次に、図６（ｂ）に示すように、例えばＳＯＩ基板の半導体基板１０側からフォトダイオード１４が受光可能となるまで、半導体基板１０を薄膜化する。例えば、絶縁膜１１をストッパとし、絶縁膜１１が露出するまで半導体基板１０の裏面側から機械的研削またはウェットエッチング処理などにより行う。これにより、ＳＯＩ基板の半導体層１２が残される構成となる。ここで、表面に露出した絶縁膜１１を表面絶縁膜と称する。図面上、図６（ａ）に対して上下関係を逆にして図示している。
以上のようにして、本実施形態に係る裏面照射型ＣＭＯＳ固体撮像素子（センサチップ）１ａが形成される。必要に応じて半導体層１２の絶縁膜１１側のパターニングを行う際に、位置決めの基準としてアライメントマーク１３を用いる。
さらに、薄膜化して得られた半導体基板（半導体層１２）の裏面上に、例えばＣＶＤ法によって絶縁膜を成膜することが好ましい。この絶縁膜は裏面のシリコン面を保護する目的と入射光に対して反射防止膜として機能することも兼ねることができる。
上記のように形成された裏面照射型ＣＭＯＳ固体撮像素子（センサチップ）１ａを、受光面側を上向きにしてバンプ３２を介してフリップチップでインタポーザ上に実装する。例えば、インタポーザの配線上のランドやバンプと、センサチップの支持基板上のバンプ同士を、センサチップや信号処理チップ内に使用されている配線融点よりも低い温度で、かつバンプが電気的に安定に接続する温度で、圧着させる。また、例えば信号処理チップ上に直接センサチップを実装してモジュール化することも可能であり、この場合も上記と同様に行うことができる。
一方、周辺回路部が形成された信号処理チップ２も同様に、バンプを介してフリップチップでインタポーザ上に実装する。これにより、裏面照射型ＣＭＯＳ固体撮像素子（センサチップ）１ａと信号処理チップ２とをインタポーザ３に形成された配線を介して接続する。
以上のようにして、本実施形態に係る裏面照射型ＣＭＯＳ固体撮像素子を組み込んだイメージセンサを製造することができる。
また、フリップチップで実装した後も、アライメントマーク１３をテスト用電極として用いてセンサチップの回路を試験することができる。
上記のように、本実施形態の裏面照射型ＣＭＯＳ固体撮像素子の製造方法によれば、支持基板を貼り合わせて強度を確保してから半導体基板を薄膜化し、また、支持基板を薄膜化して貫通配線を形成するので、半導体基板の裏面から電極を取らずに支持基板から電極を取り出すことができ、簡便、容易に、照射面の反対側の面から電極を取り出す構成の裏面照射型のＣＭＯＳ固体撮像素子を製造することができる。
また、光が入射する面とは反対側の支持基板側に電極を形成できることから、電極の配置の自由度があがり、ＣＭＯＳイメージセンサの開口率を損なうことなく、多数のマイクロバンプを画素直下や画素の周辺直下に形成することが可能となる。
このように、半導体基板の裏面を薄膜化することと、バンプが形成されたインタポーザなどの実装基板や信号処理チップなどの他の半導体チップとバンプ同士で接続することにより、高性能、高機能なデバイスを製造することが可能となる。
半導体基板としては、例えばＳＯＩ基板のように基板中に酸化膜が予め形成されているものが好ましく、半導体基板の薄膜化におけるウェットエッチングのストッパとしてＳＯＩ基板中の酸化膜を用いることができ、薄膜化後に均一で平坦な半導体基板を得ることができるので好ましい。
第２実施形態
図７は、本実施形態に係る裏面照射型ＣＭＯＳ固体撮像素子を実装した電子装置の構成を示す模式断面図である。
第１実施形態と同様に、例えば、インタポーザ（中間基板）３上に、撮像画素部が設けられた裏面照射型ＣＭＯＳ固体撮像素子であるセンサチップ１ｂと、信号処理などの周辺回路部が設けられた信号処理チップ２が実装されている。
センサチップ１ｂは、支持基板３０上に層間絶縁層２０が形成されており、内部に埋め込み配線層２１が埋め込まれている。その上層に半導体層１２が形成されており、その表面に表面絶縁膜（１１，１９）が形成されている。
半導体層１２中には、フォトダイオード１４及びテスト用電極として機能するアライメントマーク１３などが形成されている。また、埋め込み配線層２１の一部が半導体層１２に対してゲート絶縁膜を介して形成されたゲート電極となり、ＣＭＯＳトランジスタ１５が構成される。
また、半導体層１２を貫通して埋め込み配線層２１に接続する半導体層貫通配線１６が形成されている。
さらに、支持基板３０を貫通する支持基板貫通配線３１が形成されており、支持基板３０の表面から突出する突起電極（バンプ）３２が支持基板貫通配線３１の表面に形成されている。
一方で、例えば半導体層１２及び層間絶縁層２０を貫通して支持基板貫通配線３１に接続する半導体層絶縁層貫通配線１７が形成されており、半導体層貫通配線１６と半導体層絶縁層貫通配線１７とが表面絶縁膜１１上に形成された接続配線１８により接続されている。
支持基板貫通配線３１は、本実施形態では上記のように半導体層絶縁層貫通配線１７、接続配線１８、半導体層貫通配線１６を介して埋め込み配線層２１に接続する構成となっているが、これに限らず、これらの内の一部を介して、あるいはこれらを介さず直接、埋め込み配線層２１に接続するような構成であってもよい。
上記の構成のセンサチップ１ｂは、半導体層１２中に形成されたフォトダイオード１４に対して、表面絶縁膜（１１，１９）側から光が照射されると信号電荷が発生し、フォトダイオードに蓄積される構成であり、光電変換素子と電界効果トランジスタを含む複数の画素が形成された半導体層の一方の面に複数の画素に接続する埋め込み配線が形成され、半導体層の他方の面が光電変換素子の受光面となる裏面照射型の固体撮像素子である。
上記のセンサチップ１ｂは、光照射側の反対側である支持基板３０側から、表面に配線４０及びそれらを絶縁する絶縁層４１が形成されたインタポーザ３上に、絶縁層の開口部から配線の表面の一部が露出してなるランドなどとバンプが接合するようにフリップチップで実装されている。
一方、周辺回路部が形成された信号処理チップ２は、例えばバンプを介してフリップチップでインタポーザ上に実装されている。
このような構成の電子装置が、インタポーザごと他の実装基板に実装され、例えばワイヤボンディング４２などにより電気的に接続されて用いられる。
本実施形態に係るＣＭＯＳ固体撮像素子を組み込んだイメージセンサの構成及び画素の構成は、第１実施形態と同様である。
上記の本実施形態に係る裏面照射型のＣＭＯＳ固体撮像素子の製造方法について説明する。
まず、図８（ａ）に示すように、例えば、シリコンなどからなる半導体基板１０の表面に、熱酸化法あるいはＣＶＤ（化学気相成長）法などにより、酸化シリコンなどからなり、後工程で表面絶縁膜となる絶縁膜１１を形成する。
さらに、例えば、絶縁膜１１の上層に、例えば貼り合わせ法あるいはエピタキシャル成長法などにより、シリコンなどの半導体層１２を形成し、ＳＯＩ基板とする。ここで、半導体層１２にテスト用電極として機能可能なアライメントマーク１３を形成しておく。
次に、図８（ｂ）に示すように、例えば導電性不純物をイオン注入して、半導体層１２中に光電変換素子としてフォトダイオード１４を形成し、さらに半導体層１２の表面にゲート絶縁膜を介してゲート電極を形成し、フォトダイオード１４などに接続してＣＭＯＳトランジスタ１５を形成して、上記の構成の複数の画素を形成する。
さらに、例えばＣＭＯＳトランジスタを被覆する層間絶縁層２０を形成する。このとき、トランジスタや半導体層１２などに接続するように埋め込み配線層２１を層間絶縁層２０中に埋め込みながら形成する。
一方で、シリコン基板あるいは絶縁性の樹脂基板などからなる支持基板３０の一方の主面の表面から少なくとも所定の深さにまで至る支持基板貫通配線となる支持基板配線３１を形成し、次に、図８（ｃ）に示すように、層間絶縁層２０の上層に、支持基板３０を支持基板配線３１の形成面側から貼り合わせる。
次に、図９（ａ）に示すように、例えばＳＯＩ基板の半導体基板１０側からフォトダイオード１４が受光可能となるまで、半導体基板１０を薄膜化する。例えば、絶縁膜１１をストッパとし、絶縁膜１１が露出するまで半導体基板１０の裏面側から機械的研削またはウェットエッチングなどにより行う。これにより、ＳＯＩ基板の半導体層１２が残される構成となる。図面上、図８（ｃ）に対して上下関係を逆にして図示している。
次に、図９（ｂ）に示すように、支持基板配線３１と埋め込み配線層２１を接続する接続配線を形成する。
具体的には、例えば、半導体層１２を貫通して埋め込み配線層２１に接続する半導体層貫通配線１６を形成し、半導体層１２及び層間絶縁層２０を貫通して支持基板貫通配線３１に接続する半導体層絶縁層貫通配線１７を形成し、半導体層貫通配線１６と半導体層絶縁層貫通配線１７とを接続する接続配線１８を形成する。この後、保護膜となる表面絶縁膜１９を形成する。
次に、図１０（ａ）に示すように、例えば機械的研削などにより、支持基板配線３１が露出するまで貼り合わせ面の反対側から支持基板３０を薄膜化して、支持基板配線３１を、支持基板３０を貫通する支持基板貫通配線とする。
次に、図１０（ｂ）に示すように、例えば金属メッキ処理などにより、支持基板３０の表面から突出するバンプ３２を支持基板貫通配線３１の表面に形成する。
以上のようにして、本実施形態に係る裏面照射型ＣＭＯＳ固体撮像素子（センサチップ）１ｂが形成される。
上記のように形成された裏面照射型ＣＭＯＳ固体撮像素子（センサチップ）１ｂを、受光面側を上向きにしてバンプ３２を介してフリップチップでインタポーザ上に実装し、信号処理チップ２も同様にフリップチップで実装し、裏面照射型ＣＭＯＳ固体撮像素子(センサチップ)１ｂと信号処理チップ２とをインタポーザ３に形成された配線を介して接続する。
以上のようにして、本実施形態に係る裏面照射型ＣＭＯＳ固体撮像素子を組み込んだイメージセンサを製造することができる。
本実施形態においては、半導体基板上に形成された埋め込み配線と支持基板中の貫通電極を直接接続するのではなく、半導体基板の裏面の薄膜化後に、配線によって貫通電極と埋め込み配線とを接続する。この方法では信号処理デバイスと支持基板の裏面に形成したマイクロバンプで接続するためにワイヤボンディングを行う必要がなく、１チップ化したときのサイズをより小さくすることができる。
上記のように、本実施形態の裏面照射型ＣＭＯＳ固体撮像素子の製造方法によれば、支持基板を貼り合わせて強度を確保してから半導体基板を薄膜化しており、また、支持基板を薄膜化して貫通配線を形成するので、簡便、容易に、照射面の反対側の面から電極を取り出す構成の裏面照射型のＣＭＯＳ固体撮像素子を製造することができる。
上記のように、本実施形態のＣＭＯＳ固体撮像素子を組み込んだＣＭＯＳイメージセンサでは、画素から出力される信号を画素単位もしくは複数の画素単位ごとに直接マイクロバンプを介して信号処理デバイスに入力させることが可能となる。これによって、デバイス間の信号処理スピードが速く高性能で、イメージセンサと信号処理デバイスを１チップ化した高機能なデバイスを提供することが可能となる。またワイヤボンディングによってチップやウェハーに接続する必要がないため、チップサイズを縮小することができ、ウェハーの収率が上がり、チップコストを下げることができる。
本発明は、上記の実施形態の説明に限定されない。
例えば、上記の実施形態においては半導体基板としてＳＯＩ基板を使用しているが、これに限らず、通常の半導体基板を用いて、フォトダイオードやトランジスタの形成面の反対側の面から薄膜化することも可能である。
また、支持基板から突出して形成されるバンプはチップ面積全体に形成でき、例えばＣＭＯＳイメージセンサの画素ごとに独立したバンプを形成してインタポーザなどに接続し、画素ごとに読み出すことができるようにしてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
図１は本発明の第１実施形態に係る裏面照射型ＣＭＯＳ固体撮像素子を実装した電子装置の構成を示す模式断面図である。 図２は本発明の第１実施形態に係るＣＭＯＳ固体撮像素子を組み込んだイメージセンサの構成を示すブロック図である。 図３は本発明の第１実施形態に係るＣＭＯＳ固体撮像素子の画素の構成を示す等価回路図である。 図４（ａ）〜（ｃ）は本発明の第１実施形態に係る裏面照射型ＣＭＯＳ固体撮像素子の製造工程を示す断面図である。 図５（ａ）及び（ｂ）は本発明の第１実施形態に係る裏面照射型ＣＭＯＳ固体撮像素子の製造工程を示す断面図である。 図６（ａ）及び（ｂ）は本発明の第１実施形態に係る裏面照射型ＣＭＯＳ固体撮像素子の製造工程を示す断面図である。 図７は本発明の第２実施形態に係る裏面照射型ＣＭＯＳ固体撮像素子を実装した電子装置の構成を示す模式断面図である。 図８（ａ）〜（ｃ）は本発明の第２実施形態に係る裏面照射型ＣＭＯＳ固体撮像素子の製造工程を示す断面図である。 図９（ａ）及び（ｂ）は本発明の第２実施形態に係る裏面照射型ＣＭＯＳ固体撮像素子の製造工程を示す断面図である。 図１０（ａ）及び（ｂ）は本発明の第２実施形態に係る裏面照射型ＣＭＯＳ固体撮像素子の製造工程を示す断面図である。 図１１は従来例に係る裏面照射型ＣＭＯＳ固体撮像素子を実装した電子装置の構成を示す模式断面図である。 図１２（ａ）〜（ｃ）は従来例に係る裏面照射型ＣＭＯＳ固体撮像素子の製造工程を示す断面図である。 図１３（ａ）及び（ｂ）は従来例に係る裏面照射型ＣＭＯＳ固体撮像素子の製造工程を示す断面図である。
符号の説明
１ａ，１ｂ…センサチップ、２…信号処理チップ、３…インタポーザ、１０…半導体基板、１１…（表面）絶縁膜、１２…半導体層、１３…アライメントマーク、１４…フォトダイオード（光電変換素子）、１５…トランジスタ、１６…半導体層貫通電極、１７…半導体層絶縁層貫通配線、１８…接続配線、１９…表面絶縁膜、２０…層間絶縁層、２１…埋め込み配線、３０…支持基板、３１…支持基板貫通配線（支持基板配線）、３２…バンプ（突起電極）、４０…配線、４１…絶縁層、４２…ワイヤボンディング、１１２…撮像画素部、１１４…Ｖ選択手段、１１６…Ｈ選択手段、１１８…タイミングジェネレータ（ＴＧ）、１２０…Ｓ／Ｈ・ＣＤＳ回路部、１２２…ＡＧＣ部、１２４…Ａ／Ｄ変換部、１２６…デジタルアンプ部、２００…フォトダイオード（ＰＤ）、２１０…フローティングディフュージョン部（ＦＤ部）、２２０…転送トランジスタ、２３０…リセットトランジスタ、２４０…増幅トランジスタ、２５０…アドレストランジスタ、２６０…垂直信号線、２７０…定電流源

Claims (5)

  1. 一方の主面に光電変換素子と電界効果トランジスタを含む複数の画素が形成された半導体層と、
    前記半導体層の前記一方の主面に形成され、前記複数の画素に接続して形成された埋め込み配線と、
    前記半導体層の前記一方の主面に貼り合わされた支持基板と、
    前記支持基板から前記半導体層までを貫通して形成された貫通配線と、
    前記貫通配線を前記埋め込み配線に接続するように形成された接続配線と
    を有し、
    前記半導体層の他方の主面側が前記光電変換素子の受光面となる裏面照射型である
    固体撮像素子。
  2. 前記支持基板の表面から突出する突起電極が前記貫通配線の表面に形成されている
    請求項１に記載の固体撮像素子。
  3. 光電変換素子と電界効果トランジスタを含む複数の画素が形成された半導体層の一方の面に前記複数の画素に接続する埋め込み配線が形成され、前記半導体層の他方の面が前記光電変換素子の受光面となる裏面照射型固体撮像素子の製造方法であって、
    半導体基板の一方の主面に前記光電変換素子と電界効果トランジスタを含む複数の画素を形成する工程と、
    前記半導体基板の一方の主面に前記複数の画素に接続する埋め込み配線を形成する工程と、
    支持基板の一方の主面の表面から少なくとも所定の深さにまで至る支持基板配線を形成する工程と、
    前記半導体基板の一方の主面と前記支持基板の一方の主面を貼り合わせる工程と、
    前記半導体基板の他方の主面側から前記光電変換素子が受光可能となるまで、前記半導体基板の他方の主面側から前記半導体基板を薄膜化して前記半導体層とする工程と、
    前記支持基板配線と前記埋め込み配線を接続する接続配線を形成する工程と、
    前記支持基板配線が露出するまで前記支持基板の他方の面側から前記支持基板を薄膜化して、前記支持基板配線を含んで前記支持基板から前記半導体層までを貫通して形成された貫通配線とする工程と
    を有する固体撮像素子の製造方法。
  4. 前記支持基板配線を前記貫通配線とする工程の後に、前記支持基板の表面から突出する突起電極を前記貫通配線の表面に形成する工程をさらに有する
    請求項３に記載の固体撮像素子の製造方法。
  5. 前記半導体基板が、主たる基板上に絶縁膜を介して半導体層が形成されてなるＳＯＩ（semiconductor on insulator）基板であり、
    前記半導体基板の他方の主面側から前記半導体基板を薄膜化する工程においては、前記絶縁膜が露出するまで前記主たる基板を除去する
    請求項３または４に記載の固体撮像素子の製造方法。
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