JP5696349B2 - 裏面照射型固体撮像素子用ウェーハの製造方法 - Google Patents

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Description

本発明は、裏面照射型固体撮像素子用ウェーハの製造方法に関し、特に、携帯電話やデジタルビデオカメラ等に用いられる裏面照射型の固体撮像素子用ウェーハの製造方法に関する。
近年、携帯電話やデジタルビデオカメラには、半導体を用いた高性能固体撮像素子が搭載されている。この固体撮像素子に要求される性能としては、高画素であることおよび動画の撮像が可能であること等が挙げられるが、この動画の撮像を実現するためには、高速演算素子およびメモリ素子との結合が必要となることから、System on Chip(SoC)が容易なCMOSイメージセンサが用いられ、このCMOSイメージセンサの微細化が伸展している。
しかしながら、前記CMOSイメージセンサの微細化に伴って、必然的に、光電変換素子であるフォトダイオードの開口率が減少する結果、光電変換素子の量子効率が低下し、撮像データのS/N比の向上が困難になるという問題がある。このため、光電変換素子表面側にインナーレンズを挿入し入射光量を増加させる方法等が試みられているが、現在、顕著なS/N比の改善は実現できていない。
そのため、入射光量を増加させることで、画像データのS/N比を向上させるべく、前記光電変換素子の裏面から光を入射する試みがなされている。前記素子の裏面からの光入射は、表面からの入射と比較して、前記素子表面での反射及び回折や、前記素子の受光面積による制約がないことが最大のメリットである。一方、裏面から光を入射する場合、前記光電変換素子の基板である、シリコンウェーハの光吸収を抑制しなければならず、固体撮像素子全体としての厚みを50μm未満にする必要がある。その結果、固体撮像素子の加工及びハンドリングが困難であることから生産性が極めて悪いことが問題となる。
上記の技術課題を克服することを目的として、例えば特許文献1および特許文献2に開示されているような、裏面照射型固体撮像素子が挙げられる。
特開2007−13089号公報 特開2007−59755号公報
特許文献1には、支持基板を張り合わせて強度を確保してから半導体基板を薄膜化し、また、支持基板を薄膜化して貫通配線を形成するので、簡便、容易に、照射面の反対側の面から電極を取り出す構成の裏面照射型のCMOS固体撮像素子を製造することができる固体撮像素子の製造方法が開示されている。
また、特許文献2には、半導体基板の内部応力及び歪を小さくできるとともに、薄膜化された半導体基板表面への色フィルタやマイクロレンズなどのプロセス加工を高精度になし得るようにした固体撮像装置およびその製造方法が開示されている。
しかしながら、特許文献1および特許文献2の固体撮像素子は、いずれも、その基板(ウェーハ)のゲッタリング能力が低いため、白傷欠陥が発生するという問題や、製造プロセスにおいて、重金属汚染が発生するという問題があり、裏面照射型の固体撮像素子を実用化するためには、それらの問題を解決する必要があった。
本発明の目的は、白傷欠陥の発生および重金属汚染を有効に抑制することができる裏面照射型固体撮像素子用ウェーハの製造方法を提供することにある。
(1)表面側に光電変換素子および電荷転送トランジスタを含む複数の画素を有し、裏面を受光面とする、裏面照射型固体撮像素子用ウェーハの製造方法であって、該方法は、支持基板用ウェーハおよび活性層用ウェーハの少なくとも一方に、BOX酸化層を形成する工程と、前記支持基板用ウェーハと、前記活性層用ウェーハとを張り合わせる工程と、前記活性層用ウェーハを薄膜化する工程とを具え、前記支持基板用ウェーハと、前記活性層用ウェーハとを張り合わせる工程の前に、前記BOX酸化層の前記張り合わせ面側に開口する、複数の凹部を前記BOX酸化層内に当該BOX酸化層を貫通させずに設け、該凹部に、ポリシリコンプラグを埋設して複合層を形成する工程をさらに具えることを特徴とする裏面照射型固体撮像素子用ウェーハの製造方法。

(2)前記ポリシリコンプラグの厚さを前記複合層の厚さの50〜70%および、前記ポリシリコンプラグの総上部面積を前記支持基板用ウェーハの上部面積の70〜90%とする前記(1)に記載の裏面照射型固体撮像素子用ウェーハの製造方法。
)前記複合層と、他方のウェーハとの間に、単一酸化層を有する上記(1)または(2)に記載の裏面照射型固体撮像素子用ウェーハの製造方法。
)前記支持基板用ウェーハは、Cを含有するn型半導体材料からなる上記(1)()または()に記載の裏面照射型固体撮像素子用ウェーハの製造方法。
)前記活性層用ウェーハは、n型半導体層からなる活性層用基板上に、Siからなるエピタキシャル膜を形成してなるエピタキシャルウェーハである上記(1)〜(4)のいずれか一に記載の裏面照射型固体撮像素子用ウェーハの製造方法。
)前記支持基板用ウェーハのC濃度は、1×1016〜1×1017atoms/cm3の範囲である
上記()または()の裏面照射型固体撮像素子用ウェーハの製造方法。
)前記BOX酸化層を形成する工程の前に、前記支持基板用ウェーハおよび前記活性層用ウェーハの少なくとも一方の、前記張り合わせ面となるべき面とは反対の面に、ポリシリコン膜を形成する工程をさらに具える上記(1)〜()のいずれか一に記載の裏面照射型固体撮像素子用ウェーハの製造方法。
)前記BOX酸化層を形成する工程の前に、それぞれのウェーハに対して600〜800℃の熱処理を施す工程をさらに有する上記(1)〜()のいずれか一に記載の裏面照射型固体撮像素子用ウェーハの製造方法。
)前記BOX酸化層を形成する工程の後、かつ前記支持基板用ウェーハと、前記活性層用ウェーハとを張り合わせる工程の前に、前記BOX酸化層の、他方のウェーハとの張り合わせ面に、所定の有機物を吸着させる工程をさらに具える上記(1)〜()のいずれか一に記載の裏面照射型固体撮像素子用ウェーハの製造方法。
10)前記有機物は、有機炭素化合物である上記()に記載の裏面照射型固体撮像素子用ウェーハの製造方法。
本発明の裏面照射型固体撮像素子用ウェーハの製造方法によれば、白傷欠陥の発生および重金属汚染を有効に抑制することができる裏面照射型固体撮像素子用ウェーハを提供することができる。
本発明に従う裏面照射型固体撮像素子用ウェーハの製造方法について、図面を参照しながら説明する。
図1は、本発明に従う裏面照射型固体撮像素子用ウェーハの製造方法を説明するためのフローチャートであり、図2(a),(b)は、それぞれ本発明に従う裏面照射型固体撮像素子用ウェーハの製造方法において用いられる支持基板用ウェーハおよび活性層用ウェーハの断面を模式的に示した図である。また、図3(a)〜(c)は、図1(c)のポリシリコンプラグの形状の例を模式的に示した平面図である。
図1に示すように、本発明の裏面照射型固体撮像素子用ウェーハの製造方法は、支持基板用ウェーハ10(図1(a))および活性層用ウェーハ20(図1(d))の少なくとも一方に、BOX酸化層30を形成する工程(図1(b))と、前記支持基板用ウェーハ10と、前記活性層用ウェーハ20とを張り合わせる工程(図1(e))と、前記活性層用ウェーハ20を薄膜化する工程(図1(f))とを具え、前記支持基板用ウェーハと10、前記活性層用ウェーハ20とを張り合わせる工程の前に、前記BOX酸化層30の、他方のウェーハとの張り合わせ面30aに、所定の凹部40を設け、該凹部40に、複数のポリシリコンプラグ50を埋設して複合層60を形成する工程(図1(c))をさらに具えることを特徴とし、この方法により、裏面照射型固体撮像素子用ウェーハ100(図1(f))を形成すれば、前記ポリシリコンプラグ50が、重金属のゲッタリングシンクとして働き、重金属をゲッタリングする働きをすることにより、前記ウェーハ100を裏面照射型固体撮像素子に用いた場合に、従来の撮像素子に比べて、白傷欠陥の発生および重金属汚染を有効に抑制することが可能となる。なお、図1では、一例として、支持基板用ウェーハ10のみにBOX酸化層30を形成し、このBOX酸化層30の、活性層用ウェーハ20との張り合わせ面30aに、所定の凹部40を設け、該凹部40に、複数のポリシリコンプラグ50を埋設して複合層60を形成しているが、これは本実施形態の一例を示しているだけであって、前記BOX酸化層30は、前記活性層用ウェーハ20に形成してもよいし、前記支持層用ウェーハ10および前記活性層用ウェーハ20の両方に形成してもよい。
(支持基板用ウェーハ)
図2(a)に示される前記支持基板用ウェーハ10は、ゲッタリング能力強化の点から炭素(C)を含有するn型半導体材料からなるのが好ましく、比抵抗は、1〜20Ω・cmであるのが好ましい。
さらに、前記支持基板用ウェーハ10のC濃度は、1×1016〜1×1017atoms/cm3の範囲であるのが好ましい。1×1016atoms/cm3未満では、C濃度が低く、ゲッタリング能力を十分に発揮できず、白傷欠陥および重金属汚染の抑制を十分にできないおそれがあるためであり、1×1017atoms/cm3を超える場合、酸素析出物のサイズが50nm未満となり重金属をゲッタリング可能な歪エネルギーを保持できないためである。
(活性層用ウェーハ)
前記活性層用ウェーハ20は、図2(b)に示されるように、n型半導体層からなる活性層用基板21上に、Siからなるエピタキシャル膜22を形成してなるエピタキシャルウェーハ20であるのが好ましい。また、前記活性層用基板21は、ゲッタリング能力強化の点からCを含有し、比抵抗が、3〜15Ω・cmであるのが好ましい。Cを含有するn型半導体材料からなる活性層用基板21上に形成した前記エピタキシャル膜22は、Cを含有する前記活性層用基板21のゲッタリング効果により、欠陥が少なく高品質のエピタキシャル膜22を得ることができるからであり、このエピタキシャル膜22を前記複合層60上に形成すれば、固体撮像素子を製造した際、白傷欠陥および重金属汚染の発生の抑制効果がさらに向上されるためである。
さらに、前記活性層用基板21のC濃度は、1×1016〜1×1017atoms/cm3の範囲であるのが好ましい。前記支持基板用ウェーハ10のC濃度と同様に、1×1016atoms/cm3未満では、C濃度が低く、ゲッタリング能力を十分に発揮できないため、エピタキシャル膜22に発生する白傷欠陥および重金属汚染の抑制を十分にできないおそれがあるためであり、1×1017atoms/cm3を超える場合、前記酸素析出物のサイズが極小となるためゲッタリングに必要な歪エネルギーを保持することが困難となり、ゲッタリング能力が低下する恐れがあるためである。
さらにまた、前記支持基板用ウェーハ10がCを含有する場合、この含有されるC原子は、前記複合層60との界面直下に、高濃度炭素領域として存在するのが好ましい。この高濃度炭素領域とは、前記支持基板用ウェーハ10中のC濃度が局所的に大きくなった領域のことをいい、この高濃度炭素領域が、ゲッタリングシンクとしての役目を有効に果たすため、白傷欠陥の発生および重金属汚染に対する抑制効果をさらに向上させることができるためである。
なお、前記支持基板用ウェーハ10および前記活性層用ウェーハ20に、所定量のCを含有させる方法としては、シリコン基板中にC原子をドーピングする方法や、イオン注入の方法等が挙げられる。また、前記支持基板用ウェーハ10および前記活性層用ウェーハ20中に、O原子を含有させることもできる。O原子を含有させることで、ゲッタリング効果のために含有させたC原子が、エピタキシャル膜22へと拡散するのを抑制することができるため有効である。
また、図には示されていないが、本発明による製造方法では、BOX酸化層を形成する工程の前に、前記支持基板用ウェーハ10および前記活性層用ウェーハ20の少なくとも一方の、前記張り合わせ面となるべき面とは反対の面に、ポリシリコン膜を形成する工程をさらに具えるのが好ましい。前記ポリシリコン膜を形成すれば、ゲッタリングシンクとしての役目を果たすため、さらなるゲッタリング効果の向上が望めるからである。
(複合層)
前記BOX酸化層30は、Wet酸化により形成されるのが好ましい。緻密な膜が形成でき貼り合わせに適した界面を形成できるためである。
また、前記BOX酸化層30の、他方のウェーハ20との張り合わせ面30aに設けられる前記凹部40は、前記BOX酸化層30を貫通せず、ドライエッチングにより形成されるのが好ましい。凹部の形状精度を高精度に実現するためである。また、前記凹部40の形状は任意の形状とすることができ、例えば、図3に示すように、島状(図3(a))、ライン状(図3(b))およびテクスチャ状(図3(c))とすることができる。
前記凹部40に埋設されるポリシリコンプラグ50は、前記凹部40にポリシリコンを埋め込むことにより形成される。前記ポリシリコンプラグ50の厚さdは、前記複合層60の厚さDの50〜70%とするのが好ましい。前記厚さdが50%未満だと、ポリシリコンによるゲッタリング能力が低下するおそれがあり、また、70%を超えても、ポリシリコン形成に時間がかかり、生産効率が低くなるためである。また、前記ポリシリコンプラグ50の総上部面積sは、前記支持基板用ウェーハ10の上部面積Sの70〜90%とするのが好ましい。前記面積sが70%未満だと、ゲッタリング能力が低下するおそれがあり、90%を超えると、ポリシリコンプラグと活性総基板との貼り合わせ強度が低下するおそれがあるためである。
本発明の裏面照射型固体撮像素子用ウェーハの製造方法は、BOX酸化層を形成する工程の前に、それぞれのウェーハ10,20に対して600〜800℃の熱処理を施す工程をさらに有するのが好ましい。この熱処理によれば、酸素析出が促進されるため、高密度な酸素析出物の形成が可能になるためである。
本発明の裏面照射型固体撮像素子用ウェーハの製造方法は、図1には示されていないが、前記BOX酸化層30形成工程後、かつ前記支持基板用ウェーハ10と、前記活性層用ウェーハ20とを張り合わせる工程の前に、前記BOX酸化層30の、他方のウェーハとの張り合わせ面に、所定の有機物を吸着させる工程をさらに具えるのが好ましい。前記有機物を貼り合わせ面に吸着させて貼り合わせを行えば、貼り合わせの際の熱処理により、前記有機物が前記貼り合わせ界面において高濃度炭素領域を形成するため、本発明の裏面照射型固体撮像素子用ウェーハ100のさらなるゲッタリング能力の向上が望めるためである。
さらに、前記有機物は、有機炭素化合物、例えば、Nメチルピロリドンまたはポリビニルピロリドン等とするのが好ましい。上記いずれかの有機炭素化合物を用いれば、前記高濃度炭素領域の形成を簡便に行うことができるためである。
本発明の裏面照射型固体撮像素子用ウェーハの製造方法は、図1には示されていないが、前記複合層60と、他方のウェーハとの間に、単一酸化層を有するのが好ましい。前記複合層60に埋設されたポリシリコンプラグ50と、前記活性層用ウェーハ20との分離を容易にするためである。
なお、上述したところは、この発明の一例を示したにすぎず、特許請求の範囲において種々の変更を加えることができる。
次に、本発明に従う裏面照射型固体撮像素子用ウェーハをサンプルとして作製し、性能を評価したので、以下で説明する。
(実施例1)
実施例1は、図1および図2に示すように、支持基板用ウェーハ10(図1(a)および図2(a))に、Wet酸化によりBOX酸化層30を形成し(図1(b))、このBOX酸化層30に、ドライエッチングにより複数の円柱形状の凹部40を形成し、これら凹部40に、CVD法により複数のポリシリコンプラグを埋設して複合層を形成した(図1(c))。また、活性層用基板21上に、CVD法によりSiからなるエピタキシャル膜22を形成してなるエピタキシャルウェーハを活性層用ウェーハ20として用意した(図1(d)および図2(b))。
その後、前記支持基板用ウェーハ10と、前記活性層用ウェーハ20とを貼り合わせた後(図1(d))、前記活性層用ウェーハ20を、研磨および化学エッチングにより薄膜化することにより、サンプルとなる裏面照射型固体撮像素子用ウェーハ100を作製した(図1(f))。
(実施例2)
実施例2は、前記ポリシリコンプラグの厚さを変化させたこと以外は、実施例1と同様の方法により、サンプルとなる裏面照射型固体撮像素子用ウェーハを作製した。
(実施例3)
実施例3は、前記ポリシリコンプラグの総上部面積を変化させたこと以外は、実施例1と同様の方法により、サンプルとなる裏面照射型固体撮像素子用ウェーハを作製した。
(実施例4)
実施例4は、前記ポリシリコンプラグの総上部面積を変化させたこと以外は、実施例2と同様の方法により、サンプルとなる裏面照射型固体撮像素子用ウェーハを作製した。
(比較例1)
前記シリコンプラグ50を形成しないこと以外は、実施例1と同様の方法により、サンプルとなる裏面照射型固体撮像素子用ウェーハを作製した。
(評価方法)
上記実施例1〜4および比較例1で作製した各サンプルについて評価を行った。評価方法を以下に示す。
(1)白傷欠陥
上記実施例1〜4および比較例1で作製した各サンプルを用いて裏面照射型固体撮像素子を作製し、その後、該裏面照射型固体撮像素子について、半導体パラメータ解析装置を用いて、フォトダイオードの暗時リーク電流を測定し画素データ(白傷欠陥の個数データ)に変換することで、単位面積(1cm2)あたりの白傷欠陥の個数を測定し、白傷欠陥の発生の抑制について評価した。以下に評価基準を示し、測定結果及び評価結果を表1に示す。
◎:5個以下
○:5個超え、50個以下
×:50個超え
(2)重金属汚染
得られたサンプルについて、スピンコート汚染法により、サンプルの表面をニッケル(1.0×1012atoms/cm2)で汚染させた後、900℃で1時間熱処理を施し、その後、サンプルの表面を選択エッチングすることによりサンプル表面の欠陥密度(個/cm2)を測定した。評価結果は以下の通りであり、測定結果及び評価結果を表1に示す。
◎:5個未満
○:5個以上、50個未満
×:50個以上
Figure 0005696349
表1の結果から、実施例1〜4は、比較例1に比べて、白傷欠陥の発生及び重金属汚染について抑制できていることがわかる。
本発明の裏面照射型固体撮像素子用ウェーハの製造方法によれば、白傷欠陥の発生および重金属汚染を有効に抑制することができる裏面照射型固体撮像素子用ウェーハを提供することができる。
本発明に従う裏面照射型固体撮像素子用ウェーハの製造方法のフローチャートである。 (a)支持基板用ウェーハの断面を示す模式図である。(b)活性層用ウェーハの断面を示す模式図である。 ポリシリコンプラグの形状の例を示す模式図である。
符号の説明
10 支持基板用ウェーハ
20 活性層用ウェーハ
21 活性層用基板
22 エピタキシャル膜
30 BOX酸化層
40 凹部
50 ポリシリコンプラグ
60 複合層
100 裏面照射型固体撮像素子用ウェーハ
D 複合層の厚さ
d ポリシリコンプラグの厚さ
S 支持基板用ウェーハの上部面積
s ポリシリコンプラグの上部面積

Claims (10)

  1. 表面側に光電変換素子および電荷転送トランジスタを含む複数の画素を有し、裏面を受光面とする、裏面照射型固体撮像素子用ウェーハの製造方法であって、
    該方法は、支持基板用ウェーハおよび活性層用ウェーハの少なくとも一方に、BOX酸化層を形成する工程と、
    前記支持基板用ウェーハと、前記活性層用ウェーハとを張り合わせる工程と、
    前記活性層用ウェーハを薄膜化する工程と
    を具え、
    前記支持基板用ウェーハと、前記活性層用ウェーハとを張り合わせる工程の前に、前記BOX酸化層の前記張り合わせ面側に開口する、複数の凹部を前記BOX酸化層内に当該BOX酸化層を貫通させずに設け、該凹部に、ポリシリコンプラグを埋設して複合層を形成する工程をさらに具えることを特徴とする裏面照射型固体撮像素子用ウェーハの製造方法。
  2. 前記ポリシリコンプラグの厚さを前記複合層の厚さの50〜70%および、前記ポリシリコンプラグの総上部面積を前記支持基板用ウェーハの上部面積の70〜90%とする請求項1に記載の裏面照射型固体撮像素子用ウェーハの製造方法。
  3. 前記複合層と、他方のウェーハとの間に、単一酸化層を有する請求項1または2に記載の裏面照射型固体撮像素子用ウェーハの製造方法。
  4. 前記支持基板用ウェーハは、Cを含有するn型半導体材料からなる請求項1、2または3に記載の裏面照射型固体撮像素子用ウェーハの製造方法。
  5. 前記活性層用ウェーハは、n型半導体層からなる活性層用基板上に、Siからなるエピタキシャル膜を形成してなるエピタキシャルウェーハである請求項1〜4のいずれか一項に記載の裏面照射型固体撮像素子用ウェーハの製造方法。
  6. 前記支持基板用ウェーハのC濃度は、1×10 16 〜1×10 17 atoms/cm 3 の範囲である請求項またはに記載の裏面照射型固体撮像素子用ウェーハの製造方法。
  7. 前記BOX酸化層を形成する工程の前に、前記支持基板用ウェーハおよび前記活性層用ウェーハの少なくとも一方の、前記張り合わせ面となるべき面とは反対の面に、ポリシリコン膜を形成する工程をさらに具える請求項1〜6のいずれか一項に記載の裏面照射型固体撮像素子用ウェーハの製造方法。
  8. 前記BOX酸化層を形成する工程の前にそれぞれのウェーハに対して600〜800℃の熱処理を施す工程をさらに有する請求項1〜7のいずれか一項に記載の裏面照射型固体撮像素子用ウェーハの製造方法。
  9. 前記BOX酸化層を形成する工程の後、かつ前記支持基板用ウェーハと、前記活性層用ウェーハとを張り合わせる工程の前に、前記BOX酸化層の、他方のウェーハとの張り合わせ面に、所定の有機物を吸着させる工程をさらに具える請求項1〜8のいずれか一項に記載の裏面照射型固体撮像素子用ウェーハの製造方法。
  10. 前記有機物は、有機炭素化合物である請求項9に記載の裏面照射型固体撮像素子用ウェーハの製造方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5279775B2 (ja) 2010-08-25 2013-09-04 株式会社東芝 半導体装置の製造方法
JP5279782B2 (ja) * 2010-09-16 2013-09-04 株式会社東芝 半導体装置の製造方法
JP6229258B2 (ja) * 2012-11-13 2017-11-15 株式会社Sumco 貼り合わせウェーハの製造方法および貼り合わせウェーハ
US8841201B2 (en) * 2013-02-20 2014-09-23 Taiwan Semiconductor Manufacturing Co., Ltd. Systems and methods for post-bonding wafer edge seal
JP2015088698A (ja) * 2013-11-01 2015-05-07 信越半導体株式会社 シリコンウェーハ及びその製造方法
FR3028664B1 (fr) * 2014-11-14 2016-11-25 Soitec Silicon On Insulator Procede de separation et de transfert de couches
JP6265291B2 (ja) * 2017-03-28 2018-01-24 株式会社Sumco 貼り合わせウェーハの製造方法および貼り合わせウェーハ

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04304653A (ja) * 1991-04-02 1992-10-28 Fujitsu Ltd 半導体装置及びその製造方法
JPH1126735A (ja) * 1997-07-04 1999-01-29 Texas Instr Japan Ltd 結合soiウェハ
JP2000323484A (ja) * 1999-05-07 2000-11-24 Mitsubishi Electric Corp 半導体装置及び半導体記憶装置
JP2001144275A (ja) 1999-08-27 2001-05-25 Shin Etsu Handotai Co Ltd 貼り合わせsoiウエーハの製造方法および貼り合わせsoiウエーハ
US6992257B2 (en) * 2001-04-06 2006-01-31 Adc Telecommunications, Inc. Electronic signal transmission and switching jack
DE10124038A1 (de) * 2001-05-16 2002-11-21 Atmel Germany Gmbh Verfahren zur Herstellung vergrabener Bereiche
EP1542269B1 (en) * 2002-07-17 2016-10-05 Sumco Corporation A method of manufacturing a high-resistance silicon wafer
JP4773697B2 (ja) * 2004-06-30 2011-09-14 ルネサスエレクトロニクス株式会社 Soi基板およびその製造方法ならびに半導体装置
JP4940667B2 (ja) * 2005-06-02 2012-05-30 ソニー株式会社 固体撮像素子及びその製造方法
JP2007059755A (ja) * 2005-08-26 2007-03-08 Sony Corp 固体撮像装置及びその製造方法
JP2007095951A (ja) * 2005-09-28 2007-04-12 Denso Corp 半導体基板およびその製造方法
JP2007227601A (ja) * 2006-02-23 2007-09-06 Seiko Epson Corp 半導体装置および半導体装置の製造方法
GB2437995A (en) * 2006-05-11 2007-11-14 X Fab Semiconductor Foundries Semiconductor processing
JP5315596B2 (ja) * 2006-07-24 2013-10-16 株式会社Sumco 貼合せsoiウェーハの製造方法
US7781715B2 (en) * 2006-09-20 2010-08-24 Fujifilm Corporation Backside illuminated imaging device, semiconductor substrate, imaging apparatus and method for manufacturing backside illuminated imaging device
JP4639212B2 (ja) * 2006-09-20 2011-02-23 富士フイルム株式会社 裏面照射型撮像素子の製造方法

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